JPH0434963A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0434963A JPH0434963A JP14080890A JP14080890A JPH0434963A JP H0434963 A JPH0434963 A JP H0434963A JP 14080890 A JP14080890 A JP 14080890A JP 14080890 A JP14080890 A JP 14080890A JP H0434963 A JPH0434963 A JP H0434963A
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- JP
- Japan
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- type
- region
- protecting
- element forming
- chip
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- Pending
Links
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- 238000005192 partition Methods 0.000 claims 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に保護素子を有する半導
体装置に関する。
体装置に関する。
従来の半導体装置は第２図に示すように、最高電位を印
加するパッド電極１に金属配線１４を介して保護素子用
のＮ型領域１３内に形成したＮ１型領域５を接続し、Ｎ
型領域１３内に形成したＰ＋型領域４に金属配線１５を
介してパッド電極２に接続されている。
加するパッド電極１に金属配線１４を介して保護素子用
のＮ型領域１３内に形成したＮ１型領域５を接続し、Ｎ
型領域１３内に形成したＰ＋型領域４に金属配線１５を
介してパッド電極２に接続されている。
第３図は第２図の半導体装置の等価回路図である。
第３図に示すように、最高電位を印加したパッド電極１
とパッド電極２の間に印加された電圧は、Ｐ＋型領域４
をアノードとし、Ｎ 型領域５をカソードとする接合ダ
イオードにより、印加電圧を吸収し、他の回路構成素子
を保護している。
とパッド電極２の間に印加された電圧は、Ｐ＋型領域４
をアノードとし、Ｎ 型領域５をカソードとする接合ダ
イオードにより、印加電圧を吸収し、他の回路構成素子
を保護している。
従来の半導体装置は、ダイオードの大きさにより保護能
力が決定されるので、保護能力を向上させる為には、素
子寸法を大きくすることが必要で、複数の保護素子を有
する場合には半導体装置プの寸法が大きくなるという問
題点があった。
力が決定されるので、保護能力を向上させる為には、素
子寸法を大きくすることが必要で、複数の保護素子を有
する場合には半導体装置プの寸法が大きくなるという問
題点があった。
本発明の半導体装置は、一導電型半導体基板上に設けた
逆導電型のエピタキシャル層と、前記エピタキシャル層
に設けてチップ領域の周縁部に保護素子形成領域を区画
する素子分離領域と、前記保護素子形成領域内に設けて
保護素子を形成する一導電型拡散領域と、前記保護素子
形成領域に接続して前記保護素子形成領域を最高電位に
バイアスする第１のバット電極と、前記一導電型拡散領
域に接続する入力信号回路用のバット電極とを有する。
逆導電型のエピタキシャル層と、前記エピタキシャル層
に設けてチップ領域の周縁部に保護素子形成領域を区画
する素子分離領域と、前記保護素子形成領域内に設けて
保護素子を形成する一導電型拡散領域と、前記保護素子
形成領域に接続して前記保護素子形成領域を最高電位に
バイアスする第１のバット電極と、前記一導電型拡散領
域に接続する入力信号回路用のバット電極とを有する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）は本発明の一実施例を示す平面図
及びＡ−Ａ’線断面図である。
及びＡ−Ａ’線断面図である。
第１図（ａ）、（ｂ）に示すように、Ｐ型シリコン基板
１２の上のチップ領域の周縁部に沿ってＮ１型埋込層１
０を設け、Ｎ′″型埋込層１ｏを含む表面にＮ型のエピ
タキシャル成長層７を設ける。次に、エピタキシャル層
７の表面に選択的にＰ型シリコン基板１２に達するＰ型
の素子分離領域１１を設けてチップ領域の周縁部にＮ＋
＋埋込層１０を含む保護素子形成領域８を区画する。次
に、保護素子形成領域８内に選択的に設けたＰ＋型領域
４ａ、４ｂをアノードとし、Ｎ“型埋込層１０をカソー
ドとするＰ−Ｎ接合ダイオードからなる保護素子を設け
、表面に設けた酸化膜９の上に設けたパッド電極２ａ、
２ｂにＰ１型領域４ａ、４ｂのそれぞれを接続する。次
に、保護素子形成領域８に最高電位接続用のＮ＋型領領
域５ａび近接したＰ＋型領域４ａ、４ｂの中間にＮ＋型
領領域５ｂ形成し、Ｎ＋型領領域５ａパッドな■形成領
域８に設けることにより、Ｐ＋型領域４ａ、４ｂの接合
面積を大きく形成できるため保護ダイオードの能力を向
上させることができ、チップ内部の集積度を向上させる
という効果を有する。
１２の上のチップ領域の周縁部に沿ってＮ１型埋込層１
０を設け、Ｎ′″型埋込層１ｏを含む表面にＮ型のエピ
タキシャル成長層７を設ける。次に、エピタキシャル層
７の表面に選択的にＰ型シリコン基板１２に達するＰ型
の素子分離領域１１を設けてチップ領域の周縁部にＮ＋
＋埋込層１０を含む保護素子形成領域８を区画する。次
に、保護素子形成領域８内に選択的に設けたＰ＋型領域
４ａ、４ｂをアノードとし、Ｎ“型埋込層１０をカソー
ドとするＰ−Ｎ接合ダイオードからなる保護素子を設け
、表面に設けた酸化膜９の上に設けたパッド電極２ａ、
２ｂにＰ１型領域４ａ、４ｂのそれぞれを接続する。次
に、保護素子形成領域８に最高電位接続用のＮ＋型領領
域５ａび近接したＰ＋型領域４ａ、４ｂの中間にＮ＋型
領領域５ｂ形成し、Ｎ＋型領領域５ａパッドな■形成領
域８に設けることにより、Ｐ＋型領域４ａ、４ｂの接合
面積を大きく形成できるため保護ダイオードの能力を向
上させることができ、チップ内部の集積度を向上させる
という効果を有する。
なお、近接して設けたＰ＋型領域４ａ、４ｂの中間に設
けたＮ＋型領領域５ｂ酸化膜９の上に設けた樹脂膜に含
まれる不純物イオンによる酸化膜９上の電位とＰ＋型領
域４ａ、４ｂをソース・ドレインとする寄生Ｐチャネル
ＭＯＳトランジスタの形成を防止するチャネルストッパ
の役目をする。
けたＮ＋型領領域５ｂ酸化膜９の上に設けた樹脂膜に含
まれる不純物イオンによる酸化膜９上の電位とＰ＋型領
域４ａ、４ｂをソース・ドレインとする寄生Ｐチャネル
ＭＯＳトランジスタの形成を防止するチャネルストッパ
の役目をする。
以上説明したように本発明は、チップの周縁部に周回し
て設けた保護素子形成領域内にＰ−Ｎ接合ダイオードを
設けることにより保護素子の面積を大きくでき破壊対策
用保護ダイオードとしての機能向上ができチップ内の集
積度の向上が可能になるという効果を有する。
て設けた保護素子形成領域内にＰ−Ｎ接合ダイオードを
設けることにより保護素子の面積を大きくでき破壊対策
用保護ダイオードとしての機能向上ができチップ内の集
積度の向上が可能になるという効果を有する。
第１図（ａ＞、（ｂ）は本発明の一実施例の平面図及び
Ａ−Ａ’線断面図、第２図は従来の半導体装置の模式的
平面図、第３図は第２図の半導体装置の等価回路図であ
る。 １．２．２ａ、２ｂ−−・電極パッド、４，４ａ４ ｂ
−Ｐ＋型領域、５ 、５ ａ 、 ５ ｂ−Ｎ ”型領
域、７・・・エピタキシャル成長層、８・・・閑護素子
形成領域、９・・・酸化膜、１０・・・Ｎ“型埋込層、
１１・・・素子分離領域、１２・・・Ｐ型シリコン基板
、１３・・・Ｎ型領域、１４．１５・・・配線。 代理人 弁理士 内 原 晋 銅 図 ７３ Ｎ型頒戴 帛２ 図 突３ 図
Ａ−Ａ’線断面図、第２図は従来の半導体装置の模式的
平面図、第３図は第２図の半導体装置の等価回路図であ
る。 １．２．２ａ、２ｂ−−・電極パッド、４，４ａ４ ｂ
−Ｐ＋型領域、５ 、５ ａ 、 ５ ｂ−Ｎ ”型領
域、７・・・エピタキシャル成長層、８・・・閑護素子
形成領域、９・・・酸化膜、１０・・・Ｎ“型埋込層、
１１・・・素子分離領域、１２・・・Ｐ型シリコン基板
、１３・・・Ｎ型領域、１４．１５・・・配線。 代理人 弁理士 内 原 晋 銅 図 ７３ Ｎ型頒戴 帛２ 図 突３ 図
Claims (1)
- 一導電型半導体基板上に設けた逆導電型のエピタキシ
ャル層と、前記エピタキシャル層に設けてチップ領域の
周縁部に保護素子形成領域を区画する素子分離領域と、
前記保護素子形成領域内に設けて保護素子を形成する一
導電型拡散領域と、前記保護素子形成領域に接続して前
記保護素子形成領域を最高電位にバイアスする第１のパ
ッド電極と、前記一導電型拡散領域に接続する入力信号
回路用のパッド電極とを有することを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14080890A JPH0434963A (ja) | 1990-05-30 | 1990-05-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14080890A JPH0434963A (ja) | 1990-05-30 | 1990-05-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0434963A true JPH0434963A (ja) | 1992-02-05 |
Family
ID=15277222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14080890A Pending JPH0434963A (ja) | 1990-05-30 | 1990-05-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0434963A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5500542A (en) * | 1993-02-12 | 1996-03-19 | Fujitsu Limited | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
| US5955764A (en) * | 1994-10-06 | 1999-09-21 | Fujitsu Limited | MOS LSI with projection structure |
| US6002155A (en) * | 1993-02-12 | 1999-12-14 | Fujitsu Limited | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01171262A (ja) * | 1987-12-25 | 1989-07-06 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
-
1990
- 1990-05-30 JP JP14080890A patent/JPH0434963A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01171262A (ja) * | 1987-12-25 | 1989-07-06 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5500542A (en) * | 1993-02-12 | 1996-03-19 | Fujitsu Limited | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
| US5672895A (en) * | 1993-02-12 | 1997-09-30 | Fujitsu, Ltd. | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
| US6002155A (en) * | 1993-02-12 | 1999-12-14 | Fujitsu Limited | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
| US5955764A (en) * | 1994-10-06 | 1999-09-21 | Fujitsu Limited | MOS LSI with projection structure |
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