KR20190140220A - 정전기 방지 회로를 구비하는 반도체 집적 회로 장치 및 그 제조방법 - Google Patents

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KR20190140220A
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Abstract

정전기 방지 회로를 구비하는 반도체 집적 회로 장치 및 그 제조방법에 관한 기술이다. 본 실시예에 따른 반도체 집적 회로 장치는, 제 1 도전형의 반도체 기판; 상기 반도체 기판의 소정 부분에 형성되는 제 2 도전형의 액티브 웰; 상기 액티브 웰 내부의 소정 부분에 형성되는 에미터 및 베이스; 상기 액티브 웰 외측의 상기 반도체 기판의 소정 부분에 형성되는 콜렉터; 상기 반도체 기판 및 상기 액티브 웰내에 형성되며, 상기 에미터, 상기 베이스 및 상기 콜렉터간을 상호 절연시키는 소자 분리막; 상기 콜렉터와 상기 반도체 기판을 전기적으로 연결하도록 상기 반도체 기판내에 형성되는, 상기 콜렉터와 동일한 도전형을 갖는 바디 콘택 영역; 및 상기 바디 콘택 영역의 외측벽을 감싸도록 형성되는 상기 제 2 도전형의 블록킹 웰을 포함한다.

Description

정전기 방지 회로를 구비하는 반도체 집적 회로 장치 및 그 제조방법{Semiconductor Integrated Circuit Device Having Electrostatic Discharge Protecting Circuit and Method of Manufacturing The same}
본 발명은 반도체 집적 회로 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 정전기 방지 회로를 구비한 반도체 집적 회로 장치 및 그 제조방법에 관한 것이다.
반도체 제조 기술의 발전과 함께, 하나의 집적 회로에 제공될 수 있는 소자의 수가 증가하고 있다. 하나의 집적 회로에 제공될 수 있는 소자의 수가 증가하면서, 메모리, 프로세서, 전압 제어 회로 등과 같은 구성 요소들이 하나의 집적 회로에 집적되고 있다. 이와 같이, 메모리, 프로세서 및 전원 제어 회로 등과 같이 하나의 시스템을 구성하는 다양한 구성 요소들이 하나의 집적 회로에 집적된 시스템은 시스템-온-칩(System-on-Chip, SoC)이라 불린다. 시스템-온-칩(SoC)은 하나의 칩으로 구성되므로, 종래의 시스템보다 적은 면적을 차지하며 적은 전력을 소모한다.
한편, 외부로부터 입출력 패드를 통해 집적 회로에 정전기가 인가될 수 있다. 집적 회로에 정전기가 인가되면, 집적 회로에서 오동작이 발생하거나 집적 회로가 손상될 수 있다. 따라서, 외부로부터 인가되는 정전기로부터 집적 회로를 보호하기 위한 집적 회로의 정전기 방지(ESD, Electrostatic Discharge) 회로가 지속적으로 연구되고 있다.
본 개시는 유입되는 정전기로 인한 손상을 줄일 수 있는 반도체 집적 회로 장치 및 그 제조방법을 제공하는 것이다.
상기한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 제 1 도전형의 반도체 기판; 상기 반도체 기판의 소정 부분에 형성되는 제 2 도전형의 액티브 웰; 상기 액티브 웰 내부의 소정 부분에 형성되는 에미터 및 베이스; 상기 액티브 웰 외측의 상기 반도체 기판의 소정 부분에 형성되는 콜렉터; 상기 반도체 기판 및 상기 액티브 웰내에 형성되며, 상기 에미터, 상기 베이스 및 상기 콜렉터간을 상호 절연시키는 소자 분리막; 상기 콜렉터와 상기 반도체 기판을 전기적으로 연결하도록 상기 반도체 기판내에 형성되는, 상기 콜렉터와 동일한 도전형을 갖는 바디 콘택 영역; 및 상기 바디 콘택 영역의 외측벽을 감싸도록 형성되는 상기 제 2 도전형의 블록킹 웰을 포함한다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치는, p형의 에피택셜층을 포함하는 p형의 반도체 기판; 상기 에피택셜층의 소정 부분에 형성되며, 표면에 n형 불순물 영역 형태의 베이스 및 p형 불순물 영역 형태의 에미터가 형성되어 있는 n웰; 상기 n웰과 이격된 상기 에피택셜층에 p형의 불순물 영역 형태로 형성되는 콜렉터; 상기 베이스, 상기 에미터 및 상기 콜렉터 사이를 절연시키는 소자 분리막; 상기 콜렉터 하부에 위치되는 바디 콘택 영역; 및 상기 소자 분리막의 저부와 접하면서 상기 바디 콘택 영역 측벽을 감싸도록 형성되는 n형의 블록킹 웰을 포함하며, 상기 블록킹 웰이 형성된 영역에 정전기 유입 및 전달이 차단된다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조방법은 다음과 같다. 먼저, 제 1 도전형의 반도체 기판을 제공한다. 상기 반도체 기판의 소정 부분에 상기 제 1 도전형의 바디 콘택 영역을 형성한다. 상기 반도체 기판의 소정 부분에 소자 분리막을 형성한다. 상기 바디 콘택 영역과 소정 거리 이격된 상기 반도체 기판에 제 2 도전형의 액티브 웰을 형성하고, 동시에, 상기 바디 콘택 영역의 측부에 상기 제 2 도전형의 블록킹 웰을 형성한다. 상기 소자 분리막 사이의 상기 액티브 웰 내에 베이스 및 에미터를 형성하고, 상기 바디 콘택 영역에 콜렉터를 형성한다.
본 실시예에 따르면, 콜렉터 하부에 위치하는 바디 콘택 영역의 외측부를 감싸도록 바디 콘택 영역 반대 도전형으로 구성된 블록킹 웰을 형성한다. 상기 블록킹 웰에 의해 소자 분리막의 하부 및 측부를 따라 발생될 수 있는 최단 거리의 정전기 방전 패스가 차단된다. 이에 따라, 실제 정전기 방전 패스는 상기 블록킹 웰에 의해, 에미터, 액티브 웰, 에피택셜층, 바디 콘택 영역의 하부 및 콜렉터 사이에서 형성된다. 결과적으로, 정전기 방전시, 정전기 방전 패스가 소자 분리막의 저부 및 측부에서 발생되지 않으므로, 정전기 방전 패스의 집중으로 인한 소자 분리막의 손상을 방지할 수 있고, 상기 블록킹 웰에 의해 정전기 방전 패스가 우회, 연장되므로, 정전기를 보다 효과적으로 배출시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 정전기 방지 회로의 일 예를 보여준다.
도 2는 본 발명의 일 실시예에 따른 반도체 기판 상에 집적된 정전기 방지 회로의 단면도이다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 정전기 방지 회로의 제조방법을 설명하기 위한 각 공정 별 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 정전기 방지 회로의 일 예를 보여준다.
도 1을 참조하면, 정전기 방지 회로(100)는 PNP 트랜지스터(110)를 포함할 수 있다. PNP 트랜지스터(110)는 베이스(B), 콜렉터(C) 및 에미터(E)를 포함할 수 있다. 콜렉터(C) 및 에미터(E) 각각은 패드(120a, 120b)와 연결될 수 있다. 베이스(B)는 상기 에미터(E)에 접속될 수 있다. 상기 베이스(B)와 에미터(E) 사이에 저항(도시되지 않음)이 추가될 수 있다.
예를 들어, 네가티브 정전기가 제 1 패드(120a)에 입력되는 경우, PNP 트랜지스터(110)의 콜렉터(C)와 베이스(B) 사이는 리버스 바이어스(reverse bias)가 걸리게 되고, 에미터(E)와 베이스(B) 사이는 동일 전위 혹은 포워드 바이어스(forward bias)가 걸리게 된다. 이에 따라, 콜렉터(C)를 통해 입력된 네가티브(negative) 정전기는 에미터(E)와 연결된 패드(120b)로 배출될 수 있다.
한편, 포지티브 정전기가 제 2 패드(120b)에 입력되는 경우, PNP 트랜지스터(110)의 에미터(E)와 베이스(B) 사이는 동일 전위 또는 포워드 바이어스가 걸리게 되고, 콜렉터(C)와 베이스(B) 사이는 리버스 바이어스가 걸리게 된다. 이에 따라, 에미터(E)를 통해 입력된 포지티브(positive) 정전기는 콜렉터(C)와 연결된 패드(120a)로 배출될 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 기판 상에 집적된 정전기 방지 회로의 단면도이다.
도 2를 참조하면, 제 1 도전형의 반도체 기판(200)이 준비된다. 상기 제 1 도전형은 예를 들어 p형 불순물일 수 있다. 반도체 기판(200)은 상기 제 1 도전형의 에피택셜층(epitaxial layer: 205)을 포함할 수 있다.
반도체 기판(200) 상에 정전기 방지 소자로서 PNP 트랜지스터(PNP1, PNP2)가 집적될 수 있다.
PNP 트랜지스터(PNP1, PNP2)는 베이스(B), 에미터(E) 및 콜렉터(C)를 포함할 수 있다. 본 실시예의 PNP 트랜지스터(PNP1, PNP2)는 기판(substrate) 타입 PNP 트랜지스터로서, 베이스(B) 및 에미터(E)는 액티브 웰(230a) 내부에 형성되고, 콜렉터(C)는 기판(200)과 콘택되도록 형성될 수 있다.
액티브 웰(active well: 230a)은 예를 들어, 제 2 도전형, 즉, n형 불순물을 가질 수 있다. 베이스(B)는 제 2 도전형, 즉, n형의 불순물 영역(240)으로 구성될 수 있고, 에미터(E)는 제 1 도전형, 즉, p형의 불순물 영역(235b)으로 구성될 수 있다. 콜렉터(C)는 제 1 도전형, 즉, p형의 불순물 영역(235a)으로 구성될 수 있다.
소자 분리막(215)은 베이스(B)를 구성하는 불순물 영역(240), 콜렉터(C)를 구성하는 불순물 영역(235a) 및 에미터(E)를 구성하는 불순물 영역(235b) 사이에 각각 위치되어, 베이스(B), 콜렉터(C) 및 에미터(E)를 각각 전기적으로 절연시킬 수 있다. 소자 분리막(215)의 깊이는 불순물 영역(235a,235b,240) 보다는 깊고, 액티브 웰(230a)보다는 얕은 깊이를 가질 수 있다.
콜렉터(C)와 반도체 기판(200)의 일부인 에피택셜층(205)과의 콘택을 위하여, 콜렉터(C) 하부에 바디 콘택 영역(210)이 형성될 수 있다. 바디 콘택 영역(210)은 콜렉터(C)와 에피택셜층(205)을 전기적으로 연결시킬 수 있도록 깊은 접합 구조를 가질 수 있다. 예를 들어, 바디 콘택 영역(210)은 상기 소자 분리막(215)의 깊이 보다 깊게 형성될 수 있다.
블록킹 웰(blocking well:230b)은 바디 콘택 영역(210) 측부에 위치될 수 있다. 블록킹 웰(230b)은 예를 들어, 제 2 도전형, 즉, n형의 불순물을 포함할 수 있다. 블록킹 웰(230b)의 형성에 의해, 정전기 전달 패스를 우회시킬 수 있다.
예를 들어, 포지티브 정전기(ES)가 에미터(E)를 통해 유입되는 경우, 정전기(ES)는 콜렉터(C)에 이르는 최단 거리(path 1)를 이용하여 방전되려고 할 것이다. 만일, 블록킹 웰(230b)이 구비되지 않은 경우, 최단 거리(path 1)는 소자 분리막(215) 하부를 따라 발생될 것이다. 이때, 정전기(ES)가 소자 분리막(215)의 하부를 따라 콜렉터(C)로 배출되는 과정에서, 소자 분리막(215)의 하부 모서리 부분(A)에 정전기 손상이 발생될 수 있고, 이는 소자 분리막(215)의 파손을 초래할 수 있다.
본 실시예와 같이, 블록킹 웰(230b)이 바디 콘택 영역(210) 측벽에 구비된 경우, p형 에피택셜층(205)과 블록킹 웰(230b)간에 기생 바이폴라 패스가 형성되지 않으므로, 정전기(ES)는 제 2 도전형을 갖는 상기 블록킹 웰(230b)로 유입되지 못하고, p형의 불순물 영역인 바디 콘택 영역(210)쪽으로 우회되어, 상기 콜렉터(C)로 배출된다. 이에 따라, 블록킹 웰(230b)에 의해, 우회 패스(path 2)가 생성된다. 상기한 우회 패스(path 2)에 의해, 소자 분리막(215)의 파손을 방지할 수 있다. 미설명 도면 부호 220은 블록킹 웰(230b) 외측을 보호하기 위한 보호 웰(220)로서, 제 1 도전형, 예를 들어, p형의 불순물 영역으로 구성된 리트로그레이드(retrograde) 웰일 수 있다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 정전기 방지 회로의 제조방법을 설명하기 위한 각 공정 별 단면도이다.
도 3을 참조하면, 반도체 기판(200)을 준비한다. 반도체 기판(200)은 제 1 도전형, 예컨대, p형 불순물을 포함하는 실리콘 기판일 수 있다. 하지만, 본 실시예의 반도체 기판은 실리콘 기판 외에, 다양한 반도체 기판이 적용될 수 있음은 물론이다. 반도체 기판(200)을 에피택셜 성장시켜, p형의 에피택셜층(205)을 형성한다. 다음, 에피택셜층(205)의 콜렉터 예정 영역이 노출되도록 상기 반도체 기판(200) 상에 마스크 패턴(도시되지 않음)을 형성하고, 노출된 에피택셜층(205)에 p형 불순물을 주입하여, 바디 콘택 영역(210)을 형성한다. 그후, 상기 마스크 패턴을 제거한다. 상기 바디 콘택 영역(210)은 콜렉터 예정 영역과 유사한 레벨의 고농도 p형 불순물 영역일 수 있다.
도 4를 참조하면, 에피택셜층(205)의 소정 부분에 소자 분리막(215)을 형성한다. 소자 분리막(215)은 공지된 STI(shallow trench isolation) 방식을 이용하여 형성될 수 있다. 소자 분리막(215)은 예를 들어, 베이스, 콜렉터 및 에미터 예정 영역 사이에 각각 형성될 수 있다. 또한, 소자 분리막(215)은 상기 바디 콘택 영역(210)의 깊이 보다 얕게 형성될 수 있다.
도 5를 참조하면, 반도체 기판(200) 상부에 바디 콘택 영역(210)의 외측 일부를 노출시키는 마스크 패턴(도시되지 않음)을 형성한다. 예를 들어, 상기 마스크 패턴에 의해, 상기 바디 콘택 영역(210)을 둘러싸는 소자 분리막(215)의 소정 부분이 노출될 수 있다. 상기 마스크 패턴에 의해 노출된 영역에 제 1 도전형 불순물, 예를 들어, p형 불순물을 이온 주입하여, 보호 웰(220)을 형성할 수 있다. 상기 이온 주입은 이온 주입 타겟 깊이가 소자 분리막(215)의 하부에 위치될 수 있도록 설정될 수 있다. 이에 따라, 보호 웰(220)은 상기 소자 분리막(215) 하부에 위치되면서, 상기 바디 콘택 영역(210)의 측벽과는 소정 거리 이격된 위치에 형성될 수 있다. 또한, 보호 웰(220)은 상기 바디 콘택 영역(210)보다는 얕은 깊이를 갖도록 형성될 수 있다. 그 후, 상기 마스크 패턴을 제거한다. 경우에 따라, 상기 보호 웰(220)을 형성하는 단계는 생략될 수도 있다.
도 6을 참조하면, 베이스, 콜렉터 및 에미터 예정 영역이 노출될 수 있도록 반도체 기판(200) 상부에 마스크 패턴(도시되지 않음)을 형성한다. 이때, 상기 마스크 패턴은 2개 타입의 윈도우(window)를 가질 수 있다. 제 1 윈도우에 의해, 상기 베이스 및 에미터 예정 영역이 노출될 수 있고, 제 2 윈도우에 의해 콜렉터 예정 영역이 노출될 수 있다. 제 1 윈도우는 상기 베이스 예정 영역 및 상기 에미터 예정 영역 보다 큰 크기를 가질 수 있고, 제 2 윈도우는 상기 콜렉터 예정 영역보다 큰 크기를 가질 수 있다. 이때, 상기 보호 웰(220)이 상기 제 2 윈도우에 의해 노출되지 않도록 상기 제 2 윈도우의 크기를 조절할 수 있다.
상기 마스크 패턴에 의해 노출된 영역에 제 2 도전형의 불순물, 예를 들어, n형 불순물을 주입하여, 상기 제 1 윈도우에 액티브 웰(230a)을 형성하고, 상기 제 2 윈도우에 블록킹 웰(230b)을 형성한다. 액티브 웰(230a) 및 블록킹 웰(230b)은 모두 n웰로서, 상기 보호 웰(220)과 실질적으로 동일한 깊이를 가질 수 있다.
상기 블록킹 웰(230b)을 형성하기 위한 n형 불순물은 웰 농도에 적합한 저농도를 갖기 때문에, 고농도 p형 불순물 영역으로 구성된 바디 콘택 영역(210)에 블록킹 웰(230b)용 n형 불순물 주입 시, 상기 n형 불순물은 상기 바디 콘택 영역(210)내에서 무시될 수 있다. 이에 따라, 블록킹 웰(230b)은 실질적으로 바디 콘택 영역(210)과 보호 웰(220) 사이에, 상기 바디 콘택 영역(210)을 감싸는 형태로 형성될 수 있다. 그후, 상기 마스크 패턴을 제거한다.
도 7을 참조하면, 콜렉터 및 에미터 예정 영역이 노출되도록 반도체 기판(200) 상부에 마스크 패턴(도시되지 않음)을 형성한다. 상기 마스크 패턴에 의해 노출된 영역에, 고농도 p형 불순물을 이온 주입하여, 고농도 p형 불순물 영역(235a, 235b)으로 된 콜렉터(C) 및 에미터(E)를 한정한다. 상기 콜렉터(C)는 에피택셜층(205)와 콘택되어 있는 바디 콘택 영역(210)내에 형성되고, 상기 에미터(E)는 액티브 웰(230a)내에 형성될 수 있다. 상기 마스크 패턴을 공지의 방식으로 제거한다.
도 8을 참조하면, 베이스 예정 영역이 노출되도록 반도체 기판(200) 상부에 마스크 패턴(도시되지 않음)을 형성한다. 상기 마스크 패턴에 의해 노출된 영역에, 고농도 n형 불순물을 주입하여, 고농도 n형 불순물 영역(240)으로 된 베이스(B)를 한정한다. 이에 따라, PNP 트랜지스터(PNP1, PNP2)로 구성된 정전기 방지 회로가 완성된다.
본 실시예에 따르면, 콜렉터(C) 하부에 위치하는 바디 콘택 영역(210)의 외측부에 반도체 기판(예컨대, 에피택셜층: 205) 및 바디 콘택 영역(210)과 반대 도전형으로 구성된 블록킹 웰(230b)을 형성한다. 상기 블록킹 웰(230b)에 의해 소자 분리막(215)의 하부 및 측부를 따라 발생될 수 있는 최단 거리의 정전기 방전 패스(path 1)가 차단된다. 이에 따라, 실제 정전기 방전 패스(path2)는 상기 블록킹 웰(230b)에 의해, 에미터(E), 액티브 웰(230a), 에피택셜층(205), 바디 콘택 영역(210) 및 콜렉터(C) 사이에 발생된다. 결과적으로, 정전기 방전시, 정전기 방전 패스가 소자 분리막의 저부 및 측부에서 발생되지 않으므로, 소자 분리막을 보호할 수 있고, 상기 블록킹 웰(230b)에 의해 정전기 방전 패스가 우회, 연장되므로, 정전기를 보다 효과적으로 배출시킬 수 있다.
상기 실시예에서는 에미터를 통해 유입되는 정전기를 예를 들어 설명하였지만, 콜렉터를 통해 유입되는 정전기 방전 패스 역시, 상기 블록킹 웰에 의해 우회되므로, 소자 분리막을 정전기로부터 보호할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
200 : 반도체 기판 205 : 에피택셜층
210 : 바디 콘택 영역 215 : 소자 분리막
230a : 액티브 웰 230b : 블록킹 웰

Claims (19)

  1. 제 1 도전형의 반도체 기판;
    상기 반도체 기판의 소정 부분에 형성되는 제 2 도전형의 액티브 웰;
    상기 액티브 웰 내부의 소정 부분에 형성되는 에미터 및 베이스;
    상기 액티브 웰 외측의 상기 반도체 기판의 소정 부분에 형성되는 콜렉터;
    상기 반도체 기판 및 상기 액티브 웰내에 형성되며, 상기 에미터, 상기 베이스 및 상기 콜렉터간을 상호 절연시키는 소자 분리막;
    상기 콜렉터와 상기 반도체 기판을 전기적으로 연결하도록 상기 반도체 기판내에 형성되는, 상기 콜렉터와 동일한 도전형을 갖는 바디 콘택 영역; 및
    상기 바디 콘택 영역의 외측벽을 감싸도록 형성되는 상기 제 2 도전형의 블록킹 웰을 포함하는 반도체 집적 회로 장치.
  2. 제 1 항에 있어서,
    상기 에미터 및 콜렉터는 상기 제 1 도전형을 갖고,
    상기 베이스는 상기 제 2 도전형을 갖는 반도체 집적 회로 장치.
  3. 제 1 항에 있어서,
    상기 액티브 웰 및 상기 블록킹 웰은 동일 깊이를 갖는 반도체 집적 회로 장치.
  4. 제 3 항에 있어서,
    상기 바디 콘택 영역은 상기 블록킹 웰보다 큰 깊이를 갖는 반도체 집적 회로 장치.
  5. 제 3 항에 있어서,
    상기 소자 분리막은 상기 액티브 웰 및 상기 블록킹 웰보다 얕은 깊이를 갖는 반도체 집적 회로 장치.
  6. 제 5 항에 있어서,
    상기 블록킹 웰은 상기 소자 분리막 하부에 위치되는 반도체 집적 회로 장치.
  7. 제 1 항에 있어서,
    상기 블록킹 웰의 측부에 형성되는 상기 제 1 도전형의 보호 웰을 더 포함하는 반도체 집적 회로 장치.
  8. 제 1 항에 있어서,
    상기 반도체 기판은 상기 제 1 도전형의 에피택셜층을 더 포함하고,
    상기 바디 콘택 영역은 상기 콜렉터와 상기 에피택셜층을 전기적으로 연결하는 반도체 집적 회로 장치.
  9. p형의 에피택셜층을 포함하는 p형의 반도체 기판;
    상기 에피택셜층의 소정 부분에 형성되며, 표면에 n형 불순물 영역 형태의 베이스 및 p형 불순물 영역 형태의 에미터가 형성되어 있는 n웰;
    상기 n웰과 이격된 상기 에피택셜층에 p형의 불순물 영역 형태로 형성되는 콜렉터;
    상기 베이스, 상기 에미터 및 상기 콜렉터 사이를 절연시키는 소자 분리막;
    상기 콜렉터 하부에 위치되는 바디 콘택 영역; 및
    상기 소자 분리막의 저부와 접하면서 상기 바디 콘택 영역 측벽을 감싸도록 형성되는 n형의 블록킹 웰을 포함하며,
    상기 블록킹 웰이 형성된 영역에 정전기 유입 및 전달이 차단되는 반도체 집적 회로 장치.
  10. 제 9 항에 있어서,
    상기 에미터 및 콜렉터 각각에 패드가 연결되는 반도체 집적 회로 장치.
  11. 제 9 항에 있어서,
    상기 n웰 및 상기 블록킹 웰의 깊이는 상기 소자 분리막의 깊이보다는 깊고,
    상기 바디 콘택 영역의 깊이보다는 얕은 반도체 집적 회로 장치.
  12. 제 9 항에 있어서,
    상기 바디 콘택 영역은 상기 콜렉터와 상기 에피택셜층을 전기적으로 연결시키기 위하여, 고농도 p형 불순물 영역으로 구성되는 반도체 집적 회로 장치.
  13. 제 9 항에 있어서,
    상기 블록킹 웰의 측부에 형성되는 p형의 보호 웰을 더 포함하는 반도체 집적 회로 장치.
  14. 제 1 도전형의 반도체 기판을 제공하는 단계;
    상기 반도체 기판의 소정 부분에 상기 제 1 도전형의 바디 콘택 영역을 형성하는 단계;
    상기 반도체 기판의 소정 부분에 소자 분리막을 형성하는 단계;
    상기 바디 콘택 영역과 소정 거리 이격된 상기 반도체 기판에 제 2 도전형의 액티브 웰을 형성하고, 동시에, 상기 바디 콘택 영역의 측부에 상기 제 2 도전형의 블록킹 웰을 형성하는 단계; 및
    상기 소자 분리막 사이의 상기 액티브 웰 내에 베이스 및 에미터를 형성하고, 상기 바디 콘택 영역에 콜렉터를 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 반도체 기판을 제공하는 단계는,
    상기 반도체 기판상에 에피택셜층을 형성하는 단계를 더 포함하는 반도체 집적 회로 장치의 제조방법.
  16. 제 14 항에 있어서,
    상기 액티브 웰 및 상기 블록킹 웰은 상기 소자 분리막보다 깊은 깊이로 형성하는 반도체 집적 회로 장치의 제조방법.
  17. 제 14 항에 있어서,
    상기 액티브 웰 및 상기 블록킹 웰을 형성하는 단계는,
    상기 반도체 기판의 소정 영역, 및 상기 바디 콘택 영역과 그 주변의 상기 소자 분리막에 제 2 도전형 불순물을 주입하는 단계를 포함하고,
    상기 제 2 도전형 불순물 농도는 상기 블록킹 웰을 구성하는 상기 제 1 도전형 불순물 농도보다 낮은 반도체 집적 회로 장치의 제조방법.
  18. 제 14 항에 있어서,
    상기 베이스, 에미터, 및 콜렉터를 형성하는 단계는,
    상기 바디 콘택 영역 및 상기 액티브 웰의 제 1 부분에 상기 제 1 도전형 불순물을 주입하여, 상기 콜렉터 및 상기 에미터를 형성하는 단계; 및
    상기 액티브 웰의 제 2 부분에 상기 제 2 도전형 불순물을 주입하여, 상기 베이스를 형성하는 단계를 포함하는 반도체 집적 회로 장치의 제조방법.
  19. 제 14 항에 있어서,
    상기 소자 분리막을 형성하는 단계와, 상기 액티브 웰 및 블록킹 웰을 형성하는 단계 사이에,
    상기 바디 콘택 영역의 측부에 상기 제 1 도전형 보호 웰을 더 형성하는 단계를 포함하며,
    상기 보호 웰은 상기 바디 콘택 영역의 측벽과는 소정 거리 이격된 위치에 형성하는 반도체 집적 회로 장치의 제조방법.
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