KR20060047626A - Ｍｏｓ 트랜지스터 및 이를 구비한 반도체 집적회로 장치 - Google Patents

Ｍｏｓ 트랜지스터 및 이를 구비한 반도체 집적회로 장치 Download PDF

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Abstract

MOS 트랜지스터는 제1 도전형 영역과, 이 제1 도전형 영역의 표층부에 형성된 제2 도전형 드레인 영역과, 제1 도전형 영역의 표층부에서 제2 도전형 드레인 영역과의 사이에 채널 영역을 사이에 두고 형성된 제2 도전형 소스 영역과, 채널 영역상에 형성된 게이트 전극과, 평면시(平面視)에 있어서 제2 도전형 드레인 영역의 내측에 형성된 제2 도전형 베이스 영역과, 이 제2 도전형 베이스 영역내의 표층부에서 소정 방향으로 서로 간격을 두고 형성된 복수의 제1 도전형 이미터 영역과, 서로 인접하는 제1 도전형 이미터 영역과 해당 제1 도전형 이미터 영역 사이의 제2 도전형 드레인 영역에 걸쳐서 접속된 드레인 컨택트를 구비한다.

Description

ＭＯＳ 트랜지스터 및 이를 구비한 반도체 집적회로 장치 {MOS TRANSISTOR AND A SEMICONDUCTOR INTEGRATED CIRCUIT APPARATUS HAVING THE SAME}
도 1은 본 발명의 한 실시형태에 관한 NMOS 트랜지스터의 구조를 도해적으로 나타내는 사시도.
도 2는 도 1에 도시된 NMOS 트랜지스터의 평면도.
도 3은 도 1에 도시된 NMOS 트랜지스터의 등가 회로도.
도 4는 도 2에 도시된 드레인 컨택트의 근방을 나타내는 평면도.
도 5는 드레인 컨택트에 공통 접속되는 2개의 P+형 이미터 영역 사이의 간격과, VPNP 트랜지스터의 이미터-베이스 사이에 생기는 전압과의 관계를 나타내는 그래프.
도 6은 종래의 정전 보호 기능을 가지는 NMOS 트랜지스터의 구조를 도해적으로 나타내는 단면도.
도 7은 도 6에 도시된 NMOS 트랜지스터의 등가 회로도.
본 발명은 정전 보호 기능을 가지는 MOS 트랜지스터 및 이를 구비한 반도체 집적회로 장치에 관한 것이다.
집적회로(IC)의 입출력 회로에는 입력 단자 또는 출력 단자에 인가되는 정전기 서지에 의한 정전 파괴를 방지하기 위해서 정전 보호 기능을 가지는 MOS 트랜지스터가 이용된다.
도 6은 정전 보호 기능을 가지는 NMOS 트랜지스터의 구조를 도해적으로 나타내는 단면도이다. 또, 도 7은 도 6에 도시된 NMOS 트랜지스터의 등가 회로도이다.
도 6에 도시된 NMOS 트랜지스터는 P형 반도체 기판(61)의 표면상에 형성된 필드 산화막(62)에 의해서 소자 분리되어 있고, P형 반도체 기판(61)의 표층부에 N+형(고농도 N형) 드레인 영역(63)과, 이 N+형 드레인 영역(63)과 소정의 간격을 두고, N+형 드레인 영역(63)의 주위를 둘러싸는 고리 형상의 N+형 소스 영역(64)과, N+형 드레인 영역(63)의 외주에 인접하고, N+형 드레인 영역(63)을 둘러싸는 고리 형상의 N-형(저농도 N형) 불순물 영역(65)과, N+형 소스 영역(64)의 외주에 인접하고, N+형 소스 영역(64)을 둘러싸는 고리 형상의 P+형(고농도 P형) 불순물 영역(66)이 형성되어 있다. 또, N-형 불순물 영역(65)상에 LOCOS(67)가 형성되고, N+형 소스 영역(64)과 N-형 불순물 영역(65) 사이의 채널 영역상에는 그 LOCOS(67)에 내주부를 얹은 상태로 게이트 산화막(68)이 형성되어 있다. 그리고, 게이트 산화막(68)상에 게이트 전극(69)이 형성되고, N+형 드레인 영역(63), N+형 소스 영역(64) 및 P+형 불순물 영역(66)에 각각 드레인 전극, 소스 전극 및 백게이트 전극이 접속되어 있다.
이러한 구조에서는 P형 반도체 기판(61) 및 N-형불순물 영역(65)에 각각 기생 저항 성분(71, 72)이 생긴다. 또, N-형 불순물 영역(65), P형 반도체 기판(61) 및 N+형 소스 영역(64)에 의해서 이들을 각각 콜렉터, 베이스 및 이미터로 하는 NPN형의 기생 트랜지스터(73)가 형성된다. 또한, P형 반도체 기판(61)과 N+형 드레인 영역(63)과의 PN접합에 의해서 기생 다이오드(74)가 형성된다.
예를 들면, 도 6에 도시된 NMOS 트랜지스터가 출력 회로에 이용되는 경우, 게이트 전극(69)이 내부 회로에 접속되고, 드레인 전극에 출력 단자가 접속되고, 소스 전극 및 백게이트 전극이 접지된다. 이 경우에 NMOS 트랜지스터가 오프 상태로, 출력 단자에 인가되는 부(負)의 정전기 서지는 기생 다이오드(74)를 통해 빠져 나가게 된다. 그러나, 출력 단자에 정(正)의 정전기 서지가 인가되어도, NMOS 트랜지스터 및 기생 트랜지스터(73)는 오프 그대로 이며, 그 정의 정전기 서지를 빠져 나가게 하는 루트가 없기 때문에 NMOS 트랜지스터의 정전 내압을 초과하는 정전기 서지가 출력 단자(드레인 전극)에 인가되면, NMOS 트랜지스터의 드레인-게이트 사이, 또는 드레인 소스 사이가 파괴된다.
본 발명의 목적은 기생 다이오드를 통해 빠져 나가게 할 수 없는 정전기 서지에 의한 정전 파괴를 방지할 수 있는 구조의 MOS 트랜지스터 및 이를 입출력 회로에 구비한 반도체 집적회로 장치를 제공하는 것이다.
본 발명의 MOS 트랜지스터는 제1 도전형 영역과, 이 제1 도전형 영역의 표층부에 형성된 제2 도전형 드레인 영역과, 상기 제1 도전형 영역의 표층부에서 상기 제2 도전형 드레인 영역과의 사이에 채널 영역을 사이에 두고 형성한 제2 도전형 소스 영역과, 상기 채널 영역상에 형성된 게이트 전극과, 평면시(平面視)에 있어서 상기 제2 도전형 드레인 영역의 내측에 형성된 제2 도전형 베이스 영역과, 이 제2 도전형 베이스 영역내의 표층부에서 소정 방향으로 서로 간격을 두고 형성된 복수의 제1 도전형 이미터 영역과, 서로 인접하는 제1 도전형 이미터 영역과 해당 제1 도전형 이미터 영역 사이의 상기 제2 도전형 드레인 영역에 걸쳐서 접속된 드레인 컨택트를 포함한다.
이 구성에 의해, 제1 도전형 이미터 영역, 제2 도전형 베이스 영역 및 제1 도전형 영역에 있어서, 이러한 영역을 각각 이미터, 베이스 및 콜렉터로 하는 종( 縱)형 트랜지스터가 형성된다. 또, 제2 도전형 드레인 영역, 제1 도전형 영역 및 제2 도전형 소스 영역에 있어서, 이들의 영역을 각각 콜렉터, 베이스 및 이미터로 하는 기생 트랜지스터가 형성된다. 또한, 제2 도전형 드레인 영역에 있어서, 종형 트랜지스터의 이미터-베이스간 저항으로 되는 기생 저항 성분이 생기고, 제1 도전형 영역에 있어서 기생 트랜지스터의 이미터-베이스간 저항으로 되는 기생 저항 성 분이 생긴다.
드레인 컨택트에 정/부의 정전기 서지(NMOS 트랜지스터의 경우에는 정의 정전기 서지, PMOS 트랜지스터의 경우에는 부의 정전기 서지)가 인가되면, 기생 저항 성분을 가지는 제2 도전형 드레인 영역을 게이트 전극을 향하여 전류가 흐르고, 이로 인해 종형 트랜지스터의 이미터-베이스 사이에 전위차가 생긴다. 그리고, 이 이미터-베이스 사이의 전위차가 소정치 이상이면, 종형 트랜지스터가 도통 상태로 되고, 그 결과 기생 트랜지스터가 도통 상태로 되어서 드레인 컨택트에 인가되는 정전기 서지를 빠져 나가게 할 수 있다.
종형 트랜지스터의 이미터-베이스 사이에 생기는 전위차는 제2 도전형 드레인 영역에 생기는 기생 저항 성분(종형 트랜지스터의 이미터-베이스간 저항으로 되는 기생 저항 성분)의 저항치에 의해서 제어할 수 있다. 따라서, 그 기생 저항 성분이 적당한 저항치를 가지고 있으면, 드레인 컨택트에 정전기 서지가 인가된 때에 종형 트랜지스터를 확실하게 도통 상태로 할 수 있고, MOS 트랜지스터의 드레인-게이트 사이 또는 드레인-소스 사이의 파괴를 회피할 수 있다.
또, 제2 도전형 드레인 영역에 생기는 기생 저항 성분의 저항치는 제2 도전형 드레인 영역의 제2 도전형 불순물 농도, 서로 인접하는 제1 도전형 이미터 영역 사이의 간격 및 드레인 컨택트와 제1 도전형 이미터 영역의 상기 소정 방향으로 직교하는 방향의 단연(端緣)과의 폭의 각 파라미터에 의해서 정해지므로, 그러한 파라미터를 적당하게 설정함으로써, 드레인 컨택트에 정전기 서지가 인가된 때에, 종형 트랜지스터의 이미터-베이스 사이에 소정치 이상의 전위차를 발생시킬 수 있으 며, 종형 트랜지스터를 확실히 도통 상태로 할 수 있다.
예를 들면, 상기 드레인 컨택트에 정전기 서지가 인가된 때에, 해당 드레인 컨택트가 접속된 상기 제1 도전형 이미터 영역과 상기 제2 도전형 베이스 영역과의 사이에 소정치 이상의 전위차가 생기도록 제2 도전형 드레인 영역에 있어서 제2 도전형 불순물의 농도를 제어하는 것이 바람직하다. 이로 인해, 종형 트랜지스터를 확실하게 도통 상태로 할 수 있다.
또, 상기 복수의 제1 도전형 이미터 영역 사이의 간격은 상기 드레인 컨택트에 정전기 서지가 인가된 때에, 해당 드레인 컨택트가 접속된 상기 제1 도전형 이미터 영역과 상기 제2 도전형 베이스 영역과의 사이에 소정치 이상의 전위차가 생기도록 설정되는 것이 바람직하다. 이로 인해서도, 종형 트랜지스터를 확실하게 도통 상태로 할 수 있다.
또한, 상기 드레인 컨택트와 상기 제1 도전형 이미터 영역의 상기 소정 방향으로 직교하는 방향의 단연과의 폭은 상기 드레인 컨택트에 정전기 서지가 인가된 때에, 해당 드레인 컨택트가 접속된 상기 제1 도전형 이미터 영역과 상기 제2 도전형 베이스 영역과의 사이에 소정치 이상의 전위차가 생기도록 설정되는 것이 바람직하다. 이로 인해서도, 종형 트랜지스터를 확실히 도통 상태로 할 수 있다.
또, 본 발명의 반도체 집적회로 장치는 입력 단자 또는 출력 단자를 포함하는 입출력 회로에 상기와 같은 MOS 트랜지스터를 구비하고 있다. 상기와 같은 MOS 트랜지스터는 드레인 컨택트에 인가되는 정전기 서지를 빠져 나가게 할 수 있으므로, 이를 입출력 회로에 이용함으로써 입출력 단자 또는 출력 단자에 인가되는 정 전기 서지를 확실하게 빠져 나가게 할 수 있다. 따라서, 이와 같은 정전기 서지로부터 내부 회로를 확실히 보호 할 수 있다.
본 발명에 있어서의 상술한, 또는 또다른 목적, 특징 및 효과는 첨부 도면을 참조하여 다음에 기술하는 실시형태의 설명에 의해 밝혀진다.
도 1은 본 발명의 한 실시형태에 관한 NMOS 트랜지스터의 구조를 도해적으로 나타내는 사시도이다. 또, 도 2는 도 1에 도시된 NMOS 트랜지스터의 평면도이며, 도 3은 도 1에 도시된 NMOS 트랜지스터의 등가 회로도이다.
이 NMOS 트랜지스터는 P형 웰 영역(1)의 표층부에 평면시에 있어서 거의 장방 형상의 N+형(고농도 N형) 드레인 영역(2)과, 이 N+형 드레인 영역(2)과 소정의 간격을 두고, N+형 드레인 영역(2)의 주위를 둘러싸는 거의 사각 고리 형상의 N+형 소스 영역(3)과, 이 N+형 소스 영역(3)과 소정의 간격을 두고, N+형 소스 영역(3)의 주위를 둘러싸는 거의 사각 고리 형상의 P+형 불순물 확산 영역(4)이 형성되어 있다. N+형 소스 영역(3) 및 P+형 불순물 확산 영역(4)에는 각각 소스 전극 S 및 백게이트 전극 BG가 접속된다.
N+형 소스 영역(3)과 P+형 불순물 확산 영역(4)과의 사이에 있어서, P형 웰 영역(1)의 표면에 LOCOS(5)가 형성되어 있고, 이 LOCOS(5)에 의해서 N+형 소스 영역(3)과 P+형 불순물 확산 영역(4)과는 분리되어 있다. 또, N+형 드레인 영역(2)과 N+ 형 소스 영역(3)과 사이의 채널 영역상에는 평면시에서 거의 사각 고리 형상의 게이트 전극(6)이 형성되어 있다. 또한, 게이트 전극(6)의 하층에는 도시하지 않는 게이트 산화막이 형성되어 있다.
N+형 드레인 영역(2)의 평면시에 있어서의 중앙부에는 평면시에서 거의 장방 형상의 N형 베이스 영역(7)이 그 주변의 N+형 드레인 영역(2)보다 깊게 파져서 형성되어 있다. 또, N형 베이스 영역(7)내에 있어서, 그 표층부에는 복수의 P+형 이미터 영역(8)이 서로 거의 등간격을 두고, N형 베이스 영역(7)의 길이 방향으로 정열하여 형성되어 있다. 또한, 서로 인접하는 p+형 이미터 영역(8) 및 그들 사이의 N+형 드레인 영역(2)상에는 띠 형상의 드레인 컨택트(9)가 형성되어 있다. 이 드레인 컨택트(9)는 N+형 드레인 영역(2)의 길이 방향으로 뻗고, 그 양단부가 서로 인접하는 P+형 이미터 영역(8)의 대향측 단부상에 배치되고, 서로 인접하는 P+형 이미터 영역(8) 및 그들 사이의 N+형 드레인 영역(2)에 걸쳐서 접속되어 있다. 드레인 컨택트(9)에는 드레인 전극 D가 접속된다.
이와 같은 구조에 의해, P+형 이미터 영역(8), N형 베이스 영역(7) 및 P형 웰 영역(1)에 있어서 PNP 접합이 형성되고, 이들의 영역을 각각 이미터, 베이스 및 콜렉터로 하는 VPNP(종형 PNP) 트랜지스터(11)가 형성된다. 또, N+형 드레인 영역 (2), P형 웰 영역(1) 및 N+형 소스 영역(3)에 있어서 NPN 접합이 형성되고, 이들의 영역을 각각 콜렉터, 베이스 및 이미터로 하는 NPN 기생 트랜지스터(12)가 생기고 있다. 또한, N+형 드레인 영역(2)에 있어서, VPNP 트랜지스터(11)의 이미터-베이스간 저항으로 되는 기생 저항 성분(13)이 발생하고, P형 웰 영역(1)에 있어서 NPN 기생 트랜지스터(12)의 이미터-베이스간 저항으로 되는 기생 저항 성분(14)이 발생하고 있다. 또한, 도 2에서는 간략화를 위해, 드레인 컨택트(9)가 5 개의 결합을 나타내고 있으나, 보다 효과를 얻기 위해서는 드레인 컨택트(9)는 1O 개 이상 설치하는 것이 바람직하다.
예를 들면, 이 NMOS 트랜지스터가 집적회로(IC)의 출력 회로에 이용되는 경우, 그 집적회로의 내부 회로에 게이트 전극(6)이 접속되며, 출력 단자에 드레인 전극 D가 접속된다. 또, 소스 전극 S 및 백게이트 전극 BG는 그라운드에 접속(접지)된다.
이 NMOS 트랜지스터에서는 출력 단자에 정의 정전기 서지가 인가되면, 기생 저항 성분(13)을 가지는 N+형 드레인 영역(2)을 게이트 전극(6)을 향하여 전류가 흐르고, 이로 인해 VPNP 트랜지스터(11)의 이미터-베이스 사이에 전위차 VEB가 생긴다. 그리고, 이 이미터-베이스 사이의 전위차 VEB가 소정의 전위차 VF 이상이면, VPNP 트랜지스터(11)가 도통 상태로 되고, 그 결과 NPN 기생 트랜지스터(12)가 도통 상태로 되고, 출력 단자에 인가되는 정의 정전기 서지를 그라운드에 빠져 나가 게 할 수 있다. VPNP 트랜지스터(11)의 이미터-베이스 사이에 생기는 전위차 VEB는 기생 저항 성분(13)의 저항치에 의해서 제어할 수 있으므로, 이 기생 저항 성분(13)이 적당한 저항치를 가지고 있으면, 출력 단자에 정의 정전기 서지가 인가된 때에 VPNP 트랜지스터(11)를 확실히 도통 상태로 할 수 있고, NMOS 트랜지스터의 드레인-게이트 또는 드레인-소스 사이의 파괴를 회피할 수 있다.
기생 저항 성분(13)의 저항치는 N+형 드레인 영역(2)의 N형 불순물 농도, 드레인 컨택트(9)에 공통 접속되는 2개의 P+형 이미터 영역(8) 사이의 간격 W(도 4참조), 및 그 2개의 P+형 이미터 영역(8)의 사이에 있어서 드레인 컨택트(9)에 인접하는 직사각 형상 영역의 폭 L(도 4 참조)에 의해서 정해진다. 따라서 VPNP 트랜지스터(11)의 이미터-베이스 사이에 생기는 전위차 VEB는 N+형 드레인 영역(2)의 N형 불순물 농도, 2개의 P+형 이미터 영역(8) 사이의 간격 W 및/또는 드레인 컨택트(9)에 인접하는 직사각형 상태 영역의 폭 L에 의해서 제어할 수 있다.
도 5는 드레인 컨택트(9)에 공통 접속되는 2개의 P+형 이미터 영역(8) 사이의 간격 W와 N+형 드레인 영역(2)을 전류 I=O.O125(A)가 흐를 때, VPNP 트랜지스터(11)의 이미터-베이스 사이에 생기는 전위차 VEB(기생 저항 성분(13)에 있어서의 전압 강하량)와의 관계를 나타내는 그래프이다. 곡선(51)은 N+형 드레인 영역(2)에 각 각 소정 농도(5E20/㎤)의 AS(비소) 및 P(인)가 포함되어 있는 경우(상대적으로 불순물 농도가 높은 경우)의 관계를 나타내고, 곡선(52)은 N+형 드레인 영역(2)에 소정 농도(5E20/㎤)의 AS만이 포함되어 있는 경우(상대적으로 불순물 농도가 낮은 경우)의 관계를 나타내고 있다.
이 도 5의 곡선(51)으로 도시된 바와 같이, 드레인 컨택트(9)에 공통 접속되는 2개의 P+형 이미터 영역(8) 사이의 간격 W를 좁게 함으로써, 출력 단자에 정의 정전기 서지가 인가된 때에 VPNP 트랜지스터(11)의 이미터-베이스 사이에 생기는 전위차 VEB을 크게 할 수 있다. 예를 들면, 폭 L가 L=O.6(㎛)인 경우, 간격 W를 O.6(㎛) 이하로 함으로써, 출력 단자에 정의 정전기 서지가 인가된 때에 VPNP 트랜지스터(11)의 이미터-베이스 사이에 소정치 VF 이상의 전위차 VEB를 발생시킬 수 있으며, VPNP 트랜지스터(11)를 확실하게 도통 상태로 할 수 있다.
또, 곡선(52)으로 도시된 바와 같이 N+형 드레인 영역(2)의 N형 불순물 농도를 낮게 함으로써, 출력 단자에 정의 정전기 서지가 인가된 때에 VPNP 트랜지스터(11)의 이미터-베이스 사이에 생기는 전위차 VEB를 크게 할 수 있다. 예를 들면, 폭 L가 L=O.6(㎛)이며, 간격 W가 W=O.9㎛ 인 경우, N+형 드레인 영역(2)의 N형 불순물 농도를 5E20/㎤ 이하로 함으로써, 출력 단자에 정의 정전기 서지가 인가된 때에 VPNP 트랜지스터(11)의 이미터-베이스 사이에 소정치 VF 이상의 전위차 VEB를 발생 시킬 수 있고, VPNP 트랜지스터(11)를 확실하게 도통 상태로 할 수 있다.
이상, 본 발명의 한 실시형태에 대해 설명하였으나, 본 발명은 다른 형태로 실시할 수도 있다. 예를 들면, 상기 실시형태에서는 N+형 드레인 영역(2)과 N+형 소스 영역(3)과 사이의 채널 영역상에 평면시에서 거의 사각 고리 형상의 게이트 전극(6)이 형성되어 있다고 하였으나, 게이트 전극(6)은 평면시에 거의 コ자 형상으로 형성되어 있어도 무방하고, N+형 드레인 영역(2)과 N+형 소스 영역(3)과 사이의 채널 영역을 따라서 일직선 형상으로 뻗어서 형성되어 있어도 무방하다.
또, P형 웰 영역(1)의 표층부에 N+형 드레인 영역(2) 및 N+형 소스 영역(3) 등이 형성되어 있다고 하였으나, P형 반도체 기판의 표층부에 N+형 드레인 영역(2) 및 N+형 소스 영역(3) 등이 형성되어도 무방하다.
또, 본 발명은 NMOS 트랜지스터에 한정되지 않고, N형 웰 영역 또는 N형 반도체 기판의 표층부에 P+형 드레인 영역 및 P+형 소스 영역을 포함하는 PMOS 트랜지스터에 적용할 수도 있다. 이 경우, P+형 드레인 영역내에 P형 베이스 영역이 그 주변에 형성되고, 그 P형 베이스 영역내에 있어서 그 표층부에 복수의 N+형 이미터 영역이 서로 거의 등간격을 두고 형성되면 좋다. 그리고, 서로 인접하는 N+형 이미터 영역 및 그들 사이의 P+형 드레인 영역상에 이러한 영역을 공통으로 접속하기 위한 띠 형상의 드레인 컨택트가 형성되면 좋다. 이 경우, 기생 다이오드를 통해 드레인 컨택트에 인가되는 정의 정전기 서지를 빠져 나가게 할 수 있고, VNPN 트랜지스터 및 기생 PNP 트랜지스터를 통해 드레인 컨택트에 인가되는 부의 정전기 서지를 빠져 나가게 할 수 있다.
본 발명의 실시형태에 대해 상세하게 설명하였으나, 이들은 본 발명의 기술적 내용을 분명히 하기 위해서 이용된 구체적인 예에 지나지 않으며, 본 발명은 이러한 구체적인 예로 한정하여 해석되어서는 안되며, 본 발명의 정신 및 범위는 첨부의 청구의 범위에 의해서만 한정된다.
본 출원은 2O04년 4월 3O일에 일본국 특허청에 제출된 특원 2O04-136572호에 대응하고 있으며, 본 출원의 전개시는 여기에 인용하여 편입되는 것으로 한다.
본 발명에 의하면, 기생 다이오드를 통해 빠져 나갈 수 없는 정전기 서지에 의한 정전 파괴를 방지할 수 있는 구조의 MOS 트랜지스터 및 이를 입출력 회로에 구비한 반도체 집적회로 장치를 제공할 수 있다.

Claims (8)

  1. 제1 도전형 영역과,
    상기 제1 도전형 영역의 표층부에 형성된 제2 도전형 드레인 영역과,
    상기 제1 도전형 영역의 표층부에서 상기 제2 도전형 드레인 영역과의 사이에 채널 영역을 사이에 두고 형성된 제2 도전형 소스 영역과,
    상기 채널 영역상에 형성된 게이트 전극과,
    평면시(平面視)에 있어서 상기 제2 도전형 드레인 영역의 내측에 형성된 제2 도전형 베이스 영역과,
    상기 제2 도전형 베이스 영역내의 표층부에서 소정 방향으로 서로 간격을 두고 형성된 복수의 제1 도전형 이미터 영역과,
    서로 인접하는 제1 도전형 이미터 영역과 해당 제1 도전형 이미터 영역 사이의 상기 제2 도전형 드레인 영역에 걸쳐서 접속된 드레인 컨택트를 포함하는 것을 특징으로 하는 MOS 트랜지스터.
  2. 제1항에 있어서,
    상기 제2 도전형 드레인 영역은 상기 드레인 컨택트에 정전기 서지가 인가된 때에, 해당 드레인 컨택트가 접속된 상기 제1 도전형 이미터 영역과, 상기 제2 도전형 베이스 영역과의 사이에 소정치 이상의 전위차가 생기도록 제2 도전형 불순물의 농도가 제어되고 있는 것을 특징으로 하는 MOS 트랜지스터.
  3. 제1항에 있어서,
    상기 복수의 제1 도전형 이미터 영역 사이의 간격은 상기 드레인 컨택트에 정전기 서지가 인가된 때에, 해당 드레인 컨택트가 접속된 상기 제1 도전형 이미터 영역과 상기 제2 도전형 베이스 영역과의 사이에 소정치 이상의 전위차가 생기도록 설정되어 있는 것을 특징으로 하는 MOS 트랜지스터.
  4. 제1항에 있어서,
    상기 드레인 컨택트와 상기 제1 도전형 이미터 영역의 상기 소정 방향으로 직교하는 방향의 단연(端緣)과의 폭은 상기 드레인 컨택트에 정전기 서지가 인가된 때에, 해당 드레인 컨택트가 접속된 상기 제1 도전형 이미터 영역과 상기 제2 도전형 베이스 영역과의 사이에 소정치 이상의 전위차가 생기도록 설정되어 있는 것을 특징으로 하는 MOS 트랜지스터.
  5. 입력 단자 또는 출력 단자를 가지는 입출력 회로에 MOS 트랜지스터를 구비하고,
    상기 MOS 트랜지스터가
    제1 도전형 영역과,
    상기 제1 도전형 영역의 표층부에 형성된 제2 도전형 드레인 영역과,
    상기 제1 도전형 영역의 표층부에서 상기 제2 도전형 드레인 영역과의 사이 에 채널 영역을 사이에 두고 형성된 제2 도전형 소스 영역과,
    상기 채널 영역상에 형성된 게이트 전극과,
    평면시(平面視)에 있어서 상기 제2 도전형 드레인 영역의 내측에 형성된 제2 도전형 베이스 영역과,
    상기 제2 도전형 베이스 영역내의 표층부에서 소정 방향으로 서로 간격을 두고 형성된 복수의 제1 도전형 이미터 영역과,
    서로 인접하는 제1 도전형 이미터 영역과 해당 제1 도전형 이미터 영역 사이의 상기 제2 도전형 드레인 영역에 걸쳐서 접속된 드레인 컨택트를 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
  6. 제5항에 있어서,
    상기 제2 도전형 드레인 영역은 상기 드레인 컨택트에 정전기 서지가 인가된 때에, 상기 드레인 컨택트가 접속된 상기 제1 도전형 이미터 영역과 상기 제2 도전형 베이스 영역과의 사이에 소정치 이상의 전위차가 생기도록 제2 도전형 불순물의 농도가 제어되고 있는 것을 특징으로 하는 반도체 집적회로 장치.
  7. 제5항에 있어서,
    상기 복수의 제1 도전형 이미터 영역 사이의 간격은 상기 드레인 컨택트에 정전기 서지가 인가된 때에, 해당 드레인 컨택트가 접속된 상기 제1 도전형 이미터 영역과 상기 제2 도전형 베이스 영역과의 사이에 소정치 이상의 전위차가 생기도록 설정되고 있는 하는 것을 특징으로 하는 반도체 집적회로 장치.
  8. 제5항에 있어서,
    상기 드레인 컨택트와 상기 제1 도전형 이미터 영역의 상기 소정 방향으로 직교하는 방향의 단연과의 폭은 상기 드레인 컨택트에 정전기 서지가 인가된 때에, 상기 드레인 컨택트가 접속된 상기 제1 도전형 이미터 영역과 상기 제2 도전형 베이스 영역과의 사이에 소정치 이상의 전위차가 생기도록 설정되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
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