JP3824310B2 - 二重拡散型ｍｏｓｆｅｔおよびこれを用いた半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、横型二重拡散型ＭＯＳＦＥＴおよびこれを用いた半導体装置にか係り、特に、静電破壊耐量が高く、オン抵抗の低い横型二重拡散型ＭＯＳＦＥＴの構造に関する。
【０００２】
【従来の技術】
100ボルト以下の比較的低い電圧領域で一般的に用いられる、ＩＣやディスクリートのＦＥＴとして、横型二重拡散ＭＯＳＦＥＴ、いわゆるＬ−ＤＭＯＳがある。これは通常の拡散工程で形成でき、縦形二重拡散ＭＯＳＦＥＴと異なり、すべての端子がチップ上面から取り出せることから、ＩＣ化に好適であり、特に低いオン抵抗が求められる用途で、広く用いられている。
図５に従来の横型二重拡散ＭＯＳＦＥＴの斜視的断面図を示す。この横型二重拡散ＭＯＳＦＥＴ（以下、Ｌ−ＤＭＯＳＦＥＴと記す。）は、Ｐ型半導体基板１０１上に、Ｎ＋型埋込領域１０２を介して、Ｎ型半導体層をエピタキシャル成長させることによりドレイン領域１０３が形成されている。そして、ドレイン領域１０３に、Ｎ型不純物を拡散することによりＮ＋型ドレインコンタクト領域１０４が形成され、Ｐ型不純物を拡散することによりボディ領域１０５が形成されている。ボディ領域１０５の表面部には、ボディ領域１０５の外縁から一定の間隙を隔ててＮ＋型ソース領域１０６が形成され、さらにＮ＋型ソース領域１０６の内側にはＰ＋型領域１０７が形成されている。Ｎ＋型ソース領域１０６とＮ＋型ドレインコンタクト領域１０４との間にはドリフトチャネル領域が形成されている。そして、Ｎ＋型ソース領域１０６の外縁部からドリフトチャネル領域の内縁部にかけての表面部分を覆うようにしてゲート酸化膜を介してゲート電極が設けられている。
【０００３】
この種のＬ−ＤＭＯＳＦＥＴは、通常のＭＯＳＦＥＴと比較して高耐圧な割にオン抵抗（動作抵抗）が低いため、数ボルト〜１００ボルトまでの幅広い電圧域でよく用いられ、とくに電源ＩＣやモータドライバーなどに広く用いられている。
【０００４】
しかしながら、図６に等価回路図を示すように、Ｌ−ＤＭＯＳＦＥＴには、寄生ＮＰＮトランジスタ（ドレイン領域１０３とボディ領域１０５とＮ＋型ソース領域１０６とからなるＮＰＮ構造）が存在し、この寄生ＮＰＮトランジスタが、本来の種々の正常動作を阻む原因となることがある。
【０００５】
とくに、このＬ−ＤＭＯＳＦＥＴをオープンドレインで使用する場合、出力端子（ドレイン）に外部より静電気が印加されると、この静電気は逃げ場が無いため、すべてＬ−ＤＭＯＳＦＥＴ内部を電流が流れることになる。このとき寄生ＮＰＮトランジスタが温度に対して正帰還をかけるように動作するため、製造上のばらつきにより出来た弱い部分に電流が集中することになり、容易にデバイスが破壊されてしまう。
【０００６】
この破壊耐量を向上させるために、寄生ＮＰＮトランジスタの利得を下げたり、保護回路を付加したりすることが試みられている。しかし、寄生ＮＰＮトランジスタの利得を下げるとＬ−ＤＭＯＳＦＥＴの特性の悪化を招くことになり、保護回路を付加するとチップ面積の増大を招くことになる。
【０００７】
一方、静電気に極めて強い素子として、図７に示すような構造の絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと記す。）がよく知られている。図７に示すようにＩＧＢＴは、図５に示したＬ−ＤＭＯＳＦＥＴのＮ＋型ドレインコンタクト領域１０４を、Ｐ＋型ドレインコンタクト領域１１０に置き換えた構造になっている。
【０００８】
ＩＧＢＴには、図８に示すように寄生サイリスタ（ドレイン領域１０３とボディ領域１０５とＮ＋型ソース領域１０６とからなるＮＰＮトランジスタ、およびボディ領域１０５とドレイン領域１０３とＰ＋型ドレインコンタクト領域１１０とからなるＰＮＰトランジスタ）が存在している。静電気のような過大な電流が流れるとき、寄生サイリスタがオンし、極めて低い動作抵抗で膨大な電流を処理することができるため、ＩＧＢＴは極めて高い静電破壊耐量を有する。
【０００９】
ＩＧＢＴは、ドレイン領域（コレクタ）１０３にＰ型不純物を拡散させて形成したＰ＋型ドレインコンタクト領域１１０からドレイン領域１０３に注入される正孔によりドレイン領域１０３の伝導度を変化させて抵抗成分を下げるため、ドリフト長（ｄ）の比較的長い１００ボルト以上の高耐圧素子として使用されることが多いが、逆にパンチスルーデバイスであるため、ドリフト長をあまり小さくすることができず、１００ボルト以下の比較的低圧の領域ではほとんど使用されない。とくにＩＣとして集積するにはＬ−ＤＭＯＳＦＥＴに対してメリットが見出せないため、ＩＧＢＴが使用されることはまず無い。
【００１０】
また、ＩＧＢＴは、立ち上がり初期のＶｆ（順方向電圧）値のロスが大きいため、低電流域ではＬ−ＤＭＯＳＦＥＴよりもオン抵抗が高く、不利な場合が多い。しかも大電流域では寄生サイリスタのラッチアップが起こりやすいため、使用条件に注意が必要である。さらに、小数キャリアが動作上介在することにより、Ｌ−ＤＭＯＳＦＥＴより周波数特性が悪いということも、ＩＧＢＴの大きな欠点として認識されている。
【００１１】
【発明が解決しようとする課題】
上述したように、従来のＬ−ＤＭＯＳＦＥＴは、高耐圧化しやすく、かつ、オン抵抗が低いという利点を有する反面、静電気破壊耐量が低いという欠点を有していた。一方、ＩＧＢＴは、静電気破壊耐量が極めて高い反面、Ｌ−ＤＭＯＳＦＥＴと比較して高集積化に適さない、低電流域でオン抵抗が高い、周波数特性が悪いというような種々の欠点を有している。
【００１２】
本発明は前記実情に鑑みてなされたもので、Ｌ−ＤＭＯＳＦＥＴ本来の特性を損なうことなく、また素子面積の増大を招くことなく、高い静電破壊耐量を得ることができるＬ−ＤＭＯＳＦＥＴおよびこれを用いた半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明のＬ−ＤＭＯＳＦＥＴは、半導体基板上に形成されたＮ型半導体層からなるドレイン領域と、前記ドレイン領域内に形成されたＰ型半導体領域からなるボディ領域と、前記ボディ領域内に形成されたＮ型ソース領域と、前記ボディ領域表面にゲート絶縁膜を介して形成されたゲート電極とを含み、前記ドレイン領域内に、ドレイン領域表面にくし歯状に形成されたＮ＋型ドレインコンタクト領域、およびくし歯間の領域に形成され前記Ｎ＋型ドレインコンタクト領域と同電位となるように電気的に接続されたＰ型領域とを具備してなることを特徴とする。
【００１４】
この構成によれば、ドレイン領域内に、Ｎ＋型ドレインコンタクト領域とＰ＋型領域とを同電位することで、Ｌ−ＤＭＯＳＦＥＴにＰＮＰトランジスタが寄生することになり、このＰＮＰトランジスタが、元々存在している寄生ＮＰＮトランジスタとともに寄生サイリスタ構造を構成するようになる。
【００１５】
この構成によれば、Ｎ＋型ドレインコンタクト領域とＰ＋型領域とが互いに同電位となるので、通常動作時に寄生サイリスタがターンオンしないようにすることができる。
したがって、本発明のＬ−ＤＭＯＳＦＥＴによれば、寄生ＮＰＮトランジスタの利得を下げる必要がないため、Ｌ−ＤＭＯＳＦＥＴ本来の特性を損なうことなく、また破壊耐量を向上させるために保護回路等を設ける必要がないため、素子面積の増大を招くことなく、高い静電破壊耐量を得ることができる。
【００１６】
本発明によるＬ−ＤＭＯＳＦＥＴにおいて、前記Ｎ＋型ドレインコンタクト領域にコンタクトするように形成されるドレイン電極は、前記Ｐ型領域表面まで延在しており、前記Ｎ＋型ドレインコンタクト領域とＰ型領域とが電気的に接触するように構成される。
この構成によれば、このドレイン電極により前記Ｎ＋型ドレインコンタクト領域とＰ型領域とが電気的に接触せしめられ、電極のひきまわしのみで容易に同電位とすることが可能となる。
【００１７】
さらに、この構成によれば、Ｎ＋型ドレインコンタクト領域内にＰ＋型領域を設けて、容易にサイリスタを寄生させることができる。
【００１８】
前記Ｐ＋型領域の前記ボディ領域側の端部は、前記Ｎ＋型ドレインコンタクト領域の前記ボディ領域側の端部よりも前記ボディ領域から離間（セットバック）していることが望ましい。
この構成によれば、従来のＬ−ＤＭＯＳＦＥＴと同じドリフト長でも十分高いパンチスルー降伏耐圧を確保することができる。したがって、素子面積の増大を招くことなく、従来のＬ−ＤＭＯＳＦＥＴ特性を維持したまま、静電破壊耐圧を大幅に向上させることができる。
【００２０】
前記Ｐ＋型領域および前記Ｎ＋型ドレインコンタクト領域は、前記ドレイン領域内に形成されたＮ−バッファ層内に形成されていることが望ましい。
この構成によれば、パンチスルー耐圧をさらに向上させ、オン抵抗をさらに低くすることができる。
【００２１】
また、本発明の半導体装置は、上記のように構成された本発明のＬ−ＤＭＯＳＦＥＴを他の素子と共に集積してなる。すなわち、半導体基板と、前記半導体基板表面に形成されたＮ型半導体領域からなるドレイン領域と、前記ドレイン領域内に形成されたＰ型半導体領域からなるボディ領域と、前記ボディ領域内に形成されたＮ型ソース領域と、前記ボディ領域表面にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン領域内に、ドレイン領域表面にくし歯状に形成されたＮ＋型ドレインコンタクト領域、およびくし歯間の領域に形成され前記Ｎ＋型ドレインコンタクト領域と同電位となるように電気的に接続されたＰ型領域と、Ｎ＋型ドレインコンタクト領域から前記Ｐ型領域表面まで延在せしめられたドレイン電極と、前記Ｎ型ソース領域にコンタクトするように形成されたソース電極とを含むことを特徴とする。望ましくは、ソース電極は、前記Ｐ型ボディ領域表面まで延在するように形成されていることを特徴とする。この構成によれば、他の素子と共に集積されるＬ−ＤＭＯＳＦＥＴのドリフト長やＰ＋型領域のセットバック長を変更することにより、そのＬ−ＤＭＯＳＦＥＴの降伏耐圧を容易に調整することができるため、他の素子の耐圧に合わせた保護素子としてＬ−ＤＭＯＳＦＥＴを備えた半導体装置を得ることができる。
【００２２】
【発明の実施の形態】
つぎに、図面を参照しながら本発明のＬ−ＤＭＯＳＦＥＴについて説明する。
【００２３】
図１は本発明の実施の形態の一例を示すＬ−ＤＭＯＳＦＥＴの斜視的断面図である。このＬ−ＤＭＯＳＦＥＴ１０は、Ｐ型半導体基板１１上に、Ｎ＋型埋込領域１２を介して、Ｎ型半導体層をエピタキシャル成長させることによりドレイン領域１３が形成されている。そして、そのドレイン領域１３にＮ型不純物を拡散することによりＮ−バッファ層１４が形成され、Ｐ型不純物を拡散することによりボディ領域１５が形成されている。
【００２４】
ボディ領域１５の表面部には、ボディ領域１５の外縁から一定の間隙を隔ててＮ＋型ソース領域１６が形成され、さらにＮ＋型ソース領域１６の内側にはＰ＋型領域１７が形成されている。Ｎ−バッファ層１４内には、Ｎ＋型ドレインコンタクト領域１８とＰ＋型領域１９とが互いに接触させて、Ｎ＋型ソース領域１６に沿って交互に配置されている。Ｎ＋型ソース領域１６とＮ−バッファ層１４との間にはドリフトチャネル領域２０が形成されている。
【００２５】
そして、Ｎ＋型ソース領域１６の外縁部からチャネル領域２０の内縁部にかけての表面部分を覆うようにして、ゲート酸化膜を介してゲート電極２１が設けられている。Ｎ＋型ドレインコンタクト領域１８にコンタクトするように形成されるドレイン電極２２は、Ｎ＋型ドレインコンタクト領域１８とＰ＋型領域１９とが互いに同電位となるように形成されている。ソース電極２３は、Ｎ＋型ソース領域１６とＰ＋型領域１７の両方にまたがって形成されている。
【００２６】
Ｐ＋型領域１９は、Ｎ＋型ドレインコンタクト領域１８をＮ型ソース領域に沿って等間隔に複数カ所切り欠き、その切り欠かれた部分に設けられている。そして、Ｐ＋型領域１９は、そのボディ領域１５側の端部が、Ｎ＋型ドレインコンタクト領域１８のボディ領域１５側の端部よりもボディ領域１５から例えば１．０μｍ程セットバックされるようにレイアウトされている。
【００２７】
上記のように、ドレイン領域１３内に、Ｎ＋型ドレインコンタクト領域１８とＰ＋型領域１９とを互いに接触させて形成することで、Ｌ−ＤＭＯＳＦＥＴ１０にＰＮＰトランジスタが寄生することになり、このＰＮＰトランジスタが、元々存在している寄生ＮＰＮトランジスタとともに寄生サイリスタを構成するようになる。
【００２８】
したがって、このＬ−ＤＭＯＳＦＥＴ１０によれば、寄生ＮＰＮトランジスタの利得を下げる必要がないため、Ｌ−ＤＭＯＳＦＥＴ本来の特性を損なうことなく、また破壊耐量を向上させるために保護回路等を設ける必要がないため、素子面積の増大を招くことなく、高い静電破壊耐量を得ることができる。
【００２９】
また、Ｐ＋型領域１９を、Ｎ＋型ドレインコンタクト領域１８よりもボディ領域１５から離れる側にセットバックさせてレイアウトしたことにより、ソース−ドレイン間に広がる空乏層がドレイン側のＰ＋型領域１９に達することにより起こるパンチスルー降伏の耐圧を向上させることができる。
【００３０】
また、Ｎ＋型ドレインコンタクト領域１８とＰ＋型領域１９とがＮ−バッファ層１４で覆われた構造としたことにより、ドレイン側に延びる空乏層が徐々に抑制されるため、ドレイン側のＰ＋型領域１９に対するパンチスルー降伏耐圧を更に向上させることができる。その上、ドレイン側のＮ＋型ドレインコンタクト領域１８をくし歯状をなすように、間欠的に切り欠いた構造としたことによる導電能力の欠落を、Ｎ＋型ドレインコンタクト領域１８がＮ−バッファ層１４で覆われた構造により完全に補うことができる。
【００３１】
このＬ−ＤＭＯＳＦＥＴ１０の等価回路を図２に示す。図示するように、Ｌ−ＤＭＯＳＦＥＴ１０の寄生サイリスタを構成するＰＮＰトランジスタはエミッタとベースがショートされているため、通常は動作することはない。したがって、このＬ−ＤＭＯＳＦＥＴ１０は、オンしているときは、従来のＬ−ＤＭＯＳＦＥＴと何ら変わりなく動作することができ、大電流域でも寄生サイリスタの存在を全く気にする必要はない。また、同じ理由により、ＩＧＢＴのような立ち上がり時のＶｆ損失もなく、低電流域でも低いオン抵抗を確保することができる。
【００３２】
また、ドレイン電極２２をＮ−バッファ層１４表面まで延在させた構造により、ドレイン側のＰ＋型領域１９とドレイン領域１３とが同一電位になるため、ＩＧＢＴのようにＰ＋型領域１９からの正孔注入が無い。したがって、このＬ−ＤＭＯＳＦＥＴ１０は、スイッチングスピード（周波数特性）も従来のＬ−ＤＭＯＳＦＥＴと何ら変わらない。
【００３３】
しかし、このＬ−ＤＭＯＳＦＥＴ１０は、ひとたび静電気が印加されると、その大電圧により寄生サイリスタのＰＮＰトランジスタが無理やり降伏し、寄生サイリスタが動作を開始するため、極めて低いオン抵抗で非常に大きな電流を処理することができ、静電破壊耐量が大幅に向上する。
【００３４】
この実施の形態を示したＬ−ＤＭＯＳＦＥＴ１０の構成によれば、何ら新しい製造技術を用いることなく、また従来のＬ−ＤＭＯＳＦＥＴの特性を損なうことなく、静電破壊耐量を例えば人体モデルで従来１．５ｋＶ程度であったものを、３〜１０倍の４．５ｋＶ〜１５ｋＶにまで大幅に向上させることができる。
【００３５】
図３は本発明の参考例として示すＬ−ＤＭＯＳＦＥＴの斜視的断面図である。この例では、ドレイン側のＮ＋型ドレインコンタクト領域１８を等間隔に所々切り欠いた構造とするのではなく、Ｎ＋型ドレインコンタクト領域１８を等間隔に所々くり抜いた構造とし、そのくり抜いた部分にＰ＋型領域１９を埋め込むことにより、Ｎ＋型ドレインコンタクト領域１８で囲まれた領域にＰ＋型領域１９を形成している。この図３の構成によっても、図１に示した実施の形態のＬ−ＤＭＯＳＦＥＴと同様の効果を得ることができる。
【００３６】
図４は本発明にかかる半導体装置の構成例を示す回路図である。この半導体装置２５は、上記のように構成されたＬ−ＤＭＯＳＦＥＴ１０を他の素子２６と共に集積してなる。
この構成によれば、他の素子２６と共に集積されるＬ−ＤＭＯＳＦＥＴ１０のドリフト長ｄやＰ＋型領域１９のセットバック長を変更することにより、Ｌ−ＤＭＯＳＦＥＴ１０の降伏耐圧を簡単に調節することができるため、Ｌ−ＤＭＯＳＦＥＴ１０を他の素子２６の耐圧に合わせた保護素子として利用することができる。
【００３７】
【発明の効果】
以上説明したように、本発明の二重拡散ＭＯＳＦＥＴによれば、そのドレイン領域内に、Ｎ＋型ドレインコンタクト領域とＰ＋型領域とを互いに同電位となるように形成したことにより、寄生サイリスタを有することになり、寄生ＮＰＮトランジスタの利得を下げる必要がないため、Ｌ−ＤＭＯＳＦＥＴ本来の特性を損なうことなく、また破壊耐量を向上させるために保護回路等を設ける必要がないため、素子面積の増大を招くことなく、高い静電破壊耐量を得ることができる。
【００３８】
また、本発明の半導体装置は、本発明の横型二重拡散ＭＯＳＦＥＴを内部回路（又は内部素子）の保護素子として用いることにより、高い静電破壊耐量を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の一例を示す二重拡散ＭＯＳＦＥＴの斜視的断面図である。
【図２】図１に示す二重拡散ＭＯＳＦＥＴの等価回路図である。
【図３】本発明の参考例として示す二重拡散ＭＯＳＦＥＴの斜視的断面図である。
【図４】本発明にかかる半導体装置の構成例を示す回路図である。
【図５】従来の二重拡散ＭＯＳＦＥＴの斜視的断面図である。
【図６】図５に示す従来の二重拡散ＭＯＳＦＥＴの等価回路図である。
【図７】絶縁ゲート型バイポーラトランジスタの斜視的断面図である。
【図８】図７に示す絶縁ゲート型バイポーラトランジスタの等価回路図である。
【発明の属する技術分野】
本発明は、横型二重拡散型ＭＯＳＦＥＴおよびこれを用いた半導体装置にか係り、特に、静電破壊耐量が高く、オン抵抗の低い横型二重拡散型ＭＯＳＦＥＴの構造に関する。
【０００２】
【従来の技術】
100ボルト以下の比較的低い電圧領域で一般的に用いられる、ＩＣやディスクリートのＦＥＴとして、横型二重拡散ＭＯＳＦＥＴ、いわゆるＬ−ＤＭＯＳがある。これは通常の拡散工程で形成でき、縦形二重拡散ＭＯＳＦＥＴと異なり、すべての端子がチップ上面から取り出せることから、ＩＣ化に好適であり、特に低いオン抵抗が求められる用途で、広く用いられている。
図５に従来の横型二重拡散ＭＯＳＦＥＴの斜視的断面図を示す。この横型二重拡散ＭＯＳＦＥＴ（以下、Ｌ−ＤＭＯＳＦＥＴと記す。）は、Ｐ型半導体基板１０１上に、Ｎ＋型埋込領域１０２を介して、Ｎ型半導体層をエピタキシャル成長させることによりドレイン領域１０３が形成されている。そして、ドレイン領域１０３に、Ｎ型不純物を拡散することによりＮ＋型ドレインコンタクト領域１０４が形成され、Ｐ型不純物を拡散することによりボディ領域１０５が形成されている。ボディ領域１０５の表面部には、ボディ領域１０５の外縁から一定の間隙を隔ててＮ＋型ソース領域１０６が形成され、さらにＮ＋型ソース領域１０６の内側にはＰ＋型領域１０７が形成されている。Ｎ＋型ソース領域１０６とＮ＋型ドレインコンタクト領域１０４との間にはドリフトチャネル領域が形成されている。そして、Ｎ＋型ソース領域１０６の外縁部からドリフトチャネル領域の内縁部にかけての表面部分を覆うようにしてゲート酸化膜を介してゲート電極が設けられている。
【０００３】
この種のＬ−ＤＭＯＳＦＥＴは、通常のＭＯＳＦＥＴと比較して高耐圧な割にオン抵抗（動作抵抗）が低いため、数ボルト〜１００ボルトまでの幅広い電圧域でよく用いられ、とくに電源ＩＣやモータドライバーなどに広く用いられている。
【０００４】
しかしながら、図６に等価回路図を示すように、Ｌ−ＤＭＯＳＦＥＴには、寄生ＮＰＮトランジスタ（ドレイン領域１０３とボディ領域１０５とＮ＋型ソース領域１０６とからなるＮＰＮ構造）が存在し、この寄生ＮＰＮトランジスタが、本来の種々の正常動作を阻む原因となることがある。
【０００５】
とくに、このＬ−ＤＭＯＳＦＥＴをオープンドレインで使用する場合、出力端子（ドレイン）に外部より静電気が印加されると、この静電気は逃げ場が無いため、すべてＬ−ＤＭＯＳＦＥＴ内部を電流が流れることになる。このとき寄生ＮＰＮトランジスタが温度に対して正帰還をかけるように動作するため、製造上のばらつきにより出来た弱い部分に電流が集中することになり、容易にデバイスが破壊されてしまう。
【０００６】
この破壊耐量を向上させるために、寄生ＮＰＮトランジスタの利得を下げたり、保護回路を付加したりすることが試みられている。しかし、寄生ＮＰＮトランジスタの利得を下げるとＬ−ＤＭＯＳＦＥＴの特性の悪化を招くことになり、保護回路を付加するとチップ面積の増大を招くことになる。
【０００７】
一方、静電気に極めて強い素子として、図７に示すような構造の絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと記す。）がよく知られている。図７に示すようにＩＧＢＴは、図５に示したＬ−ＤＭＯＳＦＥＴのＮ＋型ドレインコンタクト領域１０４を、Ｐ＋型ドレインコンタクト領域１１０に置き換えた構造になっている。
【０００８】
ＩＧＢＴには、図８に示すように寄生サイリスタ（ドレイン領域１０３とボディ領域１０５とＮ＋型ソース領域１０６とからなるＮＰＮトランジスタ、およびボディ領域１０５とドレイン領域１０３とＰ＋型ドレインコンタクト領域１１０とからなるＰＮＰトランジスタ）が存在している。静電気のような過大な電流が流れるとき、寄生サイリスタがオンし、極めて低い動作抵抗で膨大な電流を処理することができるため、ＩＧＢＴは極めて高い静電破壊耐量を有する。
【０００９】
ＩＧＢＴは、ドレイン領域（コレクタ）１０３にＰ型不純物を拡散させて形成したＰ＋型ドレインコンタクト領域１１０からドレイン領域１０３に注入される正孔によりドレイン領域１０３の伝導度を変化させて抵抗成分を下げるため、ドリフト長（ｄ）の比較的長い１００ボルト以上の高耐圧素子として使用されることが多いが、逆にパンチスルーデバイスであるため、ドリフト長をあまり小さくすることができず、１００ボルト以下の比較的低圧の領域ではほとんど使用されない。とくにＩＣとして集積するにはＬ−ＤＭＯＳＦＥＴに対してメリットが見出せないため、ＩＧＢＴが使用されることはまず無い。
【００１０】
また、ＩＧＢＴは、立ち上がり初期のＶｆ（順方向電圧）値のロスが大きいため、低電流域ではＬ−ＤＭＯＳＦＥＴよりもオン抵抗が高く、不利な場合が多い。しかも大電流域では寄生サイリスタのラッチアップが起こりやすいため、使用条件に注意が必要である。さらに、小数キャリアが動作上介在することにより、Ｌ−ＤＭＯＳＦＥＴより周波数特性が悪いということも、ＩＧＢＴの大きな欠点として認識されている。
【００１１】
【発明が解決しようとする課題】
上述したように、従来のＬ−ＤＭＯＳＦＥＴは、高耐圧化しやすく、かつ、オン抵抗が低いという利点を有する反面、静電気破壊耐量が低いという欠点を有していた。一方、ＩＧＢＴは、静電気破壊耐量が極めて高い反面、Ｌ−ＤＭＯＳＦＥＴと比較して高集積化に適さない、低電流域でオン抵抗が高い、周波数特性が悪いというような種々の欠点を有している。
【００１２】
本発明は前記実情に鑑みてなされたもので、Ｌ−ＤＭＯＳＦＥＴ本来の特性を損なうことなく、また素子面積の増大を招くことなく、高い静電破壊耐量を得ることができるＬ−ＤＭＯＳＦＥＴおよびこれを用いた半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明のＬ−ＤＭＯＳＦＥＴは、半導体基板上に形成されたＮ型半導体層からなるドレイン領域と、前記ドレイン領域内に形成されたＰ型半導体領域からなるボディ領域と、前記ボディ領域内に形成されたＮ型ソース領域と、前記ボディ領域表面にゲート絶縁膜を介して形成されたゲート電極とを含み、前記ドレイン領域内に、ドレイン領域表面にくし歯状に形成されたＮ＋型ドレインコンタクト領域、およびくし歯間の領域に形成され前記Ｎ＋型ドレインコンタクト領域と同電位となるように電気的に接続されたＰ型領域とを具備してなることを特徴とする。
【００１４】
この構成によれば、ドレイン領域内に、Ｎ＋型ドレインコンタクト領域とＰ＋型領域とを同電位することで、Ｌ−ＤＭＯＳＦＥＴにＰＮＰトランジスタが寄生することになり、このＰＮＰトランジスタが、元々存在している寄生ＮＰＮトランジスタとともに寄生サイリスタ構造を構成するようになる。
【００１５】
この構成によれば、Ｎ＋型ドレインコンタクト領域とＰ＋型領域とが互いに同電位となるので、通常動作時に寄生サイリスタがターンオンしないようにすることができる。
したがって、本発明のＬ−ＤＭＯＳＦＥＴによれば、寄生ＮＰＮトランジスタの利得を下げる必要がないため、Ｌ−ＤＭＯＳＦＥＴ本来の特性を損なうことなく、また破壊耐量を向上させるために保護回路等を設ける必要がないため、素子面積の増大を招くことなく、高い静電破壊耐量を得ることができる。
【００１６】
本発明によるＬ−ＤＭＯＳＦＥＴにおいて、前記Ｎ＋型ドレインコンタクト領域にコンタクトするように形成されるドレイン電極は、前記Ｐ型領域表面まで延在しており、前記Ｎ＋型ドレインコンタクト領域とＰ型領域とが電気的に接触するように構成される。
この構成によれば、このドレイン電極により前記Ｎ＋型ドレインコンタクト領域とＰ型領域とが電気的に接触せしめられ、電極のひきまわしのみで容易に同電位とすることが可能となる。
【００１７】
さらに、この構成によれば、Ｎ＋型ドレインコンタクト領域内にＰ＋型領域を設けて、容易にサイリスタを寄生させることができる。
【００１８】
前記Ｐ＋型領域の前記ボディ領域側の端部は、前記Ｎ＋型ドレインコンタクト領域の前記ボディ領域側の端部よりも前記ボディ領域から離間（セットバック）していることが望ましい。
この構成によれば、従来のＬ−ＤＭＯＳＦＥＴと同じドリフト長でも十分高いパンチスルー降伏耐圧を確保することができる。したがって、素子面積の増大を招くことなく、従来のＬ−ＤＭＯＳＦＥＴ特性を維持したまま、静電破壊耐圧を大幅に向上させることができる。
【００２０】
前記Ｐ＋型領域および前記Ｎ＋型ドレインコンタクト領域は、前記ドレイン領域内に形成されたＮ−バッファ層内に形成されていることが望ましい。
この構成によれば、パンチスルー耐圧をさらに向上させ、オン抵抗をさらに低くすることができる。
【００２１】
また、本発明の半導体装置は、上記のように構成された本発明のＬ−ＤＭＯＳＦＥＴを他の素子と共に集積してなる。すなわち、半導体基板と、前記半導体基板表面に形成されたＮ型半導体領域からなるドレイン領域と、前記ドレイン領域内に形成されたＰ型半導体領域からなるボディ領域と、前記ボディ領域内に形成されたＮ型ソース領域と、前記ボディ領域表面にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン領域内に、ドレイン領域表面にくし歯状に形成されたＮ＋型ドレインコンタクト領域、およびくし歯間の領域に形成され前記Ｎ＋型ドレインコンタクト領域と同電位となるように電気的に接続されたＰ型領域と、Ｎ＋型ドレインコンタクト領域から前記Ｐ型領域表面まで延在せしめられたドレイン電極と、前記Ｎ型ソース領域にコンタクトするように形成されたソース電極とを含むことを特徴とする。望ましくは、ソース電極は、前記Ｐ型ボディ領域表面まで延在するように形成されていることを特徴とする。この構成によれば、他の素子と共に集積されるＬ−ＤＭＯＳＦＥＴのドリフト長やＰ＋型領域のセットバック長を変更することにより、そのＬ−ＤＭＯＳＦＥＴの降伏耐圧を容易に調整することができるため、他の素子の耐圧に合わせた保護素子としてＬ−ＤＭＯＳＦＥＴを備えた半導体装置を得ることができる。
【００２２】
【発明の実施の形態】
つぎに、図面を参照しながら本発明のＬ−ＤＭＯＳＦＥＴについて説明する。
【００２３】
図１は本発明の実施の形態の一例を示すＬ−ＤＭＯＳＦＥＴの斜視的断面図である。このＬ−ＤＭＯＳＦＥＴ１０は、Ｐ型半導体基板１１上に、Ｎ＋型埋込領域１２を介して、Ｎ型半導体層をエピタキシャル成長させることによりドレイン領域１３が形成されている。そして、そのドレイン領域１３にＮ型不純物を拡散することによりＮ−バッファ層１４が形成され、Ｐ型不純物を拡散することによりボディ領域１５が形成されている。
【００２４】
ボディ領域１５の表面部には、ボディ領域１５の外縁から一定の間隙を隔ててＮ＋型ソース領域１６が形成され、さらにＮ＋型ソース領域１６の内側にはＰ＋型領域１７が形成されている。Ｎ−バッファ層１４内には、Ｎ＋型ドレインコンタクト領域１８とＰ＋型領域１９とが互いに接触させて、Ｎ＋型ソース領域１６に沿って交互に配置されている。Ｎ＋型ソース領域１６とＮ−バッファ層１４との間にはドリフトチャネル領域２０が形成されている。
【００２５】
そして、Ｎ＋型ソース領域１６の外縁部からチャネル領域２０の内縁部にかけての表面部分を覆うようにして、ゲート酸化膜を介してゲート電極２１が設けられている。Ｎ＋型ドレインコンタクト領域１８にコンタクトするように形成されるドレイン電極２２は、Ｎ＋型ドレインコンタクト領域１８とＰ＋型領域１９とが互いに同電位となるように形成されている。ソース電極２３は、Ｎ＋型ソース領域１６とＰ＋型領域１７の両方にまたがって形成されている。
【００２６】
Ｐ＋型領域１９は、Ｎ＋型ドレインコンタクト領域１８をＮ型ソース領域に沿って等間隔に複数カ所切り欠き、その切り欠かれた部分に設けられている。そして、Ｐ＋型領域１９は、そのボディ領域１５側の端部が、Ｎ＋型ドレインコンタクト領域１８のボディ領域１５側の端部よりもボディ領域１５から例えば１．０μｍ程セットバックされるようにレイアウトされている。
【００２７】
上記のように、ドレイン領域１３内に、Ｎ＋型ドレインコンタクト領域１８とＰ＋型領域１９とを互いに接触させて形成することで、Ｌ−ＤＭＯＳＦＥＴ１０にＰＮＰトランジスタが寄生することになり、このＰＮＰトランジスタが、元々存在している寄生ＮＰＮトランジスタとともに寄生サイリスタを構成するようになる。
【００２８】
したがって、このＬ−ＤＭＯＳＦＥＴ１０によれば、寄生ＮＰＮトランジスタの利得を下げる必要がないため、Ｌ−ＤＭＯＳＦＥＴ本来の特性を損なうことなく、また破壊耐量を向上させるために保護回路等を設ける必要がないため、素子面積の増大を招くことなく、高い静電破壊耐量を得ることができる。
【００２９】
また、Ｐ＋型領域１９を、Ｎ＋型ドレインコンタクト領域１８よりもボディ領域１５から離れる側にセットバックさせてレイアウトしたことにより、ソース−ドレイン間に広がる空乏層がドレイン側のＰ＋型領域１９に達することにより起こるパンチスルー降伏の耐圧を向上させることができる。
【００３０】
また、Ｎ＋型ドレインコンタクト領域１８とＰ＋型領域１９とがＮ−バッファ層１４で覆われた構造としたことにより、ドレイン側に延びる空乏層が徐々に抑制されるため、ドレイン側のＰ＋型領域１９に対するパンチスルー降伏耐圧を更に向上させることができる。その上、ドレイン側のＮ＋型ドレインコンタクト領域１８をくし歯状をなすように、間欠的に切り欠いた構造としたことによる導電能力の欠落を、Ｎ＋型ドレインコンタクト領域１８がＮ−バッファ層１４で覆われた構造により完全に補うことができる。
【００３１】
このＬ−ＤＭＯＳＦＥＴ１０の等価回路を図２に示す。図示するように、Ｌ−ＤＭＯＳＦＥＴ１０の寄生サイリスタを構成するＰＮＰトランジスタはエミッタとベースがショートされているため、通常は動作することはない。したがって、このＬ−ＤＭＯＳＦＥＴ１０は、オンしているときは、従来のＬ−ＤＭＯＳＦＥＴと何ら変わりなく動作することができ、大電流域でも寄生サイリスタの存在を全く気にする必要はない。また、同じ理由により、ＩＧＢＴのような立ち上がり時のＶｆ損失もなく、低電流域でも低いオン抵抗を確保することができる。
【００３２】
また、ドレイン電極２２をＮ−バッファ層１４表面まで延在させた構造により、ドレイン側のＰ＋型領域１９とドレイン領域１３とが同一電位になるため、ＩＧＢＴのようにＰ＋型領域１９からの正孔注入が無い。したがって、このＬ−ＤＭＯＳＦＥＴ１０は、スイッチングスピード（周波数特性）も従来のＬ−ＤＭＯＳＦＥＴと何ら変わらない。
【００３３】
しかし、このＬ−ＤＭＯＳＦＥＴ１０は、ひとたび静電気が印加されると、その大電圧により寄生サイリスタのＰＮＰトランジスタが無理やり降伏し、寄生サイリスタが動作を開始するため、極めて低いオン抵抗で非常に大きな電流を処理することができ、静電破壊耐量が大幅に向上する。
【００３４】
この実施の形態を示したＬ−ＤＭＯＳＦＥＴ１０の構成によれば、何ら新しい製造技術を用いることなく、また従来のＬ−ＤＭＯＳＦＥＴの特性を損なうことなく、静電破壊耐量を例えば人体モデルで従来１．５ｋＶ程度であったものを、３〜１０倍の４．５ｋＶ〜１５ｋＶにまで大幅に向上させることができる。
【００３５】
図３は本発明の参考例として示すＬ−ＤＭＯＳＦＥＴの斜視的断面図である。この例では、ドレイン側のＮ＋型ドレインコンタクト領域１８を等間隔に所々切り欠いた構造とするのではなく、Ｎ＋型ドレインコンタクト領域１８を等間隔に所々くり抜いた構造とし、そのくり抜いた部分にＰ＋型領域１９を埋め込むことにより、Ｎ＋型ドレインコンタクト領域１８で囲まれた領域にＰ＋型領域１９を形成している。この図３の構成によっても、図１に示した実施の形態のＬ−ＤＭＯＳＦＥＴと同様の効果を得ることができる。
【００３６】
図４は本発明にかかる半導体装置の構成例を示す回路図である。この半導体装置２５は、上記のように構成されたＬ−ＤＭＯＳＦＥＴ１０を他の素子２６と共に集積してなる。
この構成によれば、他の素子２６と共に集積されるＬ−ＤＭＯＳＦＥＴ１０のドリフト長ｄやＰ＋型領域１９のセットバック長を変更することにより、Ｌ−ＤＭＯＳＦＥＴ１０の降伏耐圧を簡単に調節することができるため、Ｌ−ＤＭＯＳＦＥＴ１０を他の素子２６の耐圧に合わせた保護素子として利用することができる。
【００３７】
【発明の効果】
以上説明したように、本発明の二重拡散ＭＯＳＦＥＴによれば、そのドレイン領域内に、Ｎ＋型ドレインコンタクト領域とＰ＋型領域とを互いに同電位となるように形成したことにより、寄生サイリスタを有することになり、寄生ＮＰＮトランジスタの利得を下げる必要がないため、Ｌ−ＤＭＯＳＦＥＴ本来の特性を損なうことなく、また破壊耐量を向上させるために保護回路等を設ける必要がないため、素子面積の増大を招くことなく、高い静電破壊耐量を得ることができる。
【００３８】
また、本発明の半導体装置は、本発明の横型二重拡散ＭＯＳＦＥＴを内部回路（又は内部素子）の保護素子として用いることにより、高い静電破壊耐量を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の一例を示す二重拡散ＭＯＳＦＥＴの斜視的断面図である。
【図２】図１に示す二重拡散ＭＯＳＦＥＴの等価回路図である。
【図３】本発明の参考例として示す二重拡散ＭＯＳＦＥＴの斜視的断面図である。
【図４】本発明にかかる半導体装置の構成例を示す回路図である。
【図５】従来の二重拡散ＭＯＳＦＥＴの斜視的断面図である。
【図６】図５に示す従来の二重拡散ＭＯＳＦＥＴの等価回路図である。
【図７】絶縁ゲート型バイポーラトランジスタの斜視的断面図である。
【図８】図７に示す絶縁ゲート型バイポーラトランジスタの等価回路図である。
Claims (6)
- 半導体基板上に形成されたＮ型半導体層からなるドレイン領域と、前記ドレイン領域内に形成されたＰ型半導体領域からなるボディ領域と、前記ボディ領域内に形成されたＮ型ソース領域と、前記ボディ領域表面にゲート絶縁膜を介して形成されたゲート電極とを含み、前記ドレイン領域内に、ドレイン領域表面にくし歯状に形成されたＮ＋型ドレインコンタクト領域、およびくし歯間の領域に形成され前記Ｎ＋型ドレインコンタクト領域と同電位となるように電気的に接続されたＰ型領域とを具備してなる二重拡散型ＭＯＳＦＥＴ。
- 前記Ｎ＋型ドレインコンタクト領域にコンタクトするように形成されるドレイン電極は、前記Ｐ型領域表面まで延在していることを特徴とする請求項１に記載の二重拡散型ＭＯＳＦＥＴ。
- 前記Ｎ＋型ドレインコンタクト領域は、ゲート側に歯が位置するように形成されていることを特徴とする請求項１または２に記載の二重拡散型ＭＯＳＦＥＴ。
- 前記Ｐ型領域の前記ボディ領域側の端部は、前記Ｎ＋型ドレインコンタクト領域の前記ボディ領域側の端部よりも前記ボディ領域から離間していることを特徴とする請求項１乃至３のいずれかに記載の二重拡散型ＭＯＳＦＥＴ。
- 前記Ｐ型領域および前記Ｎ＋型ドレインコンタクト領域は、前記ドレイン領域内に形成されたＮバッファ層内に形成されていることを特徴とする請求項１乃至４のいずれかに記載の二重拡散型ＭＯＳＦＥＴ。
- 半導体基板と、前記半導体基板表面に形成されたＮ型半導体領域からなるドレイン領域と、前記ドレイン領域内に形成されたＰ型半導体領域からなるボディ領域と、前記ボディ領域内に形成されたＮ型ソース領域と、前記ボディ領域表面にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン領域内に、ドレイン領域表面にくし歯状に形成されたＮ＋型ドレインコンタクト領域、およびくし歯間の領域に形成され前記Ｎ＋型ドレインコンタクト領域と同電位となるように電気的に接続されたＰ型領域と、Ｎ＋型ドレインコンタクト領域から前記Ｐ型領域表面まで延在せしめられたドレイン電極と、前記Ｎ型ソース領域にコンタクトするように形成されたソース電極とを含むことを特徴とする半導体装置。
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