JP4129306B2 - 電界効果によって制御可能な縦形半導体デバイス及びその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、第１の導電形の少なくとも１つのドレイン領域と、第１の導電形の少なくとも１つのソース領域と、ドレイン領域とソース領域とを互いに分離する第２の導電形の少なくとも１つのボディ領域と、半導体基体全体に対してゲート酸化物によって絶縁された少なくとも１つのゲート電極とを備える半導体基体から構成された電界効果によって制御可能な縦形半導体デバイス及びその製造方法に関する。
【０００２】
【従来の技術】
この種の電界効果によって制御可能な半導体デバイスは例えばＭＯＳ形電界効果トランジスタ（ＭＯＳＦＥＴ）である。ＭＯＳＦＥＴはずっと以前から知られており、例えばシーメンス−データブック１９９３／９４年版の「ＳＩＰＭＯＳ半導体、パワートランジスタ及びダイオード」（第２９頁以降）に記載されている。このデータブックの第３０頁の図４にはこの種のパワートランジスタの原理構成が示されている。そこに示されたトランジスタは縦形ｎチャネルＳＩＰＭＯＳトランジスタである。この種のトランジスタにおいてｎ+ 基板は下にドレイン金属化層を備えた担持体として使われる。ｎ+ 基板上には、カットオフ電圧に応じて種々異なった厚みにされかつ相応してドープされたｎ- エピタキシャル層が施される。その上に位置しｎ+ ポリシリコンから成るゲートは絶縁性シリコン二酸化物内へ埋込まれ、ｐウエル及びｎ+ ソース領域のための注入マスクとして使われる。ソース金属化層は全構造体を覆い、チップの個々のトランジスタセルを並列接続する。この縦方向に構成されたパワートランジスタのその他の詳細は上記データブックの第３０頁以降に記載されている。
【０００３】
この種の装置の欠点はドレイン−ソース負荷区間の順方向抵抗ＲONが半導体デバイスの絶縁耐力の増大と共に増大する点である。というのは、エピタキシャル層の厚みが増加しなければならないからである。５０Ｖでは面積に関連した順方向抵抗ＲONは約０．２０Ωｍｍ2 であり、１０００Ｖのカットオフ電圧では例えば約１０Ωｍｍ2 の値へ増大する。
【０００４】
一般的に横形ＭＯＳＦＥＴと縦形ＭＯＳＦＥＴは異なっている。横形ＭＯＳＦＥＴに対して、縦形ＭＯＳＦＥＴはほぼ垂直な電流の流れ方向を有している。このことは電流がウエハの表面側からウエハの裏面側へ流れることを意味している。この種の縦形ＭＯＳＦＥＴの場合、ソース端子及びゲート端子はウエハ表面側にあり、一方ドレイン端子はウエハ裏面側を介して電気的に接続される。
【０００５】
縦形ＭＯＳＦＥＴは、横形ＭＯＳＦＥＴに比べて、省スペー的に半導体チップ上に集積することができ、それによりデバイスをコスト的に有利に製造することができるという利点を有する。さらに、縦形トランジスタは横形構造に比べて同じプロセス技術上の境界条件もしくは同じセル構想の場合オン抵抗ＲONが約５０％低くなる。このことは同じオン抵抗の場合チップ面積を縦形トランジスタでは約半分の大きさにすることができることを意味する。インテリジェント縦形トランジスタのためのウエハコストは例えばアップドレイン形トランジスタのような対応する横形トランジスタのウエハコストの約８０％である。
【０００６】
縦形トランジスタのために今日使用されているプロセスによればマルチチャネル形ハイサイド（Ｈｉｇｈ−Ｓｉｄｅ）スイッチを実現することができる。このハイサイドスイッチの場合、ドレイン端子はチップの裏面側にある。モノリシックに集積されたマルチチャネル形ローサイド（Ｌｏｗ−Ｓｉｄｅ）スイッチを実現することは今日では横形構造又はアップドレイン構造を用いなければ可能ではない。
【０００７】
【発明が解決しようとする課題】
本発明の課題は、このような欠点を持たない電界効果によって制御可能な縦形半導体デバイスとその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
この課題は本発明によれば、電界効果によって制御可能な縦形半導体デバイスに関しては、ゲート端子及びドレイン端子がウエハの表面側にあり、ソース端子がウエハの裏面側にあるようにすることによって解決される。
【０００９】
上記の課題は、本発明によれば、電界効果によって制御可能な縦形半導体デバイスの製造方法に関しては、同時にソース領域を形成する半導体基体内へボディ領域を形成するためにホウ素又はアルミニウムを注入し、引き続いて適当な熱処理を行う工程と、ボディ領域にｎドープされたドレイン領域をエピタキシャル成長させる工程と、イオン注入によって上面近辺のドレイン領域内に接触領域を作る工程と、引き続いてトレンチエッチングのためのマスクとして使われる厚い酸化物を設けて構造化する工程と、ウエハの表面側からトレンチをソース領域内まで異方性エッチングする工程と、トレンチの壁にゲート酸化物として熱的シリコン二酸化物を成長させる工程と、トレンチにｎ+ ドープされたポリシリコンを充填させその後過剰なポリシリコンをエッチング除去する工程と、フィールド酸化物をウエハ表面側に析出させドレイン領域の接触領域のところの過剰なフィールド酸化物をエッチング除去する工程と、接触領域にアルミニウムを結合する工程と、ウエハの裏面側を大面積にてアルミニウムで金属化する工程とが実行されることによって解決される。
【００１０】
本発明によれば、特に、ウエハの裏面側のソース接触を絶縁層を介することなく装置ケースに直接固定することができるとい利点が奏される。それによって熱抵抗率が小さくなり、このことによりウエハの裏面側を介する熱排出が改善される。
【００１１】
請求項２による実施態様では、トレンチが設けられ、このトレンチ内にゲート電極及びゲート酸化物が配置される。垂直トレンチ内にゲート電極を配置することは一方では縦形ＭＯＳＦＥＴのより一層の省スペースを可能にする。他方ではオン抵抗ＲONが低くかつ降伏電圧が高いＭＯＳＦＥＴを有利に実現することができる。
【００１２】
ゲート電極もしくはゲート酸化物の構成は請求項３乃至５に記載されている。ゲート電極の材料としてドープされたポリシリコンを使用すると好ましい。というのは、ポリシリコンはプロセス技術的に簡単に取扱うことができ、しかも良導電率を有するからである。ゲート酸化物が熱的に製造されたシリコン二酸化物からなると有利である。というのは、熱的に製造されたシリコン二酸化物は定性的に価値が高く、しかもプロセス技術的に簡単に取扱うことができるからである。ドレインドリフト領域の範囲におけるゲート酸化物はボディ領域及びソース領域の各範囲におけるゲート酸化物より著しく厚い。これによって、本発明によるＭＯＳＦＥＴの阻止特性が付加的に改善される。
【００１３】
請求項６及び７による実施態様では、ドレイン領域内に埋込まれイオン注入された接触領域が設けられる。この接触領域は非常に高いドーピング濃度を有している。これによって、接触領域とドレイン端子との間のオーミック接触が保証される。イオン注入によって精密なドーピング量を有利に求めることができ、従って接触領域に規定のドーピング濃度を生じさせることができる。
【００１４】
請求項８による実施態様では、ラッチ効果を回避するために、ボディ領域は低抵抗でソース領域に接続される。この低抵抗のボディ−ソース接続の構成は請求項９乃至１１に記載されている。
【００１５】
請求項１２による実施態様では、本発明によるローサイドＭＯＳＦＥＴと公知の種類のハイサイドＭＯＳＦＥＴとから、モノリシックに集積されたハーフブリッジを実現することができる。
【００１６】
請求項１４による実施態様では、フィールド酸化物としてＢＰＳＧ（ホウ素リンケイ酸ガラス）が使用される。
【００１７】
【実施例】
次に、本発明を図面に示された実施例に基づいて詳細に説明する。なお、図面において同一の要素には同一の符号が付されている。
【００１８】
図１は本発明による縦形ＭＯＳＦＥＴの優れた実施例を示す。半導体基体（例えばシリコンウエハ）１はｎ+ ドープされている。半導体基体１のこのｎ+ ドープされた領域は同時にＭＯＳＦＥＴのソース領域３を形成している。ウエハの裏面側１０ではこのソース領域３が大面積にて通常の金属化層を介して接触化される。この金属化層はソース端子Ｓを形成している。ウエハの表面側９ではソース領域３上に注入と半導体基体１からの引き続いたドーピング原子の拡散（ＤＭＯＳ原理）とによって薄くｐドープされた層が、またエピタキシャル析出によってｎドープされた層が順次に設けられている。以下ではｐドープされた層はボディ領域４と称し、ｎドープされた層はドレイン領域２と称する。このｎドープされたドレイン領域２はウエハ上面に埋込まれたｎ+ ドープされた領域を有している。この領域は以下では接触領域２´と称する。この接触領域２´は半導体と金属化層とのオーミック接触を保証するために非常に高いドーピング濃度を有している。接触領域２´は通常半導体基体１内へのイオン注入によって設けられる。これによって半導体内へ正確なドーピング量をもたらし、それゆえ接触領域２´内に所望のドーピング濃度を設定することができる。
【００１９】
ウエハの表面側９ではトレンチ６が半導体基体１内へエッチングされている。このトレンチ６はウエハ上面からドレイン領域２及びボディ領域４を越えてソース領域３内まで延びている。トレンチ６の断面は円形、矩形又は条帯状、即ち任意の形状を取り得る。このトレンチ６はゲート電極５を含んでいる。このゲート電極５は薄いゲート酸化物７によって半導体基体１から絶縁されている。このゲート酸化物７として熱成長したシリコン二酸化物が使用されると好ましい。
【００２０】
トレンチ６の形状は勿論要求に応じて種々異なった形状に形成することができる。トレンチ６の頂点または先端部をＵ字状に形成することも非常に有利である。トレンチ６をＶ字状に実現することもできる。
【００２１】
ウエハの表面側９では接触領域２´が通常の金属化層、例えばアルミニウムを介して電気的に接触化される。ドレイン金属化層の全体は短絡され、ドレイン端子Ｄに接続されている。この短絡によって、ＭＯＳＦＥＴの制御可能な電力を高めることができる。ゲート電極５として簡単なプロセス技術的な取扱性及び良導電率に基づいてｎ+ ドープされたポリシリコンを使用すると好ましい。又はこのゲート電極５の材料として同様に金属ケイ化物を使用することもできる。ゲート電極５はゲート端子Ｇに接続されている。ドレイン金属化層はフィールド酸化物８によってゲート電極５ならびに半導体基体１のその他の上面に対して絶縁されている。フィールド酸化物８として平坦化性及びゲッタリング性に基づいてホウ素リンケイ酸ガラス（ＢＰＳＧ）を使用すると好ましい。
【００２２】
図２は図１に示された縦形ＭＯＳＦＥＴとはゲート酸化物とドレイン領域における接触領域との形状が異なっている図１に対応した本発明による縦形ＭＯＳＦＥＴを示す。図１と同一の要素には同一の符号が付されている。
【００２３】
接触領域２´は半導体上面内へ構造化されて設けられているのではなく、トレンチ６に直接接している。このことによって一方ではトレンチの相互間隔を明らかに小さくすることができ、従って単位面積当たりのチャネル幅を大きくすることができる。しかしながら、このことによって他方ではドレイン領域２には相応した厚みのゲート酸化物７を必要とする。図２から、ソース領域３及びボディ領域４の各範囲におけるゲート酸化物７はドレイン領域２の範囲におけるゲート酸化物７より薄く形成されていることがはっきり分かる。
【００２４】
トレンチ６内に異なった酸化物の厚みを形成することは次のようにして行うことができる。半導体基体１がシリコン酸化物を用いて構造化され、トレンチ６が異方性エッチングされる。シリコン二酸化物がトレンチ内へ析出され、その場合トレンチの底部におけるシリコン二酸化物は異方性エッチバックされる。その後でトレンチ６は最終深さに至るまで異方性エッチングされる。薄いシリコン二酸化物のゲート酸化物７が熱酸化によって施される。
【００２５】
次に、図１及び図２に示された本発明による装置の機能を詳細に説明する。
【００２６】
図１又は図２の実施例において正電圧がゲート電極５に印加されると、ｐドープされたボディ領域４ではゲート電極５の直ぐ近くにｎチャネルが形成される。このチャネルは印加されたゲート電圧に応じて程度の差こそあれｎ形となる。ドレイン端子が正電位を印加されると、電流がソース領域３からその形成されたｎチャネルを介してドレイン領域２へ流れる。ボディ領域４の厚みはその場合ＭＯＳＦＥＴのチャネル幅の尺度になる。ドレイン領域２の厚みはパワーＭＯＳＦＥＴのドリフト区間にほぽ一致し、従って絶縁耐力の尺度になる。ボディ領域４の拡がり及びドーピング濃度は、例えばエピタキシー又は拡散の際に適当なプロセスパラメータを選択することによって、ＭＯＳＦＥＴの閾値電圧及びチャネル長さを精密に設定可能であるように形成することができる。その際、ウエハの裏面側１０への低抵抗結合を保証するために、主として半導体基体１から形成されたソース領域３が十分高くドープされることが重要である。
【００２７】
チップ面積の節約による上述のコスト的な利点の他に、本発明による半導体デバイスはさらに次の長所を有している。ｎドリフト区間（ドレイン領域２）は、従来の縦形ハイサイドトレンチＭＯＳＦＥＴとは異なり、阻止の場合さらにｐボディ領域４の他に側方のゲート電極５からも空にされる。このことは、ドレイン領域２におけるドリフト区間を高くドープすることができ、これによってオン抵抗ＲONを減少させることができることを意味する。
【００２８】
さらに、ゲート電極５とソース領域３との間には、すなわちトレンチ６の底部におけるゲート酸化物の品質に関して危険な範囲にはゲート電圧のみが降下するという利点がある。ＢＣＤプロセスの際に誘導性負荷を駆動すると現れ約４アンペア以上の際には回路を故障させ得る横方向電流は、本発明によるデバイスにおいては現れない。というのはこの横方向電流の場合、少数電荷キャリヤが基板内へ注入されないからである。
【００２９】
ラッチ効果を回避するために、ボディ領域４は低抵抗でソース領域３に接続されなければならない。図３のＡ及びＢはこの低抵抗接続を実現するための２つの例を示す。
【００３０】
図３Ａに示された構造において、ボディ領域４はｐ+ ドープされた第１の接続領域１１を介してウエハの表面側９の上面に接続されている。ソース領域３はｎ+ ドープされた第２の接続領域１２を介して同様に上面に接続されている。これらのｐ+ 及びｎ+ ドープされた接続領域１１、１２はオーバーラップした接続金属化層１３を介して相互に短絡されている。
【００３１】
他の例（図示されていない）は、第１の接続領域１１をボンディング接触ワイヤを介してウエハの裏面側１０のソース端子Ｓに短絡することである。
【００３２】
別の例が図３のＢに示されている。ボディ領域４とソース領域３との間に別のトレンチ１４が設けられ、このトレンチ１４に導電材料、例えばケイ化物が充填されている。この別のトレンチ１４はボディ領域４とソース領域３との直接短絡を形成している。この例では前述の例に対して付加的なスペースが必要とされないので有利である。
【００３３】
図４は図１に対応する本発明による半導体デバイスの適用例を示す。図１と同一の要素には同一の符号が付されている。
【００３４】
上述の種類のローサイドＭＯＳＦＥＴを公知の種類のハイサイドＭＯＳＦＥＴと組み合わせることによって、モノリシックに集積されたハーフブリッジを実現することができる。このようなブリッジ回路は一般的に特に自動車用の電子回路において高電力入力を持つ電動機に適用される。図４は２つのノーマリオフ形ｎチャネルＭＯＳＦＥＴ−Ｔ１、Ｔ２から構成されたこのようなハーフブリッジの部分断面図及びその回路を示す。以下において、表示は対応するトランジスタＴ１、Ｔ２に関連があることを示している。
【００３５】
図４の左側部分は図１に対応する本発明による縦形ＭＯＳＦＥＴ−Ｔ２を示す。図４の部分断面図の右側部分は公知の種類の縦形ＭＯＳＦＥＴ−Ｔ１を示す。ＭＯＳＦＥＴ−Ｔ２のｎ+ ドープされたソース領域３は同様にＭＯＳＦＥＴ−Ｔ１のドレイン領域１９を形成している。このドレイン領域１９にはｎドープされた領域が接続されている。この領域は以下においてはドリフト領域１５と称され、ＭＯＳＦＥＴ−Ｔ１のドレイン領域のドリフト区間を形成する。このドリフト領域１５内にはｐドープされた領域が埋込まれている。この領域はＭＯＳＦＥＴ−Ｔ１のチャネル領域１６を形成している。このチャネル領域１６内にはｎ+ ドープされた領域が埋込まれている。このｎ+ ドープされた領域はＭＯＳＦＥＴ−Ｔ１のソース領域１７を形成している。チャネル領域１６及び／又はソース領域１７はイオン注入によって半導体内へもたらされるのが好ましい。ソース領域１７は金属化層を介してソース端子ＳT1に接続されている。さらに、ＭＯＳＦＥＴ−Ｔ１のためにゲート電極１８が設けられ、このゲート電極１８はゲート端子ＧT1に接続されている。ゲート電極１８はフィールド酸化物８によってソース金属化層から絶縁されている。ゲート電極１８はウエハの上面９においてチャネル領域１６がその上面に接する範囲にある。さらに、ゲート電極１８は一部分がソース領域１７及びドリフト領域１５上の範囲に達している。ゲート電極１８は薄いゲート酸化物によってドリフト領域１５、チャネル領域１６及びソース領域１７からそれぞれ絶縁されている。
【００３６】
両ＭＯＳＦＥＴ−Ｔ１、Ｔ２は図４に示されているようにモノリシックに集積されたハーフブリッジを形成し、その回路図が同様に図４に示されている。
【００３７】
両トランジスタＴ１、Ｔ２のゲート駆動部は短絡することができるが、しかしながら絶対に短絡しなければならないということはない。この例ではゲート端子ＧT1、ＧT2は別々に駆動される。第１のトランジスタＴ１のソース端子ＳT1はアース電位に接続されている。第１のトランジスタのドレイン端子ＤT1は第２のトランジスタＴ２のソース端子ＳT2に一致している。第２のトランジスタＴ２のドレイン端子ＤT2は供給電圧Ｖbbに接続されている。
【００３８】
本発明による装置の他の応用例では、ｎドープされたエピタキシャル領域に公知の方法でｐウエル技術によるＣＭＯＳトランジスタ（図示されていない）が実現される。裏面側のアース端子及びウエハ表面側への低抵抗接続によって、デバイスへの反作用が少なくなる。相応するプロセスにおいて縦形ハイサイドトランジスタのために必要であるガードリングのような補助手段はこの場合もはや必要とされない。このことにより、実装密度が著しく高められ、従ってコスト的にかなりの利点が得られる。このようなテクノロジーによって製造されたデバイスはウエハ裏面側を介する冷却が改善されるので有利である。ｎｐｎ又はｐｎｐバイポーラトランジスタをこの簡単な方法で実現することもできる。
【００３９】
次に、図１に示された本発明による縦形半導体デバイスの好ましい製造方法を説明する。
【００４０】
本発明による縦形ＭＯＳＦＥＴを実現するための出発材料はｎ+ ドープされたシリコン基板である。このシリコン基板内へボディ領域４を形成するためにホウ素の注入が行われ、その後適当なアニールプロセスが行われる。引き続いてボディ領域４にｎドープされたドレイン領域２がエピタキシャル成長させられる。適当な注入パラメータを選択することによって、ボディ領域４をＭＯＳトランジスタのチャネル領域として設定することができるようにボディ領域の範囲もしくはドーピングを形成することが可能である。このことは閾値電圧もしくはチャネル長さをイオン注入時のプロセスパラメータによって的確に設定することができることを意味する。引き続いて接触領域２´が上面近辺のドレイン領域２にイオン注入によって設けられる。引き続き行われるトレンチエッチングのためのマスクとして使われる厚い酸化物が構造化される。公知のプロセスによって、引き続いてトレンチ６がウエハの表面側９からソース領域３内までエッチングされる。ゲート酸化が実行され、引き続いてトレンチ６がｎ+ ドープされたポリシリコンを充填される。このポリシリコンが構造化され、過剰なポリシリコンがエッチング除去される。ＢＰＳＧがウエハの表面側に析出されて構造化され、ドレイン領域２の接触領域２´のところの過剰ＢＰＳＧがエッチング除去される。ウエハの表面側９のドレイン領域２はアルミニウムを結合される。ウエハの裏面側１０は大面積にてアルミニウムで金属化される。ボディ領域４とソース領域との間の短絡はすでに述べた方法で実現される。
【図面の簡単な説明】
【図１】ウエハの裏面側にソース端子を備えた本発明による縦形ＭＯＳＦＥＴを示す部分断面図。
【図２】ゲート酸化物とドレイン領域における接触領域との形状が図１とは異なっている図１に対応した本発明による縦形ＭＯＳＦＥＴを示す部分断面図。
【図３】ラッチ効果を回避するための低抵抗のボディ−ソース接続を示し、Ａはその第１の例を示す要部断面図、Ｂはその第２の例を示す要部断面図。
【図４】本発明によるローサイドＭＯＳＦＥＴと公知の種類のハイサイドＭＯＳＦＥＴとを組み合わせることによってモノリシックに集積されたハーフブリッジを実現する例を示す断面図及び等価回路図。
【符号の説明】
１ 半導体基体
２ ドレイン領域
２´ ドレイン領域の接触領域
３ ソース領域
４ ボディ領域
５ ゲート電極
６ トレンチ
７ ゲート酸化物
８ フィールド酸化物
９ ウエハの表面側
１０ ウエハの裏面側
１１ ボディ領域のための第１の接続領域
１２ ソース領域のための第２の接続領域
１３ 接続金属化層
１４ トレンチ
１５ トランジスタＴ１のドリスフ領域
１６ トランジスタＴ１のチャネル領域
１７ トランジスタＴ１のソース領域
１８ トランジスタＴ１のゲート電極
１９ トランジスタＴ１のドレイン領域
Ｇ ゲート端子
Ｄ ドレイン端子
Ｓ ソース端子
Ｔ１、Ｔ２ モノリシックハーフブリッジのトランジスタ
ＧT1、ＧT2 トランジスタＴ１、Ｔ２のゲート端子
ＳT1、ＳT2 トランジスタＴ１、Ｔ２のソース端子
ＤT1、ＤT2 トランジスタＴ１、Ｔ２のドレイン端子
Ｖbb 供給電圧

Claims (9)

  1. ウエハ表面側（９）とウエハ裏面側（１０）とを有する半導体基体（１）を備え、
    該半導体基体（１）のウエハ表面側（９）に設けられた第１の導電形の少なくとも１つのドレイン領域（２）と、
    前記半導体基体（１）のウエハ裏面側（１０）に設けられた第１の導電形の少なくとも１つのソース領域（３）と、
    前記ドレイン領域（２）とソース領域（３）との間に位置する第２の導電形の少なくとも１つのボディ領域（４）と、
    前記半導体基体（１）のウエハ表面側（９）に形成され、前記少なくとも１つのソース領域（３）迄延びる少なくとも１つのトレンチ（６）とを有し、更に
    前記少なくとも１つのトレンチ（６）内に形成されたゲート酸化物（７）と、
    トレンチ（６）を囲むウエハ表面側（９）に形成された他の酸化物と、
    前記少なくとも１つのトレンチ（６）内およびトレンチ（６）を囲むウエハ表面側（９）に形成され、前記ゲート酸化物（７）および前記他の酸化物により半導体基体（１）から絶縁されたゲート電極（５）と、
    前記少なくとも１つのトレンチ（６）から離間して、少なくとも１つのドレイン領域（２）内に埋め込まれた接触領域（２’）と、
    前記ウエハ表面側（９）に配置されたゲート端子（Ｇ）およびドレイン端子（Ｄ）とを有する縦形半導体デバイスであって、
    前記接触領域（２’）は、前記少なくとも１つのドレイン領域（２）と同一の導電形を持つと共に、前記少なくとも１つのドレイン領域（２）より高いドーピング濃度を持ち、更に
    前記ゲート電極（５）は、ウエハ表面側（９）から見て、ウエハ表面上に延びる前記他の酸化物を挟んでドレイン領域（２）と重なり合うことを特徴とする縦形半導体デバイス。
  2. 少なくとも１つのゲート電極（５）の材料はポリシリコンであることを特徴とする請求項１記載の縦形半導体デバイス。
  3. ゲート酸化物（７）は熱的シリコン二酸化物であることを特徴とする請求項１記載の縦形半導体デバイス。
  4. 接触領域（２’）はイオン注入されていることを特徴とする請求項１記載の縦形半導体デバイス。
  5. 少なくとも１つのボディ領域（４）と同一の導電形を持ち、かつ該領域より高いドーピング濃度を持つ第１の接続領域（１１）を有し、該領域は少なくとも１つのボディ領域を前記ウエハ表面側と接続し、ボンディング接触ワイヤはウエハ表面上の前記接続領域を、ウエハ裏面側に設けられ、ソース領域（３）に接続されたソース端子（Ｓ）に短絡していることを特徴とする請求項１記載の縦形半導体デバイス。
  6. 少なくとも１つのボディ領域（４）と同一の導電形と、該ボディ領域（４）より高いドーピング濃度を持つ第１の接続領域（１１）と、少なくとも１つのソース領域（３）と同一の導電形と、該ソース領域より高いドーピング濃度を持つ第２の接続領域（１１、１２）とを有し、両接続領域（１１、１２）は各々少なくとも１つのボディ領域（４）及び少なくとも１つのソース領域（３）の対応する１つを前記ウエハ表面側の表面に接続し、更に前記第１および第２の接続領域（１１、１２）は、接続金属化層（１３）を介して短絡されていることを特徴とする請求項１記載の縦形半導体デバイス。
  7. 少なくとも１つのボディ領域（４）及び少なくとも１つのソース領域（３）は、両領域（３、４）間のｐｎ接合を貫通し、導電材料を充填された別のトレンチ（１４）によって短絡されていることを特徴とする請求項１記載の縦形半導体デバイス。
  8. ローサイドスイッチと、ハイサイドスイッチとを備え、モノリシックに集積されたハーフブリッジにおいて、
    前記ハイサイドスイッチを構成する電界効果により制御可能な第１の半導体デバイス（Ｔ２）と、ローサイドスイッチを構成する電界効果により制御可能な第２の半導体デバイス（Ｔ１）とからなり、
    前記第 1 の半導体デバイス（Ｔ２）は請求項１乃至７の１つに記載の縦形半導体デバイスであることを特徴とするハーフブリッジ。
  9. ソース領域（３）を形成する半導体基体（１）内へボディ領域（４）を形成するためにホウ素又はアルミニウムを注入し、引き続いてアニールプロセスを行う工程と、
    ボディ領域（４）にｎドープされたドレイン領域（２）をエピタキシャル成長させる工程と、
    イオン注入によって上面近辺のドレイン領域（２）内に接触領域（２’）を作る工程と、
    引き続いてトレンチエッチングのためのマスクとして使われる厚い酸化物を設けて構造化する工程と、
    ウエハの表面側（９）からトレンチ（６）をソース領域（３）内まで異方性エッチングする工程と、
    トレンチ（６）の壁にゲート酸化物として熱的シリコン二酸化物を成長させる工程と、
    トレンチ（６）にｎ + ドープされたポリシリコンを充填させその後過剰なポリシリコンをエッチング除去する工程と、
    フィールド酸化物（８）をウエハの表面側に析出させドレイン領域（２）の接触領域（２’）のところの過剰なフィールド酸化物（８）をエッチング除去する工程と、
    接触領域（２’）にアルミニウムを結合する工程と、
    ウエハの裏面側（１０）を大面積にてアルミニウムで金属化する工程とが実行されることを特徴とする請求項１乃至７の１つに記載の縦形半導体デバイスの製造方法。
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