KR100328133B1 - 전계효과에의해제어가능한수직반도체소자 - Google Patents

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Abstract

- 하나 이상의 제 1 전도성 드레인 영역(2),
- 하나 이상의 제 1 전도성 소스 영역(3),
- 드레인 영역(2)과 소스 영역(3) 사이의 하나 이상의 제 2 전도성 바디 영역(4),
- 게이트 산화물(7)에 의해 전체 반도체 몸체(1)에 대해 절연된 하나 이상의 게이트 전극(5)을 포함하는 반도체 몸체(1)로 이루어진, 전계효과에 의해 제어 가능한 수직 반도체 소자에서,
게이트 단자(G)와 드레인 단자(D)가 기판 앞면(9)에 배치되고, 소스 단자(S)가 기판 후면(10)에 배치된다.

Description

전계 효과에 의해 제어 가능한 수직 반도체 소자{VERTICAL SEMICONDUCTOR ELEMENT WHICH IS CONTROLLABLE BY FIELD EFFECT}
본 발명은
- 하나 이상의 제 1 전도성 드레인 영역,
- 하나 이상의 제 1 전도성 소스 영역,
- 드레인 영역과 소스 영역을 서로 분리시키는 하나 이상의 제 2 전도성 바디 영역,
- 게이트 산화물에 의해 전체 반도체 몸체에 대해 절연된 하나 이상의 게이트 전극을 포함하는 반도체 몸체로 이루어진, 전계효과에 의해 제어 가능한 수직 반도체 소자에 관한 것이다.
전계효과에 의해 제어 가능한 이러한 반도체 소자는 예컨대 MOSFET이다. MOSFET는 오래 전부터 공지되어 있으며, 예컨대 Siemens-Datenbuch 1993/94 SIPMOS-Halbleiter, Leistungstransistoren und Dioden, 페이지 29 이하에 개시되어 있다. 상기 Datenbuch의 페이지 30의 도 4는 이러한 파워 트랜지스터의 기본적인 구성을 나타낸다. 거기에 도시된 트랜지스터는 수직 n-채널-SIPMOS-트랜지스터이다. 이러한 트랜지스터에서는 n+기판이 그 아래놓인 드레인 금속층을 가진 지지체로 사용된다. n+기판 위에는 n-에피택시층이 배치된다. 상기 에피택시층은 차단전압에 따라 상이한 두께를 가지며 상응하게 도핑된다. 그 위에 놓인 n+폴리실리콘 게이트가 절연 실리콘이산화물내로 매립되고 p 웰 및 n+소스 영역에 대한 주입 마스크로 사용된다. 소스 금속층은 전체 구조물을 덮으며 칩의 개별 트랜지스터 셀을 병렬로 접속시킨다. 상기 수직으로 구성된 파워 트랜지스터의 다른 세부 사항은 상기 Datenbuch의 페이지 30 이하에 제시된다.
이러한 배치의 단점은 반도체 소자의 전압 강도가 증가함에 따라 드레인-소스-부하 구간의 온-상태 저항(Ron)이 증가해야 한다는 것이며, 그 이유는 에피택시 층의 두께가 커져야 하기 때문이다. 50 V 일 때, 표면에 관련한 온-상태 저항(Ron)은 대략 0.20 Ω ㎟ 이고, 1000 V의 차단 전압에서는 예컨대 약 10 Ω ㎟ 의 값으로 상승한다.
일반적으로 측면 MOSFET와 수직 MOSFET는 다르다. 측면 MOSFET와는 달리, 수직 MOSFET는 수직의 전류 흐름 방향을 갖는다. 즉, 전류가 기판 앞면으로부터 기판 후면으로 흐른다. 이러한 수직 MOSFET에서는 소스 및 게이트 단자가 기판 앞면에 배치되는 반면, 드레인 단자는 기판 후면위에 접촉된다.
수직 MOSFET는 측면 MOSFET에 비해, 반도체 칩상에 작은 장소를 차지하며 집적될 수 있고, 이로 인해 소자가 저렴하게 제조될 수 있다. 또한, 수직 트랜지스터는 측면 구조물에 비해 동일한 공정 기술상 경계 조건에서 또는 동일한 셀 개념에서 약 50% 정도 더 작은 온-상태 저항(Ron)을 나타낸다. 즉, 온-상태 저항이 동일할 때 수직 트랜지스터에서의 칩 표면은 약 1/2 정도의 크기이다. 인텔리전트 수직 트랜지스터용 기판 비용은 상응하는 측면 트랜지스터, 예컨대 업드레인 트랜지스터의 기판 비용의 약 80% 이다.
최근에 사용되는 수직 트랜지스터의 공정은 다채널-하이-사이드-스위치의 구현을 가능하게 한다. 이러한 하이-사이드-스위치에서는 드레인 단자가 칩 후면에 배치된다. 모놀리틱 집적 다채널-로우-사이드-스위치의 구현은 현재로서는 측면 또는 업드레인-구조에 의해서만 가능하다.
본 발명의 목적은 전술한 단점을 갖지 않는, 전계효과에 의해 제어 가능한 수직 반도체 소자를 제공하는 것이다.
상기 목적은 청구범위 제 1항의 특징에 의해 달성된다. 여기서는 소스 단자가 기판 후면에 배치되고 게이트 단자 및 드레인 단자가 기판 앞면에 배치되는, 전계효과에 의해 제어 가능한 수직 반도체 소자가 제공된다.
본 발명은 특히 소스 접점이 기판 후면상에서 절연층없이 직접 장치 하우징에 고정될 수 있다는 장점을 갖는다. 이로 인해 고유 열저항이 보다 작아지며, 이것은 기판 후면을 통한 열 전도를 개선시킨다.
청구범위 제 1항에 따른 실시예에서는 트렌치가 제공되며, 상기 트렌치내에는 게이트 전극 및 게이트 산화물이 배치된다. 수직 트렌치내에 게이트 전극을 배치하는 것은 한편으로는 수직 MOSFET의 부가적인 면적 절약을 가능하게 한다. 다른 한편으로는 높은 항복 전압(breakdown voltage) 및 동시에 낮은 온-상태 저항(Ron)을 가진 MOSFET가 구현될 수 있다.
게이트 전극 또는 게이트 산화물의 실시예는 청구범위 제 3항 내지 5항의 대상이다. 게이트 전극에 대한 재료로는 바람직하게는 도핑된 폴리실리콘이 사용되는데, 그 이유는 그것이 공정기술상 간단히 처리될 수 있고 양호한 전도성을 갖기 때문이다. 게이트 산화물은 바람직하게는 열에 의해 제조되는 실리콘이산화물이다. 실리콘이산화물은 질적으로 양호하며 공정기술상 간단히 처리될 수 있다. 게이트산화물은 드레인 드리프트 영역의 영역에서 바디 영역 및 소스 영역의 영역에서 보다 현저히 더 두껍다. 이로 인해, 본 발명에 따른 MOSFET의 차단 특성이 부가로 개선된다.
청구범위 제 5항에 따른 실시예에서는 드레인 영역에 매립된, 이온 주입된 콘택 영역이 제공된다. 상기 콘택 영역은 매우 높은 도핑 농도를 갖는다. 이로 인해 콘택 영역과 드레인 단자 사이의 저항 접촉이 보장된다. 이온 주입에 의해 바람직하게는 정확한 도펀트 투여량가 결정될 수 있고, 그에 따라 콘택 영역의 일정한 도핑 농도가 주어진다.
청구범위 제 6항에 따른 또다른 실시예에서는 래치 효과를 피하기 위해, 바디 영역이 낮은 옴 저항으로 소스 영역에 접속된다. 이러한 낮은 저항의 바디-소스 접속의 실시예는 청구범위 제 7항 내지 9항의 대상이다.
청구범위 제 10항에 따른 실시예에서는 본 발명에 따른 로우-사이드-MOSFET와 공지된 방식의 하이-사이드-MOSFET로 하나의 모놀리틱 집적 1/2 브리지가 구현된다.
청구범위 제 11항 및 12항은 본 발명에 따른 반도체 소자의 바람직한 제조 방법에 관한 것이다.
본 발명을 도면에 도시된 실시예를 참고로 보다 구체적으로 설명하면 하기와 같다. 도면에서 동일한 소자는 동일한 도면 부호를 갖는다.
도 1은 기판 후면에 소스 단자를 가진 본 발명에 따른 수직 MOSFET의 부분 단면도.
도 2는 드레인 영역에 게이트 산화물 또는 콘택 영역의 다른 실시예를 가진, 도 1에 따른 본 발명에 따른 수직 MOSFET의 부분 단면도.
도 3a 및 3b는 래치 효과를 피하기 위한 낮은 저항의 바디-소스 접속의 실시예.
도 4는 본 발명에 따른 로우-사이드-MOSFET와 공지된 방식의 하이-사이드-MOSFET의 결합에 의한 모놀리틱 집적 1/2 브리지의 실시예.
* 도면의 주요 부분에 대한 부호의 설명 *
1: 반도체 몸체2: 드레인 영역
2': 콘택 영역3: 소스 영역
4: 바디 영역5: 게이트 전극
6: 트렌치7: 게이트 산화물
8: 필드 산화물9: 기판 앞면
10: 기판 후면11, 12: 단자 영역
14: 부가 트렌치15: 드리프트 영역
16: 채널 영역17: 소스 영역
18: 게이트 전극19: 드레인 영역
G: 게이트 단자D: 드레인 단자
S: 소스 단자T1, T2: 트랜지스터
도 1은 본 발명에 따른 수직 MOSFET의 바람직한 실시예이다. 반도체 몸체(1), 예컨대 실리콘 기판은 n+도핑된다. 반도체 몸체(1)의 n+도핑 영역은 동시에 MOSFET의 소스 영역(3)을 형성한다. 기판 후면(10)에서 소스 영역(3)의 큰 표면이 통상의 금속층 위에 접촉된다. 상기 금속층은 소스 단자(S)를 형성한다. 기판 앞면(9)에서 소스 영역(3)상에는 주입 및 후속하는 반도체 몸체(1)로부터 도핑 원자의 외방 확산(DMOS-원리)에 의해 얇은 p 도핑층이, 그리고 에피택셜 증착에 의해 n 도핑층이 차례로 형성된다. p 도핑층은 이하에서 바디 영역(4)이라 하고, n 도핑층은 드레인 영역(2)이라 한다. n-도핑된 드레인 영역(2)은 기판 표면에 매립된 n+도핑된 영역을 갖는다. 상기 영역은 이하에서 콘택 영역(2')이라 한다. 콘택 영역(2')은 매우 높은 도핑 농도를 갖기 때문에, 반도체와 금속층 사이의 저항 접촉이 보장된다. 콘택 영역(2')은 통상적으로 이온 주입에 의해 반도체 몸체(1)내로 형성된다. 이로 인해, 정확한 도펀트 투여량이 반도체내로 투입될 수 있고, 그에 따라 콘택 영역(2')에 소정 도핑 농도가 설정될 수 있다.
기판 앞면(9)에서 트렌치(6)가 반도체 몸체(1)내로 에칭된다. 트렌치(6)는 기판 표면으로부터 드레인 영역(2) 및 바디 영역(4)을 통해 소스 영역(3)내에 까지 연장된다. 트렌치(6)의 횡단면은 둥글거나, 직사각형 또는 스트립형일 수 있다. 즉, 임의의 형상일 수 있다. 트렌치(6)는 게이트 전극(5)을 포함한다. 게이트 전극(5)은 얇은 게이트 산화물(7)에 의해 반도체 몸체(1)로부터 절연된다. 게이트 산화물로서 바람직하게는 열적으로 성장된 실리콘이산화물이 사용된다.
트렌치(6)의 형상은 필요에 따라 상이하게 형성될 수 있다. 트렌치(6)의 정점선 또는 전환점은 U 형으로 형성되는 것이 특히 바람직하다. 트렌치(6)를 V 형으로 형성하는 것도 가능하다.
기판 앞면(9)에서 콘택 영역(2')은 통상의 금속층, 예컨대 알루미늄 위에 접촉된다. 드레인 금속층 전체가 단락되며 드레인 단자(D)에 접속된다. 단락에 의해 MOSFET의 제어 가능한 출력이 증가될 수 있다. 게이트 전극(5)으로는 그것의 공정 기술상 간단한 처리 가능성 및 양호한 전도성으로 인해 바람직하게는 n+도핑된 폴리실리콘이 사용된다. 대안으로서 게이트 전극(5)에 대한 재료로서 실리콘금속 화합물이 사용된다. 게이트 전극(5)은 게이트 단자(G)에 접속된다. 드레인 금속층은 필드 산화물(8)에 의해 게이트 전극(5) 또는 반도체 몸체의 나머지 표면에 대해 절연된다. 필드 산화물(8)로는 그것의 평탄화 가능성 및 게터 가능성으로 인해 바람직하게는 붕소 인 규산염 유리(BPSG)가 사용된다.
도 2는 도 1에 상응하지만 부가로 드레인 영역내의 게이트 산화물 또는 콘택 영역의 다른 실시예를 가진 본 발명에 따른 수직 MOSFET를 나타낸다. 도 1의 부품과 동일한 부품은 동일한 도면 부호를 갖는다.
콘택 영역(2')은 반도체 표면내로 구조화되어 형성되는 것이 아니라 트렌치(6)에 직접 접한다. 이것은 한편으로는 트렌치(6)의 현저히 더 작은 간격, 및 그에 따라 단위 면적 당 보다 큰 채널 폭을 허용한다. 그러나, 다른 한편으로는 이것은 드레인 영역(2)에서 상응하게 더 두꺼운 게이트 산화물(7)을 필요로 한다. 도 2에 명확히 나타나는 바와 같이, 게이트 산화물(7)은 소스 영역(3) 및 바디 영역(4)의 영역에서 드레인 영역(2)의 영역에서 보다 현저히 더 얇게 형성된다.
트렌치(6)에서 상이한 두께의 산화물 제조는 하기와 같이 이루어진다. 반도체 몸체(1)는 실리콘이산화물로 구조화되고 트렌치(6)가 비등방성 에칭된다. 실리콘이산화물은 트렌치(6)내로 증착되고, 이때 트렌치(6)의 바닥에 있는 실리콘이산화물이 재차 비등방성 에칭된다. 그리고 나서, 트렌치(6)가 최종 깊이까지 비등방성 에칭된다. 얇은 실리콘이산화물-게이트산화물(7)은 열적 산화에 의해 제공된다.
도 1 및 2에 따른 장치의 동작을 상세히 설명하면 하기와 같다.
도 1 또는 도 2의 실시예에서 양의 전압이 게이트 전극(5)에 인가되면, p 도핑된 바디 영역(4)에서 게이트 전극(5)의 바로 근처에 n-채널이 형성된다, 상기 채널은 인가되는 게이트 전압에 따라 다소간의 n-전도성이다. 드레인 단자가 양의 전위에 접속되면, 전류는 소스 영역(3)으로 부터 자체적으로 형성된 n-채널을 통해 드레인 영역(2)으로 흐른다. 이 경우, 바디 영역(4)의 두께는 MOSFET의 채널 폭에 대한 척도이다. 드레인 영역(2)의 두께는 파워 MOSFET의 드리프트(drift) 구간에 대략 상응하므로, 전압 강도에 대한 척도이다. 바디 영역(4)의 치수 및 도핑 농도는 예컨대 성장 또는 확산시 적합한 공정 파라미터의 선택에 의해, 차단전압 및 MOSFET의 채널 길이가 정확히 설정될 수 있도록 설계된다. 반도체 몸체(1)로 형성된 소스 영역(3)이 충분히 하이 도핑됨으로써, 기판 후면(10)에 대한 낮은 저항 접속이 보장되는 것이 중요하다.
칩표면의 절약에 의한 비용 장점과 더불어, 본 발명에 따른 반도체 소자는 하기 장점을 갖는다: n-드리프트 구간(2)이 종래의 수직 하이-사이드-트렌치-MOSFET와는 달리 차단(cutoff)의 경우 p-바디 영역(4)과 더불어 부가로 게이트 전극(5)에 의해 측면이 비워진다. 즉, 드레인 영역(2)에서 드리프트 구간이 하이 도핑될 수 있으며, 이것은 온상태 저항(Ron)을 감소시킨다.
또한, 게이트 전극(5)과 소스 영역(3) 사이에서, 트렌치(6)의 바닥에 있는 임계 영역의 게이트 산화물 품질과 관련해서, 게이트 전압만이 강하하는 것이 바람직하다. BCD-공정에서 유도성 부하의 드라이브시 발생하며 전류 > 약 4 A 에서 회로의 고장을 일으킬 수 있는 전류의 횡축 성분은 본 발명에 따른 소자에서는 나타나지 않는데, 그 이유는 횡축 성분의 강하시 소수 캐리어가 기판내로 주입되지 않기 때문이다.
래치 효과를 피하기 위해, 바디 영역(4)이 낮은 옴 저항으로 소스 영역(3)에 접속되어야 한다. 도 3a 및 3b는 이러한 낮은 저항 접속을 구현할 수 있는 2가지 가능성을 제시한다.
도 3a에 따른 구조물에서, 바디 영역(4)은 p+도핑된 제 1 단자 영역(11)을 통해 기판 앞면(9)의 표면에 접속된다. 소스 영역(3)은 n+도핑된 제 2 단자 영역(12)을 통해 마찬가지로 표면에 접속된다. 상기 n+및 p+도핑된 단자 영역(11), (12)은 중첩된 단자 금속층(13)을 통해 단락된다.
또다른 가능성(도면 없음)은 제 1 단자 영역(11)을 기판 후면(10)에 있는 소스 단자(D)를 가진 본딩 콘택 와이어를 통해 단락시키는 것이다.
또다른 가능성은 도 3b에 도시된다. 바디 영역(4)과 소스 영역(3) 사이에 전도성 물질, 예컨대 실리콘 금속 화합물로 채워진 부가 트렌치(14)가 제공된다. 부가 트렌치(14)는 바디 영역(4)과 소스 영역(3) 사이의 직접적인 단락을 형성한다. 상기 실시예에서는 선행 실시예와는 달리 부가 장소가 필요없다.
도 4는 도 1에 따른 반도체 소자의 적용 실시예를 나타낸다. 도 1과 동일한 부품은 동일한 도면 부호를 갖는다.
공지된 방식의 하이-사이드-MOSFET와 전술한 방식의 로우-사이드-MOSFET의 결합에 의해, 모놀리틱 집적 1/2 브리지의 구현이 가능하다. 이러한 브리지 회로는 특히 자동차 전자 분야에서 일반적으로 높은 전력 소비를 가진 모터에 적용된다. 도 4는 2개의 자체 차단 n 채널 MOSFET(T1, T2)로 이루어진 1/2 브리지의 단면도 및 그것에 속한 회로도이다. 하기에서, 인덱스는 대응하는 트랜지스터 (T1) 및 (T2)에 대한 관계를 나타낸다.
도 4의 좌측은 도 1에 따른 수직 MOSFET(T2)를 나타낸다. 도 4의 우측은 공지된 방식의 수직 MOSFET(T1)를 나타낸다. MOSFET(T2)의 n+도핑된 소스 영역(3)은 MOSFET(T1)의 드레인 영역(19)을 형성한다. 드레인 영역(19)에 n 도핑 영역이 접속된다. 상기 영역은 이하 드리프트 영역(15)이라 하며, MOSFET(T1)의 드레인 영역의 드리프트 구간을 형성한다. p-도핑 영역이 드리프트 영역(15)내로 매립된다. 상기 영역은 MOSFET(T1)의 채널 영역(16)을 형성한다. n+도핑 영역이 재차 채널 영역(16)내로 매립된다. 상기 n+도핑된 영역은 MOSFET(T1)의 소스 영역(17)을 형성한다. 채널 영역(16) 및/또는 소스 영역(17)은 바람직하게는 이온 주입에 의해 반도체내로 형성된다. 소스 영역(17)은 금속층을 통해 소스 단자(ST1)에 접속된다. 또한, MOSFET(T1)에 대해 게이트 전극(18)이 제공되며, 상기 게이트 전극(18)은 게이트 단자(GT1)에 접속된다. 게이트 전극(18)은 필드 산화물(8)에 의해 소스 금속층으로부터 절연된다. 게이트 전극(18)은 기판 표면(9)에서, 채널 영역(16)이 표면에 접하는 영역에 배치된다. 게이트 전극(18)은 상기 영역에서 부분적으로 소스 영역(17) 및 드리프트 영역(15)위에 이른다. 게이트 전극(18)은 얇은 게이트 산화물에 의해 드리프트 영역(15), 채널 영역(16) 및 소스 영역(17)으로부터 절연된다.
2개의 MOSFET(T1) 및 (T2)는 도 4에 따라 모놀리틱 집적 1/2 브리지를 형성하며, 그것의 회로도는 마찬가지로 도 4에 도시되어 있다.
그러나, 2개의 트랜지스터(T1), (T2)의 게이트 제어가 반드시 단락되어야 하는 것은 아니다. 본 실시예에서는 게이트 단자(GT1, GT2)가 분리되어 제어된다. 제 1 트랜지스터(ST1)의 소스 단자는 접지에 접속된다. 제 1 트랜지스터(DT1)의 드레인 단자는 제 2 트랜지스터(ST2)의 소스 단자에 상응한다. 제 2 트랜지스터(DT2)의 드레인 단자는 공급 전압(Vbb)에 접속된다.
본 발명에 따른 장치의 또다른 적용예에서는 n-도핑된 에피택시 영역내에 공지된 방식으로 CMOS-트랜지스터가 p-웰 기술(도면에 없음)로 구현될 수 있다. 후면측 접지 단자 및 기판 앞면에 대한 낮은 저항 접속에 의해, 소자에 대한 반작용이 작다. 상응하는 공정에서 수직 하이-사이드-트랜지스터에 필요한 가드 링과 같은 부가의 조치가 더 이상 필요하지 않으며, 이것은 패킹 밀도를 증가시키고 그에 따라 비용면에서 큰 장점을 갖는다. 바람직하게는 상기 기술에 의해 제조된 소자가 기판 후면에 대한 개선된 냉각을 갖는다. 바이폴라 npn- 또는 pnp-트랜지스터도 상응하게 간단히 구현될 수 있다.
도 1에 따른 본 발명의 수직 반도체 소자에 대한 바람직한 제조 방법을 설명하면 하기와 같다.
본 발명에 따른 수직 MOSFET를 구현하기 위한 출발 재료는 n+도핑된 실리콘 기판이다. 상기 실리콘 기판에서 바디 영역(4)을 만들기 위한 붕소 주입 및 그 다음에 적합한 경화 공정을 수행한다. 그리고 나서, 바디 영역(4)상에 n-도핑된 드레인 영역(2)을 에피택셜하게 성장시킨다. 적합한 주입 파라미터의 선택에 의해 바디 영역(4)을 그것의 치수 또는 도핑면에서 그것이 MOS 트랜지스터의 채널 영역으로 사용될 수 있도록 형성한다. 즉, 이온 주입시 공정 파라미터에 의해 차단 전압 또는 채널 길이를 의도한 바대로 설정할 수 있다. 그 다음에, 이온 주입에 의해 표면 근처의 드레인 영역(2)에 콘택 영역(2')을 형성한다. 후속하는 트렌치 에칭을 위한 마스크로 사용되는 두꺼운 산화물을 제공하여 구조화한다. 후속해서 공지된 공정 단계에 의해 트렌치(6)를 기판 앞면(9)으로부터 소스 영역(3)내에 까지 에칭한다. 게이트 산화를 수행한 다음, 트렌치(6)를 n+도핑된 폴리실리콘으로 채운다. 폴리실리콘을 구조화하고 초과량분의 폴리실리콘을 에칭한다. BPSG를 기판 앞면상에 증착하고, 구조화하며 드레인 영역(2)의 콘택 영역(2')의 초과량분의 BPSG를 에칭한다. 기판 앞면(9)의 드레인 영역(2)을 알루미늄과 접촉시킨다. 기판 후면(10)의 큰 표면에 알루미늄을 증착한다. 바디 영역(4)과 소스 영역(3) 사이의 단락을 전술한 방식으로 구현한다.
본 발명에 따른 수직 MOSFET는 보다 작은 장소를 차지하며 집적될 수 있고이로 인해 소자가 저렴하게 제조될 수 있다. 특히 본 발명에서는 소스 콘택이 기판 후면에서 절연층 없이 직접 장치의 하우징에 고정됨으로써, 고유 저항이 보다 작아진다. 이것은 기판 후면을 통한 열 전달을 개선시킨다.

Claims (12)

  1. - 하나 이상의 제 1 전도성 드레인 영역(2),
    - 하나 이상의 제 1 전도성 소스 영역(3),
    - 드레인 영역(2)과 소스 영역(3) 사이의 하나 이상의 제 2 전도성 바디 영역(4),
    - 게이트 산화물(7)에 의해 전체 반도체 몸체(1)에 대해 절연된 하나 이상의 게이트 전극(5)을 포함하는 반도체 몸체(1)로 이루어진, 전계효과에 의해 제어 가능한 수직 반도체 소자로서,
    게이트 단자(G)와 드레인 단자(D)는 기판 앞면(9)에 배치되고, 소스 단자(S)는 기판 후면(10)에 배치되며,
    상기 게이트 전극(5) 및 상기 게이트 산화물(7)을 포함하고 기판 앞면(9)으로부터 소스 영역(3)내에 까지 연장된 트렌치(6)가 제공되며,
    상기 드레인 영역(2)내에 보다 높은 도핑 농도 및 동일한 전도성을 가진 콘택 영역(2')이 매립되는 것을 특징으로 하는 전계효과에 의해 제어 가능한 반도체 소자.
  2. 제 1항에 있어서,
    상기 게이트 전극(4)의 재료는 폴리실리콘인 것을 특징으로 하는 전계효과에 의해 제어 가능한 반도체 소자.
  3. 제 1항에 있어서,
    상기 게이트 산화물(7)은 바디 영역(4) 및 소스 영역(3)의 영역에서 드레인 영역(2)의 영역에서 보다 현저히 얇은 것을 특징으로 하는 전계효과에 의해 제어 가능한 반도체 소자.
  4. 제 1항에 있어서,
    상기 게이트 산화물(7)이 열적 실리콘이산화물인 것을 특징으로 하는 전계효과에 의해 제어 가능한 반도체 소자.
  5. 제 1항에 있어서,
    상기 콘택 영역(2')이 이온 주입되는 것을 특징으로 하는 전계효과에 의해 제어 가능한 반도체 소자.
  6. 제 1항에 있어서,
    래치 효과를 피하기 위해, 바디 영역(4)이 소스 영역(3)에 낮은 임피던스 저항으로 접속되는 것을 특징으로 하는 전계효과에 의해 제어 가능한 반도체 소자.
  7. 제 6항에 있어서,
    상기 바디 영역(4)이 동일한 전도성 및 매우 높은 도핑 농도를 가진 제 1 단자 영역(11)을 통해 기판 앞면(9)의 표면에 접속되고, 기판 표면에서 상기 단자 영역(11)이 소스 단자(S)를 가진 본딩 콘택 와이어(14)를 통해 단락되는 것을 특징으로 하는 전계효과에 의해 제어 가능한 반도체 소자.
  8. 제 6항에 있어서,
    상기 바디 영역(4) 및 상기 소스 영역(3)은 각각 동일한 전도성 및 매우 높은 도핑 농도를 가진 제 1 또는 제 2 단자 영역(11, 12)를 통해 기판 앞면(9)의 표면에 접속되고, 2개의 단자 영역(11, 12)은 하나의 단자 금속층(13)을 통해 기판 표면에 단락되는 것을 특징으로 하는 전계효과에 의해 제어 가능한 반도체 소자.
  9. 제 6항에 있어서,
    상기 바디 영역(4) 및 상기 소스 영역(3)이 전도성 물질로 채워진 부가 트렌치(14)를 통해 단락되는 것을 특징으로 하는 전계효과에 의해 제어 가능한 반도체 소자.
  10. 제 1항에 있어서,
    동일한 방식의, 공지된, 전계효과에 의해 제어 가능한 수직 반도체 소자와의 결합에 의해, 로우-사이드-스위치 및 하이-사이드-스위치로 이루어진 모놀리틱 집적 1/2 브리지가 구현될 수 있는 것을 특징으로 하는 전계효과에 의해 제어 가능한 반도체 소자.
  11. 제 1항 내지 제 10항 중 어느 한 항에 따른, 전계효과에 의해 제어 가능한 반도체 소자의 제조 방법에 있어서,
    - 동시에 소스 영역(3)을 형성하는 반도체 몸체(1)에서 바디 영역(4)을 만들기 위해 붕소 또는 알루미늄으로 이온 주입 및 후속해서 적합한 템퍼링 공정을 수행하는 단계,
    - 바디 영역(4)상에 n 도핑된 드레인 영역(2)을 액피택셜하게 성장시키는 단계,
    - 이온 주입에 의해 콘택 영역(2')을 표면 근처의 드레인 영역(2)내에 형성하는 단계,
    - 후속해서 트렌치 에칭을 위한 마스크로서 두꺼운 산화물을 제공하고 구조화하는 단계,
    - 기판 앞면(9)으로부터 트렌치(6)를 소스 영역(3)의 깊이내에 까지 비등방성 에칭하는 단계,
    - 트렌치(6)의 벽에 열적 실리콘이산화물을 게이트 산화물로서 성장시키는 단계,
    - 트렌치(6)를 n+도핑된 폴리실리콘으로 채운 다음, 초과량분의 폴리실리콘을 에칭하는 단계,
    - 필드 산화물(8)을 기판 앞면상에 증착하고 드레인 영역(2)의 콘택영역(2')에서 초과량분의 필드 산화물(8)을 에칭하는 단계,
    - 콘택 영역(2')을 알루미늄과 접촉시키는 단계,
    - 기판 후면(2')의 큰 표면에 알루미늄을 증착하는 단계를 포함하는 것을 특징으로 하는 전계효과에 의해 제어 가능한 수직 반도체 소자의 제조 방법.
  12. 제 11항에 있어서,
    상기 필드 산화물(8)로서 BPSG를 사용하는 것을 특징으로 하는 전계효과에 의해 제어 가능한 수직 반도체 소자의 제조 방법.
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