KR100187763B1 - 전력 mosfet에서의 에지 종단 방법 및 이와같은 방법에 의해 제조되는 mosfet 구조체 - Google Patents

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Abstract

본 발명은 채널 스톱을 형성하기 위한 어떤 부가적인 마스크 처리 단계를 필요로 하지 않고, 바람직하지 않은 표면 채널링 현상을 방지하는 홈형 MOSFET 또는 다른 반도체 소자용(트랜지스터 주변 또는 다이 에지를 따라 위치한) 종단 구조체에 관한 것으로서, 상기 구조체는 특히 P채널 MOSFET에 적용가능하고, 종래 기술과 같이 도핑된 채널 스톱을 정하기 위해 마스크를 사용하는 대신에, 활성영역에 대한 마스크 처리단계를 거친 후, P형 이온의 블랭킷 이온 이식이 실행되고, 따라서 이러한 도핑된 채널 스톱 종단은 사실상 필드 산화물에 의한 절편화동안 마스크 처리되며, 한편으로는, 채널 스톱 종단은 MOSFET의 종단영역에 형성된 부가적인 홈이고, 이 홈은 종래의 방식대로 산화물로 라이닝되고, 다이의 에지로 연장되는 도전성 다층 실리콘 필드 플레이트로 충전되며, 또 다른 한편으로는, 다른 수정안에서, 도핑된 홈형 채널 스톱이 조합하여 사용되고, 이 채널 스톱은 다이 표면위에 이 채널 스톱들을 중첩하는 필드 플레이트에 따라 향상되는 것을 특징으로 한다.

Description

전력 MOSFET에서의 에지 종단 방법 및 이와같은 방법에 의해 제조되는 MOSFET 구조체
제1도는 종래기술에 의한 MOSFET의 종단 부분에 대한 단면도.
제2도는 홈형 채널 스톱(trenched channel stop)을 가진 MOSFET의 단면도.
제3도는 도핑된 채널 스톱(doped channel stop)을 가진 MOSFET의 단면도.
제4도는 홈형 채널 스톱과 도핑된 채널 스톱을 모두 가진 MOSFET의 단면도.
제5도는 홈형 웨이퍼상에 몇개의 반도체 다이의 평면도: 및
제6a도 내지 제6f도는 제3도에 도시된 구조체의 종단 영역의 단편을 보여준다.
* 도면의 주요부분에 대한 부호의 설명
12 : 에피 텍시층 16 : 절연층
20 : 다층실리콘 22 : 산화물층
42 : 게이트 산화물 절연층 44 : 도전성 충전재 구조체
26 : 다층실리콘 필드 플레이트 28 : 게이트 핑거 금속
66 : 게이트 산화물 68 : 도전성 게이트 전극
홈형 MOSFET(금속 산화물 반도체 전계효과 트랜지스터)은 반도체 기판상에 홈형으로 형성된 게이트 전극을 가지는 잘 알려진 형태의 트랜지스터이다. MOSFET은 P채널 또는 N채널 형태이다. 특히 P채널 형태는 문제의 채널링(channeling)이라고 하는 현상이 존재한다. 채널링은 종종 소자를 검사하는데 사용되는 고온검사에 의해 발생되며, 이 고온검사로 인해 소자는 누설성이 존재한다. 다시 말하면, 게이트와 소스영역(VGS) 사이의 전압이 0일지라도, 작은 채널이 형성되어 전류가 흐르게 된다. 따라서, MOSFET이 OFF, 즉 VGS가 0일 때, 트랜지스터의 특성을 변경하는 작은 전류가 흐르게 되고, 트랜지스터는 ON되며, OFF되는 대신에 전력을 소비하므로써 쓸모없게 된다.
채널링은 산화물과 곧이은 기판의 인접한 상위부분의 고정전하의 량에 대한 함수이다. 임의의 고정전하가 산화 동안 소모될 수도 있다. 전하 소모는 역변환(채널링)이 가능하도록 한다.
이러한 채널링은 트랜지스터의 에지 부분에 입혀진 산화층에 존재하는 전하를 움직이는 고온검사의 고온에 의해 악화될 수 있다. 이것은 부분적으로 산화 동안 기판 주표면으로부터 붕소를 분리하므로써 발생되는 결과이고, 결과적으로 P형 전하가 보다 적은 주표면을 형성한다.
적은 양으로 도핑된 P형 표면은 P형 표면에 입힌 절연체(대부분 실리콘 이산화물)에 있는 양전하에 의해 N형 표면으로 변환된다. 따라서, 각 다이 에지에서 줄무늬형상으로 표시된 선까지 미치는 N형 스킨층(skin layer)이 형성된다. 줄무의형상의 에지로 향하는 고저항(하지만 도전성을 가진 )의 스킨층 경로로 인해 채널링 효과가 발생하고, 단결정 및 에피텍시층 기판상에서 발생한다. 이것은 근본적으로 도펀트가 붕소일 때 발견되는 문제이다.
상기 채널링은 일반적으로 저전압에 동작하는 P채널 트랜지스터에서의 문제가 아니고, 고전압, 다시 말하면 30V 이상, 특히 60V 이상의 전압에서 동작하는 P채널 트랜지스터에서의 문제이다. 기판 상위부분에서의 붕소 소모로 인한 영향은 통상 고 에피택시층 저항을 가지는 고전압 트랜지스터에서 보다 크다. 그것은 보다 낮은 저항을 가지는 에피택시층이 고전압 소자보다는 저전압 P채널 DMOS소자에 대해 사용되고, 저전압 소자는 고전압 소자보다는 채널링에 덜 민감하기 때문이다. 따라서, 채널링은 근본적으로 전력(고전압) 트랜지스터에 대한 문제이다.
제1도는 기판의 P+ 도핑된 하위 부분과 P- 도핑된 상위 부분, 예를 들면 에피택시층을 포함하는 종래기술에 의한 MOSFET의 종단(주변)부분을 보여준다. 제1도는 다만 트랜지스터의 종단 부분을 보여준다.
도전성을 가진 게이트 전극, 소스와 본체영역 및 관련 금속접촉을 가지는 다른 홈을 포함하는 트랜지스터의 활성 부분은 도시되어 있지 않지만, 종래의 방식과 동일하다. 에피택시층(12)에는 N+ 도핑영역(14)이 형성되어 있고, N+ 도핑 영역(14)에는 홈(16), 절연 게이트 산화층(18)및 도핑된 다층 실리콘(다결정 실리콘) 도전성 게이트 핑거(20)가 형성되어 있다. 도전성 게이트 핑거(20)의 일부분은 에괴택시층(12)의 주표 면위까지 걸쳐 있다.
얇은 게이트 산화층(24)의 일부분은 에피택시층(12)의 주표면을 절연한다. 에피택시층(12)의 주표면중 다른 부분은 두꺼운 필드 산화층(22)에 의해 절연된다. 금속접촉(28)은 본체영역(14)과 접촉한다. 비활성(BPSG)층(30)은 트랜지스터의 일부분을 도금하므로써 형성 된다. 도핑된 다층 실리콘 필드 플레이트(26)는 이 경우 다이의 오른쪽 부분에 나타낸 톱니모양 또는 줄무의형상(30)으로 표시된 집적회로 다이(기판)의 종단 영역(에지)을 도금한다.
이 경우에 유일한 채널 스톱 효과는 필드 플레이트(26)에 의해 제공되는 것이고, 이 필드 플레이트는 채널링, 특히 두꺼운 게이트 산화물과 보다 높은 에피텍시층 저항을 가진 고전압 소자에서의 채널링을 방지하기에는 부적당하다는 것이 발견되었다.
이러한 문제가 인식되었고, 플레이너(비홈형) MOSFET에 대해 해결책이 제공되었다. 이 해결책은 각 집적회로 다이(각 트랜지스터를 둘러싸는)의 에지에 양전하를 가진 도펀트로 도핑된 영역(도시되어 있지 않음)을 포함하는 종단 구조체를 제공하는 것이다. 따라서, 이러한 에지종단은 N채널 트랜지스터에 대해서 N+ 도핑된 채널 스톱 영역(또는 P채널 트랜지스터에 대해서 P+ 도핑된 채널 스톱 영역)을 형성하기 위해 부가적인 마스크(mask) 단계를 사용한다. 이러한 채널 스톱 구조체, 즉 집적회로 다이의 에지를 따라 형성된 도핑 영역은 부가적인 P 도펀트를 제공하여 도펀트 소모를 극복하므로써 채널링 현상을 방지하는 기술로 알려져 있다.
이러한 도핑 영역 채널 스톱은 플레이너 트랜지스터에 대해서 효율적이지만, 채널 스톱 영역을 규정한 다음, 실제 형성하기 전에, 부가적인 마스크 단계와 이식 단계가 필요하다는 점에서 불합리하다. 이 때문에 불필요한 비용이 부가된다.
따라서, 주요 처리과정을 거치는 동안, 최소한의 부가적인 단계만이 필요하거나 또는 어떤 부가적인 단계도 필요로 하지 않는 홈형 MOSFET을 대한 채널 스톱이 필요하다.
본 발명에서는 홈형 MOSFET에 대한 채널 스톱이 제공된다. 채널 스톱 영역의 형성에는 어떤 부가적인 마스크 단계도 필요하지 않다. 본 발명에 따른 채널 스톱의 제1 형태는 반도체소자의 활성 부분의 주변을 따라 P 도핑 영역을 형성하기 위해 활성 영역 마스크 처리과정후, 블랭킷 붕소 이온 이식을 사용한다. 이 도핑 영역은 유용한 채널 스톱이다. 채널 스톱을 필드 플레이트와 중첩시키는 것은 효율적인 종단 영역을 증진시키기 위해 도핑된 다층 실리콘으로 형성된다. 채널 스톱 영역은 마스크로서 필드 산화물을 사용하여 이식되고, 따라서 부가적인 마스크가 불필요하다.
또한, 종단 영역에 홈을 형성하고, 종래의 방식으로 홈을 절연한 다음, 도전체로 홈을 채우므로써 트랜지스터 종단 영역에 본 발명에 따른 대안적인 채널 스톱이 제공된다. 트랜지스터의 활성 영역의 홈형 게이트 전극과 동일한 단계를 사용하여 형성된 부가적인 홈은 반도체 소자의 주변에서 효율적인 채널 스톱을 제공한다. 홈 게이트 산화물 라이닝(lining)이 기판의 주표면에 형성된 필드 산화물보다 얇기 때문에, 홈측벽상의 실리콘 표면에서의 도핑농도는 기판의 주표면에서의 농도보다 높다.
다른 실시예에서, 최대 채널링을 방지하기 위해 홈형 채널 스톱과 마스크 처리를 하지 않고 이식된 채널 스톱을 조합하여 사용한다.
또한, 홈형 채널 스톱에서, 한 실시례는 홈을 다이의 에지까지 확장한다. 웨이퍼로부터 다이를 절단하면, 트랜지스터 드레인 영역과 채널 스톱은 전기적으로 단락되고, 따라서 채널 스톱 효과가 보다 증대된다. 또한 하나 이상의 홈형 채널 스톱이 제공된다.
제2도는 제1도의 종래 기술에 의한 MOSFET과 동일한 구성요소를 가지는 MOSFET의 단면도이고, 이러한 요소는 제1도의 요소와 동일한 인용부호를 가진다. 제2도는 또한 게이트 산화물(66)로 라이닝하고, 종래의 방식으로 도핑된 다결정 실리콘인 도전성 게이트 전극(68)으로 라이닝한 홈(64)을 포함하는 트랜지스터의 활성부분(도면의 왼쪽)을 보여준다. 홈(64)의 상위 부분 주변과 에피텍시층(12) 상위 부분은 N+ 도핑된 본체 영역과 접촉하는 소스 금속(28c)에 의해 접촉되는 P+ 도핑된 소스 영역(72)이다. 따라서 본체 영역(14)은 또한 영역(72) 아래에 이어진 N 도핑된 영역을 포함한다. 이 실시예에 도시된 바와 같이, 트랜지스터의 활성부분을 둘러싼 게이트 핑거 금속(28)은 게이트 핑거와 접촉하는 도핑된 다층실리콘(20)과 접촉한다. 또한 다층 실리콘층(20a)의 다른 부분, BPSG층(30a, 30b, 30d 및 30e)의 다른 부분 뿐만 아니라 소스/본체 접촉(28c) 및 본체 영역 접촉(28b)이 도시되어 있다. 또한 도면의 최우측에는 절단선(38)이 도시되어 있다.
또한 제2도에 도시된, 본 발명에 따른 MOSFET에서 가장 중요한 부분은 트랜지스터 종단 영역(도면의 우측)에 형성된 홈(40)이다. 이 홈(40)에는 얇은 게이트 산화물 절연층(42)과 도핑된 다층 실리콘인 도전성 충전재 구조체(44)가 형성되어 있고, 이 도전성 충전재가 기판(12)의 주표면까지 확장하여 도전성 필드 플레이트(26)를 형성한다. 이 구조체는 다이(집적회로 칩 또는 독립성분)의 에지(주변 )에서의 채널스톱이다.
홈(40)과 수반되는 구조체(42 및 44)는 각각 활성영역의 홈(16), 절연층(16) 및 게이트 전극(20)과 동일한 단계로 형성된다. 따라서, 종단영역 홈 구조체에 대한 부가적인 마스크 또는 처리단계 등이 불필요하고, 이 종단은 종래의 처리과정과 완전히 일치한다. 채널 스톱 구조체(40, 42 및 44)는 채널링 효과를 방지하고, 감소시키거나 또는 제거한다. 산화물 게이트층(24)의 일부분이고 홈(40) 측벽에 라이닝한 얇은 절연 산화물층(42)이 필드 산화물층(22)보다 훨씬 두껍기 때문에, 이 구조체는 부분적으로 동작한다. 에피택시층(12)의 상위 부분으로부터 필드 산화물층(22)보다는 산화물층(40)속으로 더 적은 수의 붕소 이온들이 소모되고, 홈(40)주변의 에피택시층(12)에 층분한 도핑농도를 가진 붕소 이은을 제공하므로써 채널링을 방지한다.
제2도에 도시된 홈 채널 스톱은 또한 제1도에 도시된 종래 기술에 의한 구조체에서와 같이 단지 에피택시층(12)의 표면을 따라 흐르게 하기 보다는 홈(40) 측벽을 따라 기판쪽으로 채널링 캐리어(carrier)를 진행시킨다. 이러한 홈을 통하여 늘어나는 캐리어 경로는 효율적으로 채널링을 감소시킨다. 게다가, 채널링 캐리어가 관련되어 있는 한, 기판의 유효 표면은 홈(40) 측벽을 통과한다. 이 표면은 필드 산화물을 필요로 하지 않기 때문에, 에피택시층(12)의 주표면만큼 많은 처리를 하지 않아도 되는 비교적 새로운 표면이다. 따라서, P형 이온의 농도가 홈(40) 측벽을 따라 비교적 높게 형성되어 있기 때문에, 채널링 효과가 감소된다.
홈(40)은 에지(38)로부터 특정 처리설계 규칙에 의해 요구되는 것과 같은 거리, 통상 10마이크론 정도의 거리를 두고 삽입된다. 다층 실리콘 필드 플레이트(26)는 톱니형상 에지(38)를 통해 드레인 영역(기판 10)에 대해 효율적으로 단락된다.
다른 실시례(도시되지 않음)에서, 증대된 채널 스톱 효과에 대하여 종단 영역에는 다중 채널 스톱 홈이 존재하고, 이들은 도전성 다층 실리콘 구조체로 채워져 있다.
본 발명에 따른 다른 채널 스톱 구조체가 제3도에 도시되어 있고, 이 구조체는 제1도 및 제2도의 구성요소와 등일한 요소를 많이 포함하고 있고, 유사한 인용부호를 가진다. 그러나, 제3도에는 홈형 채널 스톱이 존재하지 않는다. 이 대신에 채널 스톱은 종단 영역에 형성된 P형 불순물이 도핑된 영역이고, 다층 실리콘 필드 플레이트(26)에 의해 덮혀진 마스크 처리를 하지 않은 도핑된 채널 스톱 영역(50)이다.
효율적으로, 채널 스톱 영역(50)은 LOCOS 영역 또는 마스크 패턴처리를 한 영역과 같은 필드 산화물영역(22)의 형성을 수반하는 블랭킷 도펀트(붕소) 이식에 의해 마스크 처리 단계를 거치지 않고 형성된다. 통상 붕소를 이식하는 P형 불순물이 도핑된 영역(50)은 중첩 산화물층의 형성으로 인한 이온 손실을 보상하기 위해 P형 이온의 표면 농도를 증가시킨다. 통상 이식되는 붕소량은 5E11 내지 2E12/cm2이다. 이러한 농도는 에피택시층(12)의 주표면 근처에만 채널 스톱 영역을 제공하기 때문에 낮은 에너지량이다.
비록 이것이 블랭킷 이식이고, 에피택시층(12)의 전체 주표면에 걸쳐 발생할지 라도, P- 도핑이 본체 영역(14)의 훨씬 더 높은 N형 도펀트 농도에 의해 극복되기 때문에, 활성 본체 영역(14)에 심각한 영향을 미치지는 않는다. 영역(50)에 대하여 P형 불순물을 이식하는 용량의 최대한계는 본체 영역(14) N형 도펀트(하지만 제한되지는 않음) 용량의 ½이다.(기본적인 이식 에너지 준위는 영역(50)에 대해서는 5E11, 영역(14)에 대해서는 2E13이다.) 통상 채널 스톱 이식(50)의 폭은 1.0 마이크론 이상이고, 깊이는 0. 1 마이크론 이상이다. 통상 필드 플레이트(26)의 폭은 10 내지 20 마이크론이다.
본 발명에 따른 방법과 구조체는 MOSFET에 한정되지 않고, 바이폴러(bipolar) 트랜지스터, IGBT 및 통상 고전압, 즉 30V 이상의 전압에서 동작하는 다른 종류의 소자와 같은 다른 반도체 소자에도 적용할 수 있고, 여기서는 채널링이 문제가 된다.
제4도는 P형 불순물이 도핑된 채널 스톱 영역(50)과 홈형 채널 스톱(40)을 하나의 소자에 조합한 것을 보여준다. 이러한 조합으로 인한 합성된 효과에 의해 어떤 채널링도 제거한다. 이 경우에서, 통상 영역(50)은 홈(16 및 40)의 형성에 앞서 이식되고, 홈(40)은 이전에 형성된, P형 불순물이 도핑된 채널 스톱 영역(50)을 통해 아래쪽으로 스며든다. 또한 제3도에 도시된 바와 같이, 영역(50)에의 블랭킷 붕소 이식은 본체 영역(14)을 형성 하기 위한 N형 불순물 이식에 우선한다.
제5도는 본 발명에 따른 반도체 웨이퍼의 일부분에 대한 평면도를 보여준다.(웨이퍼로부터 절단하기 전의) 4개의 다이(60a, 60b, 60c 및 60d)가 도시되어 있고, 이들 각각은 하나 이상의 MOSFET트랜지스터(도시되지 않음)을 포함한다. (통상 각각의 MOSFET 트랜지스터는 서로 연결된 많은 수의 트랜지스터이다. 각 다이는 유효 MOSFET 또는 집적회로상의 MOSFET일 수도 있다.)
다이(60a)에서, 각각 다이(60a)의 주변에 설계되고(40a), 위치한 4개의 홈 세그먼트(segment)가 도시되어 있다. 이러한 홈 세그먼트(40a)는 제2도 또는 제4도의 홈(40)과 일치한다.(여기서는 단지 절단선을 따라 채널 스톱 홈의 일치를 나타내기 때문에 다른 구조체는 도시되지 않았다.) 절단선은 줄무늬형상(톱니형상)(38a, 38b)으로 표시되고, 여기서는 다만 2개만이 도시되어 있다. 홈 세그먼트(40a)에 도시된 바와 같이, 4개의 다이(60b, 60c 및 60d)에 대한 홈 세그먼트(40b, 40c 및 40d)가 톱니 형상(38a, 38b)의 에지 내부에 위치해 있고, 도시된 바와 같이 홈은 다이 모서리에서 톱니형상으로 교차한다. 홈에 의한 톱니형상의 교차는 채널 스톱 홈 도전성 구조체(예를 들면, 제2도에 도시된 구조체(44))가 드레인 영역(10)에 대해 절단선에서 단락되도록 한다. 제5도의 홈 세그먼트(40a, 40b, 40c 및 40d)는 직사각형 형상으로 설계되지만, 반드시 필요하지는 않다. 또한 본 발명에 의해 다른 홈 구성을 이용할 수 있다. 다시 말하면, 트랜지스터가 8각형, 16각형, 원주형, 선형 또는 다른 형태일 수도 있다.
본 발명에 따른 구조체의 절편화는 기초기술중 하나에 의해 이해하게 될 것이고, 종래의 처리단계를 포함한다. 제2도에 도시된 홈형 채널 스톱의 형성은 여기서는 상술되지 않는다. 전술한 바와 같이, 홈(40)의 형성, 홈 절연 라이닝(42)과 홈 도전성 충전재 구조체(44) 및 구조체(16, 18 및 20)는 트랜지스터의 활성 부분에 대응하는 요소를 형성하는 것과 동일한 단계에 포함되고, 단지 구조체(40, 42 및 44)를 규정하기 위해 관련 마스크 처리기술의 채택할 필요가 있다. 그러므로, 홈형 채널 스톱의 절편화에 대한 상세한 내용은 제공되지 않는다.
다음은 제3도와 제4도에 도시된 이식된 P형 불순물이 도핑된 채널 스톱 영역(50)의 절편화의 한 방법에 대한 것이다. 이러한 구조체는 다른 방법에 의해 형성될 수도 있고, 본 발명에 의해 형성 될 수도 있다. 또한 이것은 트랜지스터의 대응하는 활성 부분을 형성하는 관련 단계를 나타내지는 않고, 이러한 단계들은 종래의 방식과 동일하며, 이후 발표된 방법들과 같은 시기에 실행된다.
제6a도에서, 종래의 방식으로 P형 불순물이 도핑된 기판(10)이 제공되고, 그 위에 P-형 불순물이 도핑된 에피택시층(12)이 형성된다.
(사실, 본 명세서에서 제6a도와 첨부된 다른 도면은 본 발명의 범위를 넓히지는 않는다.)
제6b도에서, 종래의 필드 산화물 LOCOS 마스크층(58)이 에피택시층(12)의 주표면상에 형성되고, 형태화된다. 이 후, 제6c도에서, 필드 산화물층(22)이 마스크층(58)이 존재하지 않는 실리콘의 국부 산화물에 의해 성장된다. 마스크(58)는 제거된다. 대안적으로 필드 산화물층(22)은 에피택시층(12)의 전체 표면에 걸쳐 성장될 수 있고, 에칭(etching)에 의해 제거된 부분으로 마스크 처리된다.
제6d도에서, 영역(50)에 대한 블랭킷 붕소 이식이 5E11 내지 2E12/cm2의 용량의 범위내에서 전술한 방법으로 실행되므로써, P형 불순물이 도핑된 영역(50b)이 형성된다. 영역(50 및 50b)은 비교적 적은 량이 도핑된 영역이다. 이 영역들은 약 0.1 마이크론 이상의 깊이로 이동한다.
제6e도에서, 종래의 방식으로 이식되고 N+ 본체 영역(14)을 형성하기 위해 이 동되 는 N+ 도핑된 본체 영역(18)을 규정하는 종래의 마스크층(60)이 형성된다. 이것은 비교적 높게 도핑 된 N+ 농도이고, 이 위치에서 효율적으로 사라지는 영역(50b)의 P형 불순물 도핑을 극복한다. 마스크층(60)은 종래의 방식으로 제거된다.
제6f 도에서, 홈(16)은 종래의 홈(16)을 형성하기 위해 마스크 단계(도시되지 않음)와 에칭에 의해 종래의 방식으로 형성된다. 제3도에 도시된 게이트 산화물층(18), 도핑된 다층 실리콘 구조체(20 및 26), 금속층(28) 및 중첩 BPSG층(30)과 같은 다른 구조체를 형성하는 단계를 포함하는 나머지 처리단계는 종래와 동일하고 여기서는 도시되지 않는다.
제3도 또는 제4도에 도시된 구조체를 형성하는 대안적인 처리단계(설명하지는 않음)는 다음과 같다.
1. 에피택시층(12)이 형성된 기판을 가지고 시작하여, 에피택시층(12)의 주표면상에 마스크층을 형성하고, N+ 영역(14)를 규정하기 위해 상기 마스크층을 형태화한다.
2. 영역(14)에 N+ 이온을 이식한다.
3. N+ 이온을 확산하고, 동시에 두꺼운 필드 산화물을 성장한다.
(이것은 LOCOS 단계가 아님).
4. 트랜지스터의 활성 부분을 규정하기 위해 마스크층을 형성하고, 상기 마스크층을 형태화하며, 두꺼운 필드 산화물의 선택된 부분을 에칭하기 위해 마스크층을 사용한다.
5. P형 불순물이 도핑된 영역(50)을 형성하기 위해 블랭킷 P형 불순물 이식을 실행한다.
6. 주표면에 대해 단단한 마스크층을 형성하고, 홈의 위치를 정하기 위해 상기 마스크층을 형태화한다. 이후, 종래의 방식으로 홈을 에칭한다.
7. 게이트 산화물층, 다층 실리콘 도전성층, BPSG및 금속층을 형성하고 형태화하므로써 절편화를 완성한다.
본 명세서는 예시적이고, 한정되지는 않는다. 다른 수정들이 본 명세서에 비추어 그 기술에 숙련된 사람에게는 발표된 구조체와 방법임이 명백하게 될 것이고, 첨부하는 특허청구범위에 속한다.

Claims (26)

  1. 제2도전성 형태를 도핑하여 기판에 형성된 적어도 하나 이상의 활트랜지스터 본체 영역; 활성 트랜지스터 본체 영역의 기판에 형성된 적어도 하나 이상의 홈과 상기 홈에 형성된 게이트 전극: 및 기판에 형성된 채널 스톱 홈: 및 홈을 충전하고 채널 스톱 홈 주변에 근접한 주표면까지 연장되는 도전성 채널 스톱 구조체를 포함하고, 트랜지스터 주변의 기판에 위치하며, 이때 제1도전성 형태의 기판의 일부는 채널 스톱 종단 구조체에 이어서 수평적으로 근접하는 채널 스톱 종단 구조체로 구성되는 것을 특징으로 하는 주표면을 가지는 제1도전성 형태의 기판에 형성된 반도체 트랜지스터 소자.
  2. 제1항에 있어서, 상기 채널 스톱 홈이 채널 스톱 홈에 근접한 기판의 주표면까지 연장되는 절연층으로 라이닝되는 되는 것을 특징으로 하는 반도체 트랜지스터 소자.
  3. 제1항에 있어서, 상기 도전성 채널 스톱 구조체가 다결정 실리콘으로 도핑되는 것을 특징으로 하는 반도체 트랜지스터 소자.
  4. 제1항에 있어서, 주표면까지 연장되는 상기 도전성 채널 스톱 구조체의 일부분이 필드플레이트이고, 기판의 에지까지 연장되는 것을 특징으로 하는 반도체 트랜지스터 소자.
  5. 제2항에 있어서, 채널 스톱 홈을 라이닝하고, 적어도 하나 이상의 채널 홈과 채널 스톱 홈 사이의 주표면의 일부분에 중첩되는 절연층보다 두꺼운 필드산화물 절연층을 더 포함하는 것을 특징으로 하는 반도체 트랜지스터 소자.
  6. 제1항에 있어서, 기판과 동일한 형태로 도핑되어 형성되고, 기판에 수평적으로 근접한 부분보다 농도가 높게 도핑되며, 채널 스톱 홈으로부터 기판의 에지로 연장되는 기판내에 형성된 도핑된 채널 스톱 영역을 더 포함하는 것을 특징으로 하는 반도체 트랜지스터 소자.
  7. 제1항에 있어서, 상기 채널 스톱 홈이 기판의 4개 에지에 근접하여 4개 에지를 따라 연장되는 것을 특징으로 하는 반도체 트랜지스터 소자.
  8. 제1항에 있어서, 상기 채널 스톱 홈이 기판의 에지까지 연장되는 것을 특징으로 하는 반도체 트랜지스터 소자.
  9. 제1항에 있어서, 상기 채널 스톱 홈이 트랜지스터의 활성 부분을 수평적으로 둘러싸는 것을 특징으로 하는 반도체 트랜지스터 소자.
  10. 제1항에 있어서, 종단구조체가 기판에 형성된 제2 채널 스톱 홈: 및 제2 홈을 충전한 제2도전성 채널 스톱 구조체를 더 포함하는 것을 특징으로 하는 반도체 트랜지스터 소자.
  11. 기판에 형성된 적어도 하나 이상의 도핑된 영역; 및 도핑된 영역의 기판에 형성된 적어도 하나 이상의 홈과 상기 홈에 형성된 도전성 전극을 포함하는 활성 부분과 상기 활성 부분의 주변에 [적어도 하나 이상의 홈으로부터 멀리 떨어진 기판의 에지로 연장되고] 동일한 도핑 형태와 기판과는 서로 다른 도핑준위를 가지는 기판에 형성된 도핑영역으로 되도록 위치한 채널 스톱 구조체를 포함하는 종단 부분을 가지며, 상기 적어도 하나 이상의 홈이 게이트 절연층으로 라이닝되고, 상기 적어도 하나 이상의 홈과 상기 채널 스톱 구조체 사이의 주표면의 일부분을 중첩하는 필드 산화물 절연층을 더 포함하고, 상기 필드 산화물 절연층은 상기 게이트 절연층보다 두꺼우며, 상기 채널스톱 구조체는 상기 필드 산화물층의 수평 에지로부터 기판의 에지로 연장되는 것을 특징으로 하는 주표면을 가지는 기판위에 형성된 반도체 소자.
  12. 제11항에 있어서, 상기 적어도 하나 이상의 홈이 게이트 절연층으로 라이닝되고, 상기 적어도 하나 이상의 홈과 상기 채널 스톱 구조체 사이의 주표면의 일부분을 중첩하는 필드 산화물 절연층을 더 포함하고, 상기 필드 산화물층은 게이트 절연층보다 두꺼우며, 상기 채널 스톱 구조체는 필드 산화물층의 수평 에지로 연장되는 것을 특징으로 하는 반도체 소자.
  13. 제11항에 있어서, 상기 채널 스톱 구조체 도핑 영역이 기판에 수평적으로 근접한 부분 보다 농도가 높게 도핑된 것을 특징으로 하는 반도체 소자.
  14. 제11항에 있어서, 상기 종단 부분이 상기 기판의 주표면을 중첩하고, 상기 채널 스톱 구조체 도핑 영역을 중첩하도록 위치한 도전성 필드 플레이트를 더 포함하는 것을 특징으로 하는 반도체 소자.
  15. 제14항에 있어서, 상기 필드 플레이트가 도핑될 다결정 실리콘인 것을 특징으로 하는 반도체 소자.
  16. 기판의 중심부분에 적어도 하나 이상의 도핑된 활성 트랜지스터 영역을 형성하는 단계; 상기 기판에 적어도 두개 이상의 홈을 형성하여, 제1 홈은 기판의 중심부에 형성되고, 제2 홈은 상기 기판의 에지를 향하게 하는 단계; 및 제1 홈 및 제2 홈에 도전성 구조체를 형성하고, 상기 기판의 주표면으로 연장시킴으로써 기판의 에지를 향하는 제2홈이 채널 스톱 종단 구조체가 되도록 하는 단계로 구성된 것을 특징으로 하는, 기판에 채널 스톱을 포함하는 홈형 반도체 소자를 형성하는 방법.
  17. 제16항에 있어서, 상기 제1 홈 및 제2 홈 사이의 주표면상에 필드 산화물층을 형성하는 단계를 더 포함하는 홈형 반도체 소자를 형성하는 방법.
  18. 제16항에 있어서, 상기 도전성 구조체를 형성하는 단계가 다결정 실리콘으로 제1홈 및 제2홈을 충전하는 단계: 및 다결정 실리콘으로 도핑하는 단계를 더 포함하는 것을 특징으로 하는 홈형 반도체 소자를 형성하는 방법.
  19. 제16항에 있어서, 상기 제2 홈이 상기 기판의 에지로 연장되는 것을 특징으로 하는 홈형 반도체 소자를 형성하는 방법.
  20. 주표면을 가지고, 양전하를 가진 도펀트로 도핑된 기판을 제공하는 단계; 트랜지스터의 종단영역인 상기 기판의 에지를 향하는 주표면의 일부분에는 존재하지 않는 필드 산화물층을 상기 주표면의 지정된 부분에 형성하는 단계; 상기 주표면 전체에 양전하를 가진 도펀트를 이식하여 상기 종단영역에 도핑된 채널 스톱 영역을 형성하는 단계; 상기 기판의 중심부분에 음전하를 가진 도펀트를 이식하여 상기 트랜지스터의 본체 영역을 형성하는 단계; 상기 기판의 상기 중심부분에 층을 형성하는 단계: 및 상기 홈에 도전성 게이트 전극을 형성하는 단계로 구성된 것을 특징으로 하는, 채널 스톱을 포함하는 홈형 반도체 트랜지스터 소자를 형성하는 방법.
  21. 제20항에 있어서, 상기 도핑된 채널 스톱 영역에 상기 주표면을 중첩하는 도전층을 형성하는 단계를 더 포함하는 홈형 반도체 트랜지스터 소자를 형성하는 방법.
  22. 제20항에 있어서, 상기 필드 산화물층이 상기 본체영역과 상기 도핑된 채널 스톱 영역 사이의 주표면의 일부분을 중첩하는 것을 특징으로 하는 홈형 반도체 트랜지스터 소자를 형성하는 방법.
  23. 제20항에 있어서, 상기 산화물층을 형성하는 단계가 상기 기판의 상기 주표면의 국부적으로 산화물층이 형성된 부분을 포함하는 것을 특징으로 하는 홈형 반도체 트랜지스터 소자를 형성하는 방법.
  24. 제20항에 있어서, 상기 필드 산화물층을 형성하는 단계가 상기 기판의 상기 주표면에 필드 산화물층을 성장하는 단계: 및 상기 필드 산화물층을 형태화하는 단계를 포함하는 것을 특징으로 하는 홈형 반도체 트랜지스터를 형성하는 방법.
  25. 제20항에 있어서, 상기 종단영역에 홈을 형성하는 단계; 및 상기 홈을 도전성 구조체로 충전하는 단계를 더 포함하는 홈형 반도체 트랜지스터 소자를 형성하는 방법.
  26. 기판에 형성된 적어도 하나 이상의 활성 트랜지스터 도핑영역; 상기 활성 트랜지스터 도핑 영역의 상기 기판에 형성된 적어도 하나 이상의 홈과 상기 홈에 형성된 게이트 전극: 및 상기 기판에 형성된 채널 스톱 홈: 상기 홈을 충전하고, 상기 채널스톱 홈에 근접한 상기 주표면으로 연장되는 도전성 채널 스톱 구조체; 및 상기 기판에 형성되고, 기판과 동일한 도핑 형태이며, 상기 기판의 수평적으로 근접한 부분보다 농도가 높게 도핑되며, 상기 채널 스톱 홈으로부터 상기 기판의 에지로 연장되는 도핑된 채널 스톱 영역을 포함하는, 트랜지스터 주변의 기판에 위치한 채널스톱 종단 구조체로 구성된 것을 특징으로 하는, 주표면을 가지는 기판에 형성된 반도체 트랜지스터 소자.
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