JPWO2011099047A1 - 半導体装置およびその製造方法 - Google Patents

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Abstract

半導体基板に形成された素子領域Ｒ１内に、トレンチゲートを有する半導体装置であって、前記半導体基板の周縁部に、前記トレンチゲートを構成する第１のトレンチＴ１と同一深さの第２のトレンチＴ２を有する。

Description

本発明は、半導体装置およびその製造方法に係り、特にトレンチ構造を有する絶縁ゲートトランジスタなどの半導体装置におけるウェハの反りの低減に関する。
近年、携帯電話をはじめとした電子機器における低消費電力化、高機能化及び高速化に伴い、それに搭載される半導体装置も低消費電力化、高速化が要求されてきている。一般に電子機器のロードスイッチ及びＤＣ−ＤＣコンバータ等に用いられているトランジスタも、それらに対応するためにオン抵抗の小さなものが要求されている。トランジスタのオン抵抗の低減をはかるためには、個々のデバイスを微細化して、単位面積あたりに配置するトランジスタの密度を大きくすることが、一つの方法としてあげられる。具体的には、トレンチにゲート電極を形成した縦型ＭＯＳＦＥＴにおいて、トランジスタを形成しているトレンチをストライプ状に配置して、トレンチの幅を微細化すると共に、隣接するトレンチ間のピッチを小さくすることでトランジスタ密度を大きくすることが出来る。
一例として、半導体チップ内に多数のトレンチを配設し、このトレンチ内にＭＯＳＦＥＴを配設したものがある。この構造では、半導体チップの表面の一部にゲートパッドが形成され、トレンチに多結晶シリコンを充填して形成されるゲート電極は、半導体チップの周縁に沿って形成されるゲート配線によって、このゲートパッドに接続される（特許文献１）。
このようなＭＯＳＦＥＴについても、製造に際しては、通常の半導体装置と同様、シリコンウェハ内に、多数の素子領域を形成し、各素子領域にＭＯＳＦＥＴを作りこみ、素子領域間のスクライブ領域に沿って、ダイシングソーを用いて、個々の素子チップに分断するという方法がとられている。
このような状況の中で、近年、１枚のウェハから製造される半導体チップの数を増大して素子の収率を向上し、半導体チップの製造コストを低減するため、ウェハは大口径化が進んでいる。
ウェハの口径が大きくなると反りの影響が大きくなる。たとえばフォトリソグラフィを用いて素子領域を形成する際、フォトレジストを露光する際、マスクアライメントが困難となる。また、ウェハの搬送時に割れが発生したりクラックが発生したりするという問題もある。またダイシングソーで切断溝を形成した後にチップに分断する際、ウェハに貼着した粘着テープを引き伸ばして分断する場合、ウェハに与えられるストレスが大きくなり、チッピングを引き起こすなどの問題もあった。
これらは、半導体装置の生産歩留まりを低下させ、製造コストを増大させることになる。このため、ウェハの反りの問題は深刻な問題となっている。
そこでトレンチ型ゲート構造を有する半導体素子の製造に際しても、ゲート用トレンチをエッチングによって形成する際、ウェハのスクライブ領域に溝を形成し、反りを低減しようとする方法も提案されている（特許文献２）。
日本国特開2007-48769号公報 日本国特開2003-332270号公報
上述したように、従来のストライプ状トレンチゲートを有する半導体装置では、周縁部のスクライブ領域に溝を形成することで、反りを低減する点について記載されているものの、特許文献２において図（図４あるいは図８）にも示されているように、深い溝が形成されている。このようにエピタキシャル成長層の下面に到達する程度まで深い溝部が形成されている。
このため、製造に時間がかかるうえ、専有面積が大きくなるという問題もある。
本発明は、前記実情に鑑みてなされたもので、製造が容易で信頼性の高い半導体装置を提供することを目的とする。
上記課題を解決するために、本発明は、半導体基板に形成された素子領域内に、トレンチゲートを有する半導体装置であって、前記半導体基板の周縁部に、前記トレンチゲートを構成する第１のトレンチと同一深さの第２のトレンチを有することを特徴とする。
この構成によれば、スクライブ領域に形成する第２のトレンチが、トレンチゲートを構成する第１のトレンチと同一深さであるため、従来よりも浅いことでウェハの反り抑制効果を維持しつつ機械的強度を良好に維持することができ、相反する２つの要求をかなえることができる。またトレンチゲートの形成工程で同時にスクライブ領域に第２のトレンチが形成されるため、製造コストが安価である。また、ウェハ全面にわたってトレンチを形成することになり、トレンチエッチング工程におけるトレンチ形状の安定化をはかることができる。従って電気的特性のばらつきが低減され、歩留まりの向上を図ることができる。
また、本発明は、上記半導体装置であって、前記第２のトレンチの内壁には酸化膜を介して多結晶シリコン膜が形成されたものを含む。
この構成により、トレンチゲート形成のためのマスクを変更するのみで、何ら工程の付加なしに、スクライブ領域にトレンチが形成されるため、作業性がきわめて良好である。
また、本発明は、上記半導体装置であって、前記半導体基板は、半導体基体と前記半導体基体表面に形成されたエピタキシャル成長層とで構成され、前記第１及び第２のトレンチは前記半導体基体と前記エピタキシャル成長層との界面には到達しない程度の深さであるものを含む。
この構成により、第１及び第２のトレンチは浅く形成されるため、エピタキシャル成長層の剥離などのおそれもなく、歩留まりの向上をはかることができる。
また、本発明は、上記半導体装置であって、前記第２のトレンチは、前記第１のトレンチと平行に形成されたものを含む。
この構成により、マスクパターンに沿ってエッチングを行いトレンチを形成する際、安定したパターニングが可能となる。
また、本発明は、上記半導体装置であって、前記第２のトレンチは、前記素子領域の端縁に平行であって、前記素子領域を囲むように形成されたものを含む。
この構成により、素子領域を囲むようにトレンチを形成しているため、より安定した形状を得ることができる。
また、本発明は、上記半導体装置であって、前記第２のトレンチは、前記第１のトレンチと同一幅であるものを含む。
この構成により、パターニングが容易であるだけでなく、面全体にわたってほぼ均一なトレンチエッチングを行うことになるため、エッチング精度も向上する。
また、本発明は、上記半導体装置であって、半導体基板を用意する工程と、半導体基板の素子領域内に第１のトレンチを形成するとともに、前記素子領域を囲むスクライブ領域に、第２のトレンチを形成する工程と、前記第１及び第２のトレンチの内壁を酸化し、酸化シリコン膜を形成するとともに、内部に多結晶シリコンを充填し、第１のトレンチにゲート電極を形成する工程と、不純物導入および電極形成を経て、トレンチゲート型半導体装置を形成する工程と、前記スクライブ領域にダイシングブレードをあて、複数の半導体装置に分割する分割工程とを含むものを含む。
この構成により、１回のトレンチエッチングで同時にスクライブ領域にもトレンチを形成することができ、極めて製造作業性が良好である。またトレンチゲートを構成する第１のトレンチと同一深さであるため、ウェハの反り抑制効果を維持しつつ機械的強度を良好に維持することができる。また、ウェハ全面にわたってトレンチを形成することになり、トレンチエッチング工程におけるトレンチ形状の安定化を図ることができる。
また、本発明は、上記半導体装置の製造方法であって、前記第１のトレンチ内壁に酸化シリコン膜を形成するとともに、多結晶シリコンを充填してゲート電極を形成すると同時に、前記第２のトレンチ内壁にも酸化シリコン膜を形成するとともに、多結晶シリコンを充填する工程を含む。
また、本発明は、上記半導体装置の製造方法であって、前記半導体基板を用意する工程は、半導体基体表面にエピタキシャル成長層を形成する工程と、前記エピタキシャル成長層との界面には到達しない程度の深さまで、第１及び第２のトレンチを形成する工程と含む。
また、本発明は、上記半導体装置の製造方法であって、前記トレンチを形成する工程は、前記第２のトレンチが、前記第１のトレンチと平行となるように、第１及び第２のトレンチを同時に形成する工程を含む。
また、本発明は、上記半導体装置の製造方法であって、前記トレンチを形成する工程は、前記第２のトレンチが、前記素子領域の端縁に平行であって、前記素子領域を囲むように、第１及び第２のトレンチを同時に形成する工程を含む。
また、本発明は、上記半導体装置の製造方法であって、前記第２のトレンチは前記第１のトレンチと同一幅となるように、前記スクライブ領域内に所定間隔で複数本ずつ形成される。
以上詳述したように、本発明の半導体装置によれば、ウェハの反りが抑制され、パターン精度が向上するため、高精度で信頼性の高い半導体装置を提供することが可能となる。
トレンチゲートと同一工程でスクライブ領域へのトレンチ形成が実現されるため、製造コストの低減を図ることができる。
トレンチ形状の安定化をはかることができ、電気的特性のばらつきを抑制し、信頼性の向上を図ることができる。
本発明の実施の形態１に係るトレンチＭＯＳＦＥＴの要部断面図 本発明の実施の形態１に係るトレンチＭＯＳＦＥＴの要部拡大断面図 本発明の実施の形態１に係るトレンチＭＯＳＦＥＴの上面図 図３のＡ−Ａ断面図 （ａ）乃至（ｄ）は、本発明の実施の形態１に係るトレンチＭＯＳＦＥＴの製造工程を示す図 同ＭＯＳＦＥＴの製造工程における半導体ウェハを示す要部説明図 本発明の実施の形態２に係る同ＭＯＳＦＥＴの製造工程における半導体ウェハを示す要部説明図 本発明の実施の形態３に係るトレンチＭＯＳＦＥＴの要部拡大断面図
以下本発明の実施の形態について、図面を参照しつつ詳細に説明する。
（実施の形態１）
図１は本発明の実施の形態に係るトレンチＭＯＳＦＥＴの端縁部を示す説明図、図２は要部拡大図、図３および図４はトレンチＭＯＳＦＥＴの全体図であり、図３は上面図、図４は図３のＡ-Ａ断面図、図５（ａ）乃至（ｄ）は本実施の形態のトレンチＭＯＳＦＥＴの製造工程図を示している。なお、図１および２は、図３のＢ−Ｂ断面に相当する。
本実施の形態のトレンチＭＯＳＦＥＴは、図１乃至４に示すように、半導体基板に形成された素子領域内に、トレンチゲートを有する半導体装置であって、半導体基板の周縁部に、トレンチゲートを構成する第１のトレンチＴ１と同一深さの第２のトレンチＴ２を有することを特徴とする。ここで第１のトレンチＴ１の幅Ｗ１とスクライブ領域Ｒ２における第２のトレンチＴ２の幅Ｗ２は同一とする。
他の部分については通例の構成をとっており、図１乃至４に示すように、ソース領域１３は、半導体層内に第１のトレンチＴ１を形成するとともに、この第１のトレンチＴ１内に酸化シリコンからなるゲート酸化膜１０を介して多結晶シリコンを充填して形成したトレンチゲート７に接し、その両端に一定の深さを持つように形成され、ソースコンタクト開口部３においてソース電極１ｓ（ソースパッド）に電気的に接続されている。
ドレイン領域はＮ-型エピタキシャル層６及びＮ+型シリコン基板５で構成され、半導体チップの裏面全体がドレイン電極１ｄとなっている。
すなわち、Ｎ+型シリコン基板５の表面に形成されたＮ-型エピタキシャル層６内に形成された複数のストライプ状のトレンチＴ１内にゲート酸化膜１０を介して多結晶シリコン膜（導電体層）を埋め込み形成したトレンチゲート７と、前記半導体層表面を覆う酸化シリコン膜からなる絶縁膜１５と、この絶縁膜１５に形成された、ソースコンタクト開口部３を介して前記ソース領域１３にコンタクトするように形成されたソース電極１ｓと、トレンチゲート７の周縁部でトレンチゲート７に接続されたゲート周辺配線２と、前記ソース電極１ｓと同一表面上であって、前記ソース電極１ｓから離間した位置に形成され、前記ゲート周辺配線２に接続されるゲート電極１ｇと、裏面部に形成されたドレイン電極１ｄとを具備している。
なお、図３および４に示すように、ゲート周辺配線２はチップ周縁部に加え、ゲート電極１ｇの形成領域を囲むように、ゲート電極１ｇの形成領域とソース電極１ｓの間にも配設されているため、トレンチゲートへの給電のための給電ラインをより短くし、配線抵抗の低減をはかることができる。
次に本発明の半導体装置の製造方法を、図５を参照して説明する。製造方法については、トレンチ形成のための製造工程については何ら従来と変わるものではない。
ストライプ状のトレンチゲート構造を有するＮ型ＭＯＳＦＥＴの製造方法は、図５（ａ）に示すように、半導体基板を構成するシリコン基板５としてＮ+型のシリコンウェハを使用し、その表面にＮ-型エピタキシャル層６を形成する。このＮ-型エピタキシャル層内にＰ型ウェル層１１を形成する。
次に、図５（ｂ）に示すようにフォトリソグラフィー及びドライエッチングにより、Ｐ型ウェル層１１の形成されたＮ-型エピタキシャル層６表面に第１及び第２のトレンチＴ１，Ｔ２を形成する。素子領域には第１のトレンチＴ１、スクライブ領域には第２のトレンチＴ２とするが、同一幅同一方向のパターンとする。
この後、図５（ｃ）に示すようにトレンチ側壁に熱酸化により厚膜３０ｎｍ程度のゲート酸化膜１０を形成したのち、トレンチＴ１，Ｔ２内にＣＶＤ法によって多結晶シリコン膜（トレンチゲート）７を堆積し、この多結晶シリコン膜（７）に不純物ドーピングを行う。引き続き、化学機械研磨（ＣＭＰ）あるいはエッチバックにより不要部を除去したのち、熱酸化により、この多結晶シリコン膜（７）上に酸化シリコン膜（絶縁膜９）を形成する。
ソース領域１３となるＮ型拡散層及びボディコンタクト領域１２となるＰ+型拡散層を形成するため、図５（ｄ）に示すように、Ｐ型ウェル層１１中にイオン注入法を用いて、リン及びボロン不純物を注入する。
その後、半導体基板表面に絶縁膜８及び保護膜１４を堆積しソース電極１ｓとソース領域１３を電気的に導通させるため、ソースコンタクト開口部３を設けて、アルミニウム薄膜を形成し、ソース電極１ｓなどを構成する金属配線を形成する。このようにして、素子領域Ｒ１およびスクライブ領域Ｒ２にそれぞれ同一深さのトレンチＴ１，Ｔ２を有する半導体ウェハを形成する。
そして、図６は半導体ウェハの一部を示す平面図である、スクライブ領域Ｒ２をダイシングソーで切削することで、半導体ウェハから各素子領域Ｒ１に分割し、複数の素子チップを形成する。
このようにして、トレンチ形成に際し、マスクパターンを変更するのみで、図１乃至図４に示した半導体装置が形成される。
なお、ダイシングに際しては図１にダイシングラインＤ１で示す位置で分断されるため、素子チップの周縁部に第２のトレンチＴ２が存在する。これにより、電極や配線などの形成に際し、シリコン基板と電極や配線材料との間の線膨張率の差により微小変形が生じるのを防止することができる。
また、場合によっては図１にダイシングラインＤ２で示す位置で分断し、素子チップの周縁部にトレンチが存在しないようにすることも可能である。ただ、この場合も、ウェハレベルでは反りを防止することができるため、有効である。
本実施の形態では、図６に示すように、素子領域Ｒ１に形成されるトレンチゲートを構成する第１のトレンチＴ１と同一工程で同一幅、同一深さとなるように、スクライブ領域Ｒ２に第２のトレンチＴ２を形成し、半導体ウェハの反りの抑制をはかり、高精度のパターン形成を可能にするものである。破線は１チップ単位を示す。
また、第２のトレンチＴ２が浅いため、機械的強度の低下もなく、強度を良好に維持することができる。またトレンチゲートの形成工程で同時にスクライブ領域Ｒ２に第２のトレンチが形成されるため、製造コストが安価である。また、ウェハ全面にわたってトレンチを形成することになり、トレンチエッチング工程におけるトレンチ形状の安定化を図ることができる。従ってこの半導体ウェハから形成される半導体装置（素子チップ）においても電気的特性のばらつきが低減され、歩留まりの向上を図ることができる。
また、半導体ウェハに反りがないため、電極パターンの形成など他工程についても高精度化をはかることができる。
さらにまた、素子領域Ｒ１を囲むように、スクライブ領域Ｒ２に複数の第２のトレンチＴ２が形成されているため、応力が解放され、素子領域Ｒ１毎に独立した状態となるため、反りのさらなる低減が可能となる。また、イオン注入工程などで高温化する場合にも表面は熱的に分離した状態となるため、信頼性の向上をはかることができる。
（実施の形態２）
次に本発明の実施の形態２について説明する。
実施の形態２では、図７に示すように、前記実施の形態１におけるスクライブ領域Ｒ２の第２のトレンチＴ２の方向を変更し、第２のトレンチＴ２が、前記第１のトレンチＴ１と平行となるように、形成されている。この場合も第１及び第２のトレンチＴ１，Ｔ２は同時に形成される。
この構成によれば、第１及び第２のトレンチＴ１，Ｔ２はすべて同一方向に走行するため、安定したパターニングが可能となる。破線は１チップ単位を示す。
（実施の形態３）
次に本発明の実施の形態３について説明する。
実施の形態３では、図８に示すように、第１のトレンチＴ１の幅Ｗ１よりもスクライブ領域Ｒ２における第２のトレンチＴ２の幅Ｗ２を大きく形成したものである。他の構成については前記実施の形態と同様である。
この構成によれば、マスクパターンの形成が容易で、安定したパターニングが可能となる。
なお、前記実施の形態では第２のトレンチＴ２内には多結晶シリコンを充填したが、ポリイミド等の絶縁性材料を充填してもよい。
また前記実施の形態では、トレンチＭＯＳＦＥＴについて説明したが、ＭＯＳＦＥＴに限定されることなく、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、トレンチキャパシタ、ＤＲＡＭなど、トレンチ構造を有する他の素子にも適用可能である。
以上説明してきたように、本発明によれば、反りを低減し機械的強度が高く信頼性の高い半導体装置を提供できることから、微細構造の電子デバイスへの適用が有効である。
１ｇ ゲート電極
１ｓ ソース電極
１ｄ ドレイン電極
２ ゲート周辺配線
３ ソースコンタクト開口部
Ｔ１ 第１のトレンチ
Ｔ２ 第２のトレンチ
５ Ｎ+型シリコン基板
６ Ｎ-型エピタキシャル層
７ トレンチゲート（多結晶シリコン）
８、９ 絶縁膜
１０ ゲート酸化膜
１１ Ｐ型ウェル層（ボディ領域）
１２ ボディコンタクト領域
１３ ソース領域
１４ 保護膜
Ｒ１ 素子領域
Ｒ２ スクライブ領域
本発明は、半導体装置およびその製造方法に係り、特にトレンチ構造を有する絶縁ゲートトランジスタなどの半導体装置におけるウェハの反りの低減に関する。
近年、携帯電話をはじめとした電子機器における低消費電力化、高機能化及び高速化に伴い、それに搭載される半導体装置も低消費電力化、高速化が要求されてきている。一般に電子機器のロードスイッチ及びＤＣ−ＤＣコンバータ等に用いられているトランジスタも、それらに対応するためにオン抵抗の小さなものが要求されている。トランジスタのオン抵抗の低減をはかるためには、個々のデバイスを微細化して、単位面積あたりに配置するトランジスタの密度を大きくすることが、一つの方法としてあげられる。具体的には、トレンチにゲート電極を形成した縦型ＭＯＳＦＥＴにおいて、トランジスタを形成しているトレンチをストライプ状に配置して、トレンチの幅を微細化すると共に、隣接するトレンチ間のピッチを小さくすることでトランジスタ密度を大きくすることが出来る。
一例として、半導体チップ内に多数のトレンチを配設し、このトレンチ内にＭＯＳＦＥＴを配設したものがある。この構造では、半導体チップの表面の一部にゲートパッドが形成され、トレンチに多結晶シリコンを充填して形成されるゲート電極は、半導体チップの周縁に沿って形成されるゲート配線によって、このゲートパッドに接続される（特許文献１）。
このようなＭＯＳＦＥＴについても、製造に際しては、通常の半導体装置と同様、シリコンウェハ内に、多数の素子領域を形成し、各素子領域にＭＯＳＦＥＴを作りこみ、素子領域間のスクライブ領域に沿って、ダイシングソーを用いて、個々の素子チップに分断するという方法がとられている。
このような状況の中で、近年、１枚のウェハから製造される半導体チップの数を増大して素子の収率を向上し、半導体チップの製造コストを低減するため、ウェハは大口径化が進んでいる。
ウェハの口径が大きくなると反りの影響が大きくなる。たとえばフォトリソグラフィを用いて素子領域を形成する際、フォトレジストを露光する際、マスクアライメントが困難となる。また、ウェハの搬送時に割れが発生したりクラックが発生したりするという問題もある。またダイシングソーで切断溝を形成した後にチップに分断する際、ウェハに貼着した粘着テープを引き伸ばして分断する場合、ウェハに与えられるストレスが大きくなり、チッピングを引き起こすなどの問題もあった。
これらは、半導体装置の生産歩留まりを低下させ、製造コストを増大させることになる。このため、ウェハの反りの問題は深刻な問題となっている。
そこでトレンチ型ゲート構造を有する半導体素子の製造に際しても、ゲート用トレンチをエッチングによって形成する際、ウェハのスクライブ領域に溝を形成し、反りを低減しようとする方法も提案されている（特許文献２）。
日本国特開２００７−４８７６９号公報 日本国特開２００３−３３２２７０号公報
上述したように、従来のストライプ状トレンチゲートを有する半導体装置では、周縁部のスクライブ領域に溝を形成することで、反りを低減する点について記載されているものの、特許文献２において図（図４あるいは図８）にも示されているように、深い溝が形成されている。このようにエピタキシャル成長層の下面に到達する程度まで深い溝部が形成されている。
このため、製造に時間がかかるうえ、専有面積が大きくなるという問題もある。
本発明は、前記実情に鑑みてなされたもので、製造が容易で信頼性の高い半導体装置を提供することを目的とする。
上記課題を解決するために、本発明は、半導体基板に形成された素子領域内に、トレンチゲートを有する半導体装置であって、前記半導体基板の周縁部に、前記トレンチゲートを構成する第１のトレンチと同一深さの第２のトレンチを有することを特徴とする。
この構成によれば、スクライブ領域に形成する第２のトレンチが、トレンチゲートを構成する第１のトレンチと同一深さであるため、従来よりも浅いことでウェハの反り抑制効果を維持しつつ機械的強度を良好に維持することができ、相反する２つの要求をかなえることができる。またトレンチゲートの形成工程で同時にスクライブ領域に第２のトレンチが形成されるため、製造コストが安価である。また、ウェハ全面にわたってトレンチを形成することになり、トレンチエッチング工程におけるトレンチ形状の安定化をはかることができる。従って電気的特性のばらつきが低減され、歩留まりの向上を図ることができる。
また、本発明は、上記半導体装置であって、前記第２のトレンチの内壁には酸化膜を介して多結晶シリコン膜が形成されたものを含む。
この構成により、トレンチゲート形成のためのマスクを変更するのみで、何ら工程の付加なしに、スクライブ領域にトレンチが形成されるため、作業性がきわめて良好である。
また、本発明は、上記半導体装置であって、前記半導体基板は、半導体基体と前記半導体基体表面に形成されたエピタキシャル成長層とで構成され、前記第１及び第２のトレンチは前記半導体基体と前記エピタキシャル成長層との界面には到達しない程度の深さであるものを含む。
この構成により、第１及び第２のトレンチは浅く形成されるため、エピタキシャル成長層の剥離などのおそれもなく、歩留まりの向上をはかることができる。
また、本発明は、上記半導体装置であって、前記第２のトレンチは、前記第１のトレンチと平行に形成されたものを含む。
この構成により、マスクパターンに沿ってエッチングを行いトレンチを形成する際、安定したパターニングが可能となる。
また、本発明は、上記半導体装置であって、前記第２のトレンチは、前記素子領域の端縁に平行であって、前記素子領域を囲むように形成されたものを含む。
この構成により、素子領域を囲むようにトレンチを形成しているため、より安定した形状を得ることができる。
また、本発明は、上記半導体装置であって、前記第２のトレンチは、前記第１のトレンチと同一幅であるものを含む。
この構成により、パターニングが容易であるだけでなく、面全体にわたってほぼ均一なトレンチエッチングを行うことになるため、エッチング精度も向上する。
また、本発明は、上記半導体装置であって、半導体基板を用意する工程と、半導体基板の素子領域内に第１のトレンチ、前記素子領域を囲むスクライブ領域に、第２のトレンチをそれぞれ形成するトレンチ形成工程と、前記第１及び第２のトレンチの内壁を酸化し、酸化シリコン膜を形成するとともに、内部に多結晶シリコンを充填し、第１のトレンチにゲート電極を形成する工程と、不純物導入および電極形成を経て、トレンチゲート型半導体装置を形成する工程と、前記スクライブ領域にダイシングブレードをあて、複数の半導体装置に分割する分割工程とを含むものを含む。
この構成により、１回のトレンチエッチングで同時にスクライブ領域にもトレンチを形成することができ、極めて製造作業性が良好である。またトレンチゲートを構成する第１のトレンチと同一深さであるため、ウェハの反り抑制効果を維持しつつ機械的強度を良好に維持することができる。また、ウェハ全面にわたってトレンチを形成することになり、トレンチエッチング工程におけるトレンチ形状の安定化を図ることができる。
また、本発明は、上記半導体装置の製造方法であって、前記第１のトレンチ内壁に酸化シリコン膜を形成するとともに、多結晶シリコンを充填してゲート電極を形成すると同時に、前記第２のトレンチ内壁にも酸化シリコン膜を形成するとともに、多結晶シリコンを充填する工程を含む。
また、本発明は、上記半導体装置の製造方法であって、前記半導体基板を用意する工程は、半導体基体表面にエピタキシャル成長層を形成する工程を含み、前記トレンチ形成工程は、前記エピタキシャル成長層との界面には到達しない程度の深さまで、第１及び第２のトレンチを形成する工程であるものを含む。
また、本発明は、上記半導体装置の製造方法であって、前記トレンチ形成工程は、前記第２のトレンチが、前記第１のトレンチと平行となるように、第１及び第２のトレンチを同時に形成する工程を含む。
また、本発明は、上記半導体装置の製造方法であって、前記トレンチ形成工程は、前記第２のトレンチが、前記素子領域の端縁に平行であって、前記素子領域を囲むように、第１及び第２のトレンチを同時に形成する工程を含む。
また、本発明は、上記半導体装置の製造方法であって、前記第２のトレンチは前記第１のトレンチと同一幅となるように、前記スクライブ領域内に所定間隔で複数本ずつ形成される。
以上詳述したように、本発明の半導体装置によれば、ウェハの反りが抑制され、パターン精度が向上するため、高精度で信頼性の高い半導体装置を提供することが可能となる。
トレンチゲートと同一工程でスクライブ領域へのトレンチ形成が実現されるため、製造コストの低減を図ることができる。
トレンチ形状の安定化をはかることができ、電気的特性のばらつきを抑制し、信頼性の向上を図ることができる。
本発明の実施の形態１に係るトレンチＭＯＳＦＥＴの要部断面図 本発明の実施の形態１に係るトレンチＭＯＳＦＥＴの要部拡大断面図 本発明の実施の形態１に係るトレンチＭＯＳＦＥＴの上面図 図３のＡ−Ａ断面図 （ａ）乃至（ｄ）は、本発明の実施の形態１に係るトレンチＭＯＳＦＥＴの製造工程を示す図 同ＭＯＳＦＥＴの製造工程における半導体ウェハを示す要部説明図 本発明の実施の形態２に係る同ＭＯＳＦＥＴの製造工程における半導体ウェハを示す要部説明図 本発明の実施の形態３に係るトレンチＭＯＳＦＥＴの要部拡大断面図
以下本発明の実施の形態について、図面を参照しつつ詳細に説明する。
（実施の形態１）
図１は本発明の実施の形態に係るトレンチＭＯＳＦＥＴの端縁部を示す説明図、図２は要部拡大図、図３および図４はトレンチＭＯＳＦＥＴの全体図であり、図３は上面図、図４は図３のＡ-Ａ断面図、図５（ａ）乃至（ｄ）は本実施の形態のトレンチＭＯＳＦＥＴの製造工程図を示している。なお、図１および２は、図３のＢ−Ｂ断面に相当する。
本実施の形態のトレンチＭＯＳＦＥＴは、図１乃至４に示すように、半導体基板に形成された素子領域内に、トレンチゲートを有する半導体装置であって、半導体基板の周縁部に、トレンチゲートを構成する第１のトレンチＴ１と同一深さの第２のトレンチＴ２を有することを特徴とする。ここで第１のトレンチＴ１の幅Ｗ１とスクライブ領域Ｒ２における第２のトレンチＴ２の幅Ｗ２は同一とする。
他の部分については通例の構成をとっており、図１乃至４に示すように、ソース領域１３は、半導体層内に第１のトレンチＴ１を形成するとともに、この第１のトレンチＴ１内に酸化シリコンからなるゲート酸化膜１０を介して多結晶シリコンを充填して形成したトレンチゲート７に接し、その両端に一定の深さを持つように形成され、ソースコンタクト開口部３においてソース電極１ｓ（ソースパッド）に電気的に接続されている。
ドレイン領域はＮ−型エピタキシャル層６及びＮ＋型シリコン基板５で構成され、半導体チップの裏面全体がドレイン電極１ｄとなっている。
すなわち、Ｎ＋型シリコン基板５の表面に形成されたＮ−型エピタキシャル層６内に形成された複数のストライプ状のトレンチＴ１内にゲート酸化膜１０を介して多結晶シリコン膜（導電体層）を埋め込み形成したトレンチゲート７と、前記半導体層表面を覆う酸化シリコン膜からなる絶縁膜１５と、この絶縁膜１５に形成された、ソースコンタクト開口部３を介して前記ソース領域１３にコンタクトするように形成されたソース電極１ｓと、トレンチゲート７の周縁部でトレンチゲート７に接続されたゲート周辺配線２と、前記ソース電極１ｓと同一表面上であって、前記ソース電極１ｓから離間した位置に形成され、前記ゲート周辺配線２に接続されるゲート電極１ｇと、裏面部に形成されたドレイン電極１ｄとを具備している。
なお、図３および４に示すように、ゲート周辺配線２はチップ周縁部に加え、ゲート電極１ｇの形成領域を囲むように、ゲート電極１ｇの形成領域とソース電極１ｓの間にも配設されているため、トレンチゲートへの給電のための給電ラインをより短くし、配線抵抗の低減をはかることができる。
次に本発明の半導体装置の製造方法を、図５を参照して説明する。製造方法については、トレンチ形成のための製造工程については何ら従来と変わるものではない。
ストライプ状のトレンチゲート構造を有するＮ型ＭＯＳＦＥＴの製造方法は、図５（ａ）に示すように、半導体基板を構成するＮ＋型シリコン基板５としてＮ＋型のシリコンウェハを使用し、その表面にＮ−型エピタキシャル層６を形成する。このＮ−型エピタキシャル層内にＰ型ウェル層１１を形成する。
次に、図５（ｂ）に示すようにフォトリソグラフィー及びドライエッチングにより、Ｐ型ウェル層１１の形成されたＮ−型エピタキシャル層６表面に第１及び第２のトレンチＴ１，Ｔ２を形成する。素子領域には第１のトレンチＴ１、スクライブ領域には第２のトレンチＴ２とするが、同一幅同一方向のパターンとする。
この後、図５（ｃ）に示すようにトレンチ側壁に熱酸化により厚膜３０ｎｍ程度のゲート酸化膜１０を形成したのち、トレンチＴ１，Ｔ２内にＣＶＤ法によって多結晶シリコン膜（トレンチゲート）７を堆積し、この多結晶シリコン膜（７）に不純物ドーピングを行う。引き続き、化学機械研磨（ＣＭＰ）あるいはエッチバックにより不要部を除去したのち、熱酸化により、この多結晶シリコン膜（７）上に酸化シリコン膜（絶縁膜９）を形成する。
ソース領域１３となるＮ型拡散層及びボディコンタクト領域１２となるＰ+型拡散層を形成するため、図５（ｄ）に示すように、Ｐ型ウェル層１１中にイオン注入法を用いて、リン及びボロン不純物を注入する。
その後、半導体基板表面に絶縁膜８及び保護膜１４を堆積しソース電極１ｓとソース領域１３を電気的に導通させるため、ソースコンタクト開口部３を設けて、アルミニウム薄膜を形成し、ソース電極１ｓなどを構成する金属配線を形成する。このようにして、素子領域Ｒ１およびスクライブ領域Ｒ２にそれぞれ同一深さのトレンチＴ１，Ｔ２を有する半導体ウェハを形成する。
そして、図６は半導体ウェハの一部を示す平面図である、スクライブ領域Ｒ２をダイシングソーで切削することで、半導体ウェハから各素子領域Ｒ１に分割し、複数の素子チップを形成する。
このようにして、トレンチ形成に際し、マスクパターンを変更するのみで、図１乃至図４に示した半導体装置が形成される。
なお、ダイシングに際しては図１にダイシングラインＤ１で示す位置で分断されるため、素子チップの周縁部に第２のトレンチＴ２が存在する。これにより、電極や配線などの形成に際し、シリコン基板と電極や配線材料との間の線膨張率の差により微小変形が生じるのを防止することができる。
また、場合によっては図１にダイシングラインＤ２で示す位置で分断し、素子チップの周縁部にトレンチが存在しないようにすることも可能である。ただ、この場合も、ウェハレベルでは反りを防止することができるため、有効である。
本実施の形態では、図６に示すように、素子領域Ｒ１に形成されるトレンチゲートを構成する第１のトレンチＴ１と同一工程で同一幅、同一深さとなるように、スクライブ領域Ｒ２に第２のトレンチＴ２を形成し、半導体ウェハの反りの抑制をはかり、高精度のパターン形成を可能にするものである。破線は１チップ単位を示す。
また、第２のトレンチＴ２が浅いため、機械的強度の低下もなく、強度を良好に維持することができる。またトレンチゲートの形成工程で同時にスクライブ領域Ｒ２に第２のトレンチが形成されるため、製造コストが安価である。また、ウェハ全面にわたってトレンチを形成することになり、トレンチエッチング工程におけるトレンチ形状の安定化を図ることができる。従ってこの半導体ウェハから形成される半導体装置（素子チップ）においても電気的特性のばらつきが低減され、歩留まりの向上を図ることができる。
また、半導体ウェハに反りがないため、電極パターンの形成など他工程についても高精度化をはかることができる。
さらにまた、素子領域Ｒ１を囲むように、スクライブ領域Ｒ２に複数の第２のトレンチＴ２が形成されているため、応力が解放され、素子領域Ｒ１毎に独立した状態となるため、反りのさらなる低減が可能となる。また、イオン注入工程などで高温化する場合にも表面は熱的に分離した状態となるため、信頼性の向上をはかることができる。
（実施の形態２）
次に本発明の実施の形態２について説明する。
実施の形態２では、図７に示すように、前記実施の形態１におけるスクライブ領域Ｒ２の第２のトレンチＴ２の方向を変更し、第２のトレンチＴ２が、前記第１のトレンチＴ１と平行となるように、形成されている。この場合も第１及び第２のトレンチＴ１，Ｔ２は同時に形成される。
この構成によれば、第１及び第２のトレンチＴ１，Ｔ２はすべて同一方向に走行するため、安定したパターニングが可能となる。破線は１チップ単位を示す。
（実施の形態３）
次に本発明の実施の形態３について説明する。
実施の形態３では、図８に示すように、第１のトレンチＴ１の幅Ｗ１よりもスクライブ領域Ｒ２における第２のトレンチＴ２の幅Ｗ２を大きく形成したものである。他の構成については前記実施の形態と同様である。
この構成によれば、マスクパターンの形成が容易で、安定したパターニングが可能となる。
なお、前記実施の形態では第２のトレンチＴ２内には多結晶シリコンを充填したが、ポリイミド等の絶縁性材料を充填してもよい。
また前記実施の形態では、トレンチＭＯＳＦＥＴについて説明したが、ＭＯＳＦＥＴに限定されることなく、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、トレンチキャパシタ、ＤＲＡＭなど、トレンチ構造を有する他の素子にも適用可能である。
以上説明してきたように、本発明によれば、反りを低減し機械的強度が高く信頼性の高い半導体装置を提供できることから、微細構造の電子デバイスへの適用が有効である。
１ｇ ゲート電極
１ｓ ソース電極
１ｄ ドレイン電極
２ ゲート周辺配線
３ ソースコンタクト開口部
Ｔ１ 第１のトレンチ
Ｔ２ 第２のトレンチ
５ Ｎ＋型シリコン基板
６ Ｎ−型エピタキシャル層
７ トレンチゲート（多結晶シリコン膜）
８、９ 絶縁膜
１０ ゲート酸化膜
１１ Ｐ型ウェル層（ボディ領域）
１２ ボディコンタクト領域
１３ ソース領域
１４ 保護膜
Ｒ１ 素子領域
Ｒ２ スクライブ領域

Claims (12)

  1. 半導体基板に形成された素子領域内に、トレンチゲートを有する半導体装置であって、
    前記半導体基板の周縁部に、前記トレンチゲートを構成する第１のトレンチと同一深さの第２のトレンチを有する半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記第２のトレンチの内壁には酸化膜を介して多結晶シリコン膜が形成された半導体装置。
  3. 請求項１に記載の半導体装置であって、
    前記半導体基板は、半導体基体と前記半導体基体表面に形成されたエピタキシャル成長層とで構成され、
    前記第１及び第２のトレンチは前記半導体基体と前記エピタキシャル成長層との界面には到達しない程度の深さである半導体装置。
  4. 請求項１乃至３のいずれかに記載の半導体装置であって、
    前記第２のトレンチは、前記第１のトレンチと平行に形成された半導体装置。
  5. 請求項１乃至４のいずれかに記載の半導体装置であって、
    前記第２のトレンチは、前記素子領域の端縁に平行であって、前記素子領域を囲むように形成された半導体装置。
  6. 請求項１乃至５のいずれかに記載の半導体装置であって、
    前記第２のトレンチは、前記第１のトレンチと同一幅である半導体装置。
  7. 半導体基板を用意する工程と、
    半導体基板の素子領域内に第１のトレンチを形成するとともに、前記素子領域を囲むスクライブ領域に、第２のトレンチを形成する工程と、
    前記第１及び第２のトレンチの内壁を酸化し、酸化シリコン膜を形成するとともに、内部に多結晶シリコンを充填し、第１のトレンチにゲート電極を形成する工程と、
    不純物導入および電極形成を経て、トレンチゲート型半導体装置を形成する工程と、
    前記スクライブ領域にダイシングブレードをあて、複数の半導体装置に分割する分割工程とを含む半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法であって、
    前記第１のトレンチ内壁に酸化シリコン膜を形成するとともに、多結晶シリコンを充填してゲート電極を形成すると同時に、前記第２のトレンチ内壁にも酸化シリコン膜を形成するとともに、多結晶シリコンを充填する半導体装置の製造方法。
  9. 請求項７または８に記載の半導体装置の製造方法であって、
    前記半導体基板を用意する工程は、
    半導体基体表面にエピタキシャル成長層を形成する工程と、
    前記エピタキシャル成長層との界面には到達しない程度の深さまで、第１及び第２のトレンチを形成する工程と含む半導体装置の製造方法。
  10. 請求項７乃至９のいずれかに記載の半導体装置の製造方法であって、
    前記トレンチを形成する工程は、前記第２のトレンチが、前記第１のトレンチと平行となるように、第１及び第２のトレンチを同時に形成する工程を含む半導体装置の製造方法。
  11. 請求項７乃至９のいずれかに記載の半導体装置の製造方法であって、
    前記トレンチを形成する工程は、前記第２のトレンチが、前記素子領域の端縁に平行であって、前記素子領域を囲むように、第１及び第２のトレンチを同時に形成する工程を含む半導体装置の製造方法。
  12. 請求項７乃至１１のいずれかに記載の半導体装置の製造方法であって、
    前記第２のトレンチは前記第１のトレンチと同一幅となるように、前記スクライブ領域内に所定間隔で複数本ずつ形成される半導体装置の製造方法。
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