ITMI20122226A1 - Realizzazione di dispositivi elettronici in un wafer in materiale semiconduttore con trincee aventi direzioni diverse - Google Patents

Realizzazione di dispositivi elettronici in un wafer in materiale semiconduttore con trincee aventi direzioni diverse Download PDF

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ITMI20122226A1
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trenches
trench
forming
electronic device
layer
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IT002226A
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Francesco Lizio
Angelo Magri
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St Microelectronics Srl
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Description

DESCRIZIONE
La soluzione in accordo con una o più forme di realizzazione della presente invenzione riguarda in generale il settore della microelettronica. In maggiore dettaglio, tale soluzione si riferisce alla realizzazione di dispositivi elettronici in una fetta (wafer) in materiale semiconduttore.
In generale, i dispositivi elettronici sono realizzati in grandi volumi in un wafer in materiale semiconduttore. Il wafer à ̈ un disco molto sottile, avente una forma sostanzialmente cilindrica con un raggio delle basi del cilindro, le quali definiscono sue superfici (principali) frontale e posteriore, molto maggiore di un’altezza dello stesso.
Al fine di realizzare i dispositivi elettronici, il wafer à ̈ sottoposto a vari processi chimici e fisici noti nella tecnica.
In particolare, la realizzazione dei dispositivi elettronici spesso comporta la formazione di trincee (trench) nel wafer, ciascuna delle quali comprende un solco (ad esempio, rettilineo) che si estende dalla superficie frontale del wafer.
Le trincee possono essere di tipo isolante per isolare elettricamente tra loro elementi elettronici distinti (ad esempio, resistori, transistori, ecc.) compresi in uno stesso dispositivo elettronico. In questo caso, le trincee sono colmate con uno o più materiali (elettricamente) isolanti (ad esempio, un ossido di silicio).
Inoltre, le trincee possono essere di tipo conduttivo per formare regioni attive dei dispositivi elettronici. Ad esempio, nel caso di transistori MOS a trincea (Trench-MOS) le trincee sono utilizzate per realizzare regioni di gate dei transistori MOS. A tale scopo, uno strato in materiale (elettricamente) isolante (o più) à ̈ formato nelle trincee, ed uno strato in materiale (elettricamente) conduttivo (o più) à ̈ formato sopra lo strato in materiale isolante (in modo da definire la regione di gate isolata dal materiale semiconduttore del wafer). Nel caso particolare di dispositivi di potenza (adatti ad erogare quantità relativamente elevate di energia, utilizzati genericamente per alimentare altri dispositivi elettronici), il transistore MOS ha tipicamente una struttura cellulare con una pluralità di celle elementari interconnesse tra loro. Più specificamente, una pluralità di regioni di gate sono formate in trincee rettilinee parallele tra loro; una regione di source à ̈ formata tra ogni coppia di trincee adiacenti, in modo da essere condivisa tra due celle adiacenti (mentre una regione di drain comune à ̈ formata sulla superficie posteriore del wafer). Successivamente, tutte le regioni di gate e tutte le regioni di source sono interconnesse elettricamente tramite terminali comuni di gate e di source, rispettivamente, comprendenti corrispondenti strati di metallizzazione formati sulla superficie frontale.
La formazione di trincee (conduttive) nel wafer ed i successivi processi di riempimento delle stesse con materiali isolanti e conduttivi comportano alcuni inconvenienti. Infatti, durante un processo di produzione dei dispositivi elettronici nel wafer, le trincee possono deformarsi fino a deviare dalla direzione disegnata. Ciò dipende da una densità e da un’estensione delle trincee rispetto alle dimensioni del wafer, e dalle differenze chimico-fisiche dei materiali degli strati formati nelle trincee e dalle loro condizioni di produzione (maschere utilizzate, temperature di processo, ecc.).
Questo evento comporta una sostanziale accentuazione di una deformazione (warp) del wafer, le cui superfici principali si discostano da corrispondenti piani geometrici ideali. In altre parole, il wafer assume una forma imbarcata, con le superfici principali che possono presentare curvature in direzioni differenti. La deformazione del wafer à ̈ casuale ed asimmetrica, e ha l’effetto di ridurre l’efficacia di successive operazioni di planarizzazione del wafer; ad esempio, la deformazione del wafer può creare avvallamenti sufficientemente pronunciati da non essere completamente spianati durante le operazioni di planarizzazione. Inoltre, la deformazione del wafer (almeno la deformazione rimanente dopo le operazioni di planarizzazione) rende maggiormente soggette ad imperfezioni e non idealità le operazioni di formazione di strati superiori sulla sua superficie frontale (ad esempio, strati di metallizzazione). Ciò potrebbe anche formare sacche vuote all’interfaccia tra strati superiori sovrapposti in grado di minare la robustezza sia elettromagnetica sia meccanica dei dispositivi elettronici.
In termini generali, la soluzione in accordo con una o più forme di realizzazione della presente invenzione si basa sull’idea di formare le trincee con direzioni diverse.
In particolare, uno o più aspetti della soluzione in accordo con specifiche forme di realizzazione dell’invenzione sono indicati nelle rivendicazioni indipendenti, con caratteristiche vantaggiose della stessa soluzione che sono indicate nelle rivendicazioni dipendenti, con il testo di tutte le rivendicazioni che à ̈ incorporato nella presente alla lettera per riferimento (con qualsiasi caratteristica vantaggiosa fornita con riferimento ad uno specifico aspetto della soluzione in accordo con una forma di realizzazione dell’invenzione che si applica mutatis mutandis ad ogni altro suo aspetto).
Più specificamente, un aspetto della soluzione in accordo con una forma di realizzazione dell’invenzione fornisce un metodo per integrare un insieme di dispositivi elettronici in un wafer in materiale semiconduttore, in cui trincee formate nello stesso (in cui sono formati almeno uno strato in materiale elettricamente isolante ed almeno uno strato in materiale elettricamente conduttivo ad esso sovrapposto) sono partizionate in una pluralità di sotto-insiemi con le rispettive trincee orientate lungo una direzione comune diversa dalla direzione delle trincee degli altri sotto-insiemi.
Un altro aspetto della soluzione in accordo con una forma di realizzazione dell’invenzione fornisce un corrispondente dispositivo elettronico.
Un altro aspetto della soluzione in accordo con una forma di realizzazione dell’invenzione fornisce un sistema comprendente uno o più di tali dispositivi elettronici.
La soluzione in accordo con una o più forme di realizzazione dell’invenzione, come pure ulteriori caratteristiche ed i relativi vantaggi, sarà meglio compresa con riferimento alla seguente descrizione dettagliata, data puramente a titolo indicativo e non limitativo, da leggersi congiuntamente alle figure allegate (in cui elementi corrispondenti sono indicati con riferimenti uguali o simili e la loro spiegazione non à ̈ ripetuta per brevità). In particolare:
le FIGG.1A-1F illustrano schematicamente alcuni passi di un processo di produzione di dispositivi elettronici integrati in un wafer in materiale semiconduttore in accordo con una forma di realizzazione dell’invenzione; e
le FIGG.2A-2D illustrano schematicamente esempi di applicazione della soluzione in accordo con diverse forme di realizzazione della presente invenzione.
Con riferimento alle FIGG.1A-1F, sono illustrati schematicamente alcuni passi di un processo di produzione di dispositivi elettronici integrati in un wafer 100 in materiale semiconduttore in accordo con una forma di realizzazione dell’invenzione.
In generale, una struttura uguale (o simile) à ̈ integrata simultaneamente in un grande numero di aree identiche del wafer 100; al termine del processo di produzione, queste aree del wafer 100 sono separate in corrispondenti piastrine (chip) in materiale semiconduttore tramite un’operazione di taglio (per semplicità di descrizione, comunque, nel seguito si farà riferimento solo ad una di tali piastrine).
Partendo dalla FIG.1A, il wafer 100 (ad esempio, silicio drogato di tipo N), di cui à ̈ illustrata una sezione trasversale di una porzione dello stesso, à ̈ delimitato da una superficie principale superiore (nel seguito superficie frontale) 100p e da una superficie principale inferiore (nel seguito superficie posteriore) 100s opposte tra loro, le quali possono essere protette da uno o più strati in materiale elettricamente isolante – ad esempio, ossido di silicio, ortosilicato tetraetile o TEOS e/o nitruro di silicio (non illustrati nelle figure per semplicità).
Una maschera fotolitografica 110 à ̈ depositata sulla superficie frontale 100p. La maschera fotolitografica 110 à ̈ definita in modo da aprire una pluralità di finestre 110w (tre delle quali visibili in FIG.1A). Le finestre 110w espongono porzioni della superficie frontale 100p in cui saranno formate corrispondenti trincee. Ogni finestra 110w ha genericamente una forma di striscia allungata (con una lunghezza molto maggiore di una larghezza) e lineare (con un asse sostanzialmente rettilineo) sulla superficie frontale 100p.
L’intera struttura à ̈ sottoposta ad un’operazione di attacco anisotropo (rappresentato da frecce in FIG.1A) – ad esempio, tramite un plasma come nella tecnica RIE, Reactive Ion Etching (attacco ionico reattivo); l’operazione di attacco anisotropo agisce sul materiale semiconduttore del wafer 100 lasciato esposto dalle finestre 110w in modo da rimuoverlo selettivamente.
Come visibile nella FIG.1B, l’operazione di attacco anisotropo à ̈ controllata in modo da formare trincee 112 in corrispondenza delle finestre 110w, le quali trincee 112 si estendono nel wafer 100 dalla superficie frontale 100p per una profondità determinata da un’intensità e da una durata dell’operazione di attacco anisotropo. Una volta formate le trincee 112, la maschera fotolitografica 110 à ̈ rimossa (ad esempio, chimicamente).
Con riferimento ora alla FIG.1C, uno strato in materiale elettricamente isolante 115 (ad esempio, ossido di silicio), o semplicemente strato isolante 115, à ̈ depositato sull’intero wafer 100. Ad esempio, il wafer 100 può essere sottoposto ad un’operazione di deposizione chimica in fase vapore o CVD (Chemical Vapour Deposition), tramite la quale lo strato isolante 115 à ̈ depositato sopra la superficie frontale 100p e sulle superfici del wafer 100 che delimitano le trincee 112.
In alternativa o in aggiunta, il wafer 100 può essere vantaggiosamente sottoposto ad un’operazione di ossidazione termica (ad esempio, un’ossidazione termica a secco con temperature comprese tra 800°C e 1100°C) – eseguita precedentemente all’operazione di CVD se effettuata in aggiunta a quest’ultima. Durante tale operazione di ossidazione termica le superfici esposte del wafer 100 (in particolare, la superficie frontale 100p e le superfici che delimitano le trincee 112) reagiscono con ossigeno molecolare formando lo strato isolante 115 – o una prima porzione dello stesso se effettuata in aggiunta all’operazione di CVD. Lo strato isolante 115, se formato almeno parzialmente tramite l’operazione di ossidazione termica, comprende un ossido ad elevata densità e quindi in grado di resistere ad elevate tensioni che possono instaurarsi ai capi dello stesso (garantendo un’elevata robustezza ed affidabilità dei dispositivi elettronici risultanti). In tale caso, la formazione dello strato isolante 115, o di parte di esso, tramite l’operazione di ossidazione termica comporta un consumo di materiale semiconduttore del wafer 100 (il quale si ossida) in modo proporzionale allo spessore dello stesso. Pertanto, nel disegno della maschera fotolitografica sopra utilizzata sarà necessario considerare la quantità di materiale semiconduttore così consumato (riducendo di conseguenza le dimensioni delle sue finestre per ottenere le dimensioni desiderate delle trincee 112).
Passando alla FIG.1D, uno strato in materiale elettricamente conduttivo 120 (ad esempio, polisilicio), o semplicemente strato conduttivo 120, à ̈ depositato sullo strato isolante 115, in modo da riempire uno spazio libero rimanente in ogni trincea 112 e quindi estendersi sopra l’intero wafer 100. Successivamente, un eccesso dello strato conduttivo 120 e dello strato isolante 115, il quale ricopre la superficie frontale 100p, à ̈ rimosso tramite un’operazione di planarizzazione chimico-meccanica o CMP (Chemical-Mechanical Planarization) sostanzialmente fino ad esporre nuovamente la superficie frontale 100p.
In questo modo, come mostrato nella FIG.1E, in ogni trincea 112 rimane una porzione distinta dello strato isolante (indicato come strato isolante 115r) ed una porzione distinta dello strato conduttivo (indicata come strato conduttivo 120r); lo strato conduttivo 120r à ̈ elettricamente isolato dal materiale semiconduttore del wafer 100 grazie allo strato isolante 115r.
Inoltre, ogni coppia di trincee 112 adiacenti delimita una regione di canale 127 del wafer 100 compresa tra loro (anche essa a forma di striscia allungata e lineare sulla superficie frontale 100p).
Passando ora alla FIG.1F, una regione di drain 130, di tipo P nell’esempio in questione, à ̈ formata (ad esempio, tramite impiantazione ionica) in modo da estendersi all’interno del wafer 100 dalla superficie posteriore 100s. Inoltre, una pluralità di regioni di source 135, di tipo P nell’esempio in questione, sono formate (ad esempio, tramite impiantazione ionica) in modo che ciascuna di esse si estenda in una corrispondente regione di canale 127 dalla superficie frontale 100p. In questo modo, ciascuna regione di source 135 à ̈ separata da ogni altra regione di source 135 adiacente da una corrispondente trincea 112 riempita con i rispettivi strato isolante 115r e strato conduttivo 120r, il quale definisce una corrispondente regione di gate (anche essa indicata con il riferimento 120r).
Successivamente, in ogni piastrina le regioni di source 135 sono connesse elettricamente tra loro e ad un terminale di contatto elettrico di source S, le regioni di gate 120r sono connesse elettricamente tra loro e ad un terminale di contatto elettrico di gate G, mentre la regione di drain 130 à ̈ connessa elettricamente ad un contatto elettrico di drain D. I terminali di contatto elettrico S,G,D – rappresentati schematicamente tramite linee nella FIG.1F – sono genericamente ottenuti tramite una o più operazioni di deposizione di corrispondenti strati di metallizzazione. In questo modo, in ogni piastrina à ̈ definito un transistore MOS a trincea con una struttura cellulare.
Nella soluzione in accordo con una forma di realizzazione della presente invenzione, come descritto in dettaglio nel seguito, le trincee 112 sono suddivise in due o più sotto-insiemi. Le trincee 112 di ciascuno di tali sotto-insiemi sono formate orientate lungo una direzione comune, la quale à ̈ differente dalla direzione lungo cui sono orientate le trincee 112 degli altri sotto-insiemi (ad esempio, perpendicolari tra loro).
In questo modo, à ̈ possibile ridurre una deformazione del wafer durante il processo di produzione dei dispositivi elettronici. Infatti, la formazione delle trincee lungo direzioni differenti distribuisce i contributi delle trincee alla deformazione del wafer lungo direzioni differenti. Questo ha l’effetto di ridurre una deformazione complessiva del wafer, dato che i contributi alla deformazione lungo direzioni tra loro differenti non si sommano positivamente tra loro (o almeno si sommano solo parzialmente).
In questo modo, gli avvallamenti del wafer sono più facilmente spianabili tramite operazioni di planarizzazione (ad esempio, le sopra citate operazioni di CMP). Ciò riduce le imperfezioni e non idealità delle operazioni di formazione di strati superiori sulla superficie frontale del wafer (ad esempio, i sopra citati strati di metallizzazione); in particolare, in questo modo à ̈ possibile limitare la formazione di sacche vuote all’interfaccia tra strati superiori sovrapposti, con un effetto benefico sulla robustezza sia elettromagnetica sia meccanica dei dispositivi elettronici.
In una forma di realizzazione dell’invenzione, le trincee sono suddivise nei diversi sotto-insiemi in modo da garantire una loro distribuzione sufficientemente uniforme.
Ad esempio, le trincee di ogni sotto-insieme occupano sulla superficie principale del wafer un’area almeno uguale al 10%, preferibilmente almeno uguale al 15%, ed ancora più preferibilmente almeno uguale al 20% di un’area totale occupata sulla superficie principale del wafer da tutte le trincee; ad esempio, nel caso di due soli sotto-insiemi, ciascuno di essi occupa un’area uguale al 20%-80%, preferibilmente uguale al 30%-70%, ed ancora più preferibilmente uguale al 40%-60%, come uguale al 50% di tale area totale. Tale percentuali forniscono i risultati migliori in termini di riduzione della deformazione del wafer.
Inoltre, trincee di sotto-insiemi differenti sono distribuite alternate tra loro in modo uniforme sulla superficie frontale del wafer.
Ad esempio, le trincee di ogni sotto-insieme possono essere considerate uniformemente distribuite se esse occupano sulla superficie principale la stessa percentuale (dell’area occupata da tutte le trincee) in qualsiasi porzione della superficie principale, avente la stessa forma ed un’area almeno pari al 5%-20% (come uguale al 10%) dell’area dell’intera superficie principale, con un margine di errore minore o uguale al 0,1%-5% (come uguale a 1%)
Ciò permette di ottenere un andamento sostanzialmente controllato della deformazione del wafer. Infatti, una distribuzione uniforme delle trincee di sottoinsiemi differenti ha l’effetto di disperdere in maniera sostanzialmente casuale i loro contributi alla deformazione del wafer. Di conseguenza, l’andamento della deformazione del wafer seguirà un profilo di tipo a cupola, sostanzialmente emisferico, il quale risulta più facilmente trattabile tramite i processi di planarizzazione.
Esempi di applicazione della soluzione in accordo con diverse forme di realizzazione della presente invenzione sono illustrate schematicamente nelle FIGG.2A-2D.
Con particolare riferimento alla FIG.2A, in essa à ̈ illustrata schematicamente una vista in pianta del wafer (differenziato con il riferimento 200a) e di un ingrandimento di una porzione dello stesso in accordo con una forma di realizzazione della presente invenzione.
I dispositivi elettronici integrati nel wafer 200a (i quali saranno poi separati nelle corrispondenti piastrine) sono indicati con i riferimenti 210ah,210av (secondo il loro diverso orientamento, come descritto in dettaglio nel seguito). I dispositivi elettronici 210ah,210av hanno una forma in pianta genericamente rettangolare – e più specificamente quadrata nel caso illustrato nella figura.
I dispositivi elettronici 210ah,210av sono formati adiacenti l’uno all’altro, in una disposizione a matrice (ossia, lungo righe e colonne). Solitamente, i dispositivi elettronici 210ah,210av sono distanziati tra loro da un’area di zavorra 220a, la quale à ̈ prevista per permettere di separare tra loro le piastrine comprendenti i dispositivi elettronici 210ah,210av senza danneggiare gli stessi durante l’operazione di taglio del wafer 200a.
I dispositivi elettronici 210ah,210av sono tutti uguali tra loro, ma orientati in modo diverso nel wafer 200a. In particolare, ciascun dispositivo elettronico 210ah e 210av comprende un numero predeterminato di trincee (differenziate con i riferimenti 212ah e 212av, rispettivamente), le quali sono orientate lungo una medesima direzione. Nell’esempio in figura, le trincee 212ah,212av appartengono a due sotto-insiemi di trincee. In dettaglio, un primo sotto-insieme comprende le trincee 212ah orientate lungo una prima direzione (ad esempio, orizzontale in figura), d’ora in avanti indicate come trincee orizzontali 212ah. Diversamente, un secondo sotto-insieme comprende le trincee 212av orientate lungo una seconda direzione (ad esempio, verticale in figura), d’ora in avanti indicate come trincee verticali 212av.
Le direzioni lungo cui sono orientate le trincee 212ah,212av sono selezionate corrispondenti a direzioni cristallografiche equivalenti del wafer 200a, ovverosia, direzioni cristallografiche che determinano caratteristiche elettromagnetiche sostanzialmente equivalent i . Ad esempio, nel caso del s i l ic io direzioni cristallografiche perpendicolari tra loro (come illustrato nella figura) sono equivalenti. In questo modo, le regioni di canale tra ogni coppia di trincee adiacenti 212ah,212av hanno caratteristiche elettromagnetiche (ad esempio una resistività equivalente) omogenee in tutti i dispositivi elettronici 210ah,210av (anche se orientati in modo diverso nel wafer 200a).
I dispositivi elettronici 210av con trincee verticali 212av sono alternati ai dispositivi elettronici 210ah con trincee orizzontali 212ah sia lungo le righe sia lungo le colonne della loro disposizione a matrice nel wafer 200a. In questo modo, si realizza una distribuzione sostanzialmente uniforme delle trincee orizzontali 212ah e delle trincee verticali 212av sull’intero wafer 200a.
Tale implementazione non comporta alcuna modifica della struttura dei dispositivi elettronici e non richiede operazioni aggiuntive (ma solo una diversa disposizione degli stessi nel wafer).
Passando ora alla FIG.2B, essa illustra schematicamente una vista in pianta del wafer (differenziato con il riferimento 200b) e di un ingrandimento di una porzione dello stesso in accordo con un’altra forma di realizzazione della presente invenzione.
In questo caso, i dispositivi elettronici integrati nel wafer 200b (indicati con il riferimento 210b) sono tutti uguali tra loro, ed anche orientanti nello stesso modo nel wafer 200b. In particolare, ciascun dispositivo elettronico 210b comprende un numero predeterminato di trincee (differenziate con il riferimento 212bv), le quali sono orientate lungo una medesima direzione (ad esempio, verticale).
L’area di zavorra (differenziata con il riferimento 220b) à ̈ formata con dimensioni relativamente elevate per facilitare ulteriormente la successiva separazione delle piastrine comprendenti i dispositivi elettronici 210b formati nel wafer 200b; vantaggiosamente, tale area di zavorra 220b à ̈ implementata nel caso di dispositivi elettronici 212b di piccole dimensioni (ad esempio, 0,5-1 mm x 0,5-1 mm). Un numero predeterminato di trincee nell’altra direzione, ossia, orizzontale nell’esempio in questione (indicate con il riferimento 212bh) sono formate nella regione di zavorra 220b.
Anche in questo caso si realizza una distribuzione sostanzialmente uniforme delle trincee orizzontali 212bh e delle trincee verticali 212bv sull’intero wafer 200b.
Tale implementazione non comporta alcuna modifica della struttura dei dispositivi elettronici e della loro disposizione nel wafer (ma solo le operazioni aggiuntive per formare le trincee nella regione di zavorra).
Considerando ora la FIG.2C, essa illustra schematicamente una vista in pianta di un singolo dispositivo elettronico (differenziato con il riferimento 210c) in accordo con un’altra forma di realizzazione della presente invenzione.
Il dispositivo elettronico 210c comprende almeno una trincea di ciascun sotto-insieme con direzioni diverse (ossia, orizzontale e verticale nell’esempio in questione). In particolare, una superficie totale del dispositivo elettronico 210c à ̈ suddivisa in due aree uguali 225v e 225h. Un numero predeterminato di trincee verticali (indicate con il riferimento 212cv) à ̈ formato nell’area 225v, mentre un numero predeterminato di trincee orizzontali (indicate con il riferimento 212ch) à ̈ formato nell’area 225h.
In questo modo, si realizza una distribuzione sostanzialmente uniforme delle trincee orizzontali 212ch e delle trincee verticali 212cv sull’intero dispositivo elettronico 210c singolarmente (e quindi sull’intero wafer in cui lo stesso dispositivo elettronico à ̈ replicato).
Tale implementazione fornisce una maggiore uniformità (ma con alcune modifiche della struttura dei dispositivi elettronici).
Inoltre, il terminale di gate (indicato con il riferimento 230c) à ̈ formato da un elemento perimetrale 235c (ossia, una cornice che corre lungo un perimetro della piastrina) con una piazzola di contatto 240c (ossia, una regione allargata che si estende dalla cornice verso l’interno della piastrina). L’elemento perimetrale 235c à ̈ elettricamente connesso a porzioni terminali delle regioni di gate nelle trincee 212ch,212cv.
Pertanto, le regioni di gate delle trincee verticali 212cv sono connesse tramite entrambe le proprie estremità all’elemento perimetrale 235c, mentre le regioni di gate delle trincee orizzontali 212ch sono connesse tramite un’unica estremità (a destra nella figura) all’elemento perimetrale 235c. In questo modo, durante il funzionamento del dispositivo elettronico 210c, le regioni di gate delle trincee verticali 212cv ricevono un segnale di gate applicato al terminale di gate 230c ad entrambe le loro estremità, mentre le regioni di gate delle trincee orizzontali 212ch ricevono lo stesso segnale di gate alla sola estremità connessa all’elemento perimetrale 235c. Pertanto, al fine di ottenere una distribuzione omogenea del segnale di gate sia nelle regioni di gate delle trincee verticali 212cv sia nelle regioni di gate delle trincee orizzontali 212ch à ̈ preferibile disegnare le aree 225ch e 225cv in modo che un’estensione orizzontale Lch delle trincee orizzontali 212ch sia sostanzialmente pari alla metà di un’estensione verticale Lcv delle trincee verticali 212cv (Lch = Lcv/2). Grazie a questo rapporto, nelle regioni di gate di qualsiasi trincea 212ch,212cv il segnale di gate à ̈ applicato da ogni estremità connessa all’elemento perimetrale 235c per un’estensione sostanzialmente pari a Lcv/2 = Lch.
Considerazioni analoghe si applicano alla distribuzione della corrente elettrica che attraversa il terminale di source (non mostrato nella figura), il quale à ̈ formato da un elemento di contatto che si estende sull’area delimitata dal terminale di gate 230c con elementi longitudinali sporgenti dallo stesso che sono connessi agli interi canali conduttivi verticali (indicati con il riferimento 227cv) ed orizzontali (indicati con il riferimento 227ch). In questo caso, caratteristiche elettriche (ad esempio, una resistività equivalente) dei canali conduttivi verticali 227cv e dei canali conduttivi orizzontali 227ch (connessi tramite l’intera estensione degli stessi al terminale di source) sono sostanzialmente equivalenti.
Preferibilmente, può essere fornito un elemento di terminazione 245c interposto tra la prima area 225cv e la seconda area 225ch. L’elemento di terminazione 245c à ̈ sostanzialmente formato da una trincea colmata di materiale isolante (ad esempio, ossido di silicio). Grazie all’elemento di terminazione 245c, le trincee orizzontali 212ch sono mantenute separate dalle trincee verticali 212cv; in questo modo, si evita la formazione di non-idealità in regioni di contatto delle stesse che potrebbero ridurre una robustezza del dispositivo elettronico (ad esempio, riducendone una tensione di rottura, o breakdown).
Passando alla FIG.2D, essa illustra schematicamente una vista in pianta di un singolo dispositivo elettronico (differenziato con il riferimento 210d) in accordo con un’altra forma di realizzazione della presente invenzione.
In questo caso, il dispositivo elettronico 210d ha una forma rettangolare e comprende due aree laterali 225dh in cui à ̈ formata una pluralità di trincee orizzontali 212dh, separate da un’area centrale 225dv in cui à ̈ formata una pluralità di trincee verticali 212dv. Anche con questo disegno delle aree 225dh, 225dv si realizza una distribuzione sostanzialmente uniforme delle trincee orizzontali 212dh e delle trincee verticali 212dv sull’intero dispositivo elettronico 210d singolarmente (e quindi sull’intero wafer in cui lo stesso dispositivo elettronico à ̈ replicato), e si fornisce una maggiore uniformità (ma con alcune modifiche della struttura dei dispositivi elettronici).
In questo caso, il terminale di gate 230d del dispositivo elettronico 210d comprende anche un elemento di interdigitazione, o finger 250. Il finger 250 à ̈ una striscia che si estende tra due lati minori (opposti) dell’elemento perimetrale 235d, al centro degli stessi (in corrispondenza della piazzola di contatto 240d). Il finger 250 à ̈ elettricamente connesso a porzioni interne delle regioni di gate comprese nelle trincee verticali 212dv, trasversali allo stesso.
In questo modo, durante il funzionamento del dispositivo elettronico 210d, le regioni di gate delle trincee verticali 212cv ricevono il segnale di gate applicato al terminale di gate 230d al centro oltre che alle loro estremità; pertanto, nelle regioni di gate delle trincee verticali 212cv il segnale di gate à ̈ applicato dall’elemento perimetrale 235d e dal finger 250 per un’estensione sostanzialmente pari ad 1⁄4 di un’estensione verticale Ldv delle trincee verticali 212dv (con l’effetto di rendere maggiormente omogenea la trasmissione del segnale di gate).
Di conseguenza, al fine di ottenere anche in questo caso una distribuzione omogenea del segnale di gate nelle regioni di gate sia delle trincee verticali 212v sia trincee orizzontali 212h à ̈ preferibile disegnare le aree 225hc in modo che un’estensione orizzontale Ldh delle trincee orizzontali 212h sia sostanzialmente pari a tale valore Ldv/4.
Tale relazione tra estensione verticale ed estensione orizzontale può essere implementata in dispositivi elettronici (non illustrati) comprendenti più di un singolo finger distribuiti in modo omogeneo (ossia, ogni 1/3, 1⁄4 e così via dell’estensione verticale), disegnando l’estensione orizzontale pari all’estensione verticale divisa per il doppio di un valore uguale al numero di finger incrementato di un’unità (ovverosia, Lh’=Lv’/[2(f 1)], dove Lh’ e Lv’ sono generiche estensioni orizzontale e verticale, rispettivamente, di trincee ed f à ̈ il numero dei finger).
Anche in questo caso, considerazioni analoghe si applicano alla distribuzione della corrente elettrica che attraversa il terminale di source (non mostrato nella figura), il quale à ̈ formato da una pluralità di elementi di contatto (due nell’esempio in FIG.2D) interconnessi tra loro; ciascuno di tali elementi di contatto si estende su una rispettiva delle aree delimitate dal terminale di gate 230d e dal finger 250, e comprende elementi longitudinali sporgenti dallo stesso che sono connessi alle intere corrispondenti porzioni dei canali conduttivi verticali 227dv ed orizzontali 227dh. Pertanto, caratteristiche elettriche (ad esempio, una resistività equivalente) dei canali conduttivi verticali 227dv e dei canali conduttivi orizzontali 227dh (connessi tramite l’intera estensione degli stessi al terminale di source), sono ancora sostanzialmente uguali.
Preferibilmente, sebbene non limitativamente, anche nel dispositivo 210d può essere fornito un elemento di terminazione 245d interposto all’interfaccia tra l’area centrale 225dv e ciascuna delle aree laterali 225dh.
Naturalmente, al fine di soddisfare esigenze contingenti e specifiche, un tecnico del ramo potrà apportare alla soluzione sopra descritta numerose modifiche e varianti logiche e/o fisiche. Più specificamente, sebbene tale soluzione sia stata descritta con un certo livello di dettaglio con riferimento ad una o più sue forme di realizzazione, à ̈ chiaro che varie omissioni, sostituzioni e cambiamenti nella forma e nei dettagli così come altre forme di realizzazione sono possibili. In particolare, diverse forme di realizzazione dell’invenzione possono essere messe in pratica anche senza gli specifici dettagli (come i valori numerici) esposti nella precedente descrizione per fornire una loro più completa comprensione; al contrario, caratteristiche ben note possono essere state omesse o semplificate al fine di non oscurare la descrizione con particolari non necessari. Inoltre, à ̈ espressamente inteso che specifici elementi e/o passi di processo descritti in relazione ad ogni forma di realizzazione della soluzione presentata possono essere incorporati in qualsiasi altra forma di realizzazione come una normale scelta di progetto. In ogni caso, i termini includere, comprendere, avere e contenere (e qualsiasi loro forma) dovrebbero essere intesi con un significato aperto e non esauriente (ossia, non limitato agli elementi recitati), i termini basato su, dipendente da, in accordo con, secondo, funzione di (e qualsiasi loro forma) dovrebbero essere intesi con un rapporto non esclusivo (ossia, con eventuali ulteriore variabili coinvolte) ed il termine uno/una dovrebbe essere inteso come uno o più elementi (a meno di espressa indicazione contraria).
Ad esempio, un aspetto della soluzione in accordo con una forma di realizzazione della presente invenzione propone un metodo per integrare un insieme di (uno o più) dispositivi elettronici in un wafer in materiale semiconduttore avente una superficie principale. Il metodo comprende i seguenti passi. Una pluralità di trincee à ̈ formata, ciascuna delle quali si estende nel wafer dalla superficie principale. Almeno uno strato in materiale elettricamente isolante à ̈ formato all’interno di ciascuna trincea. Almeno uno strato in materiale elettricamente conduttivo à ̈ formato all’interno di ciascuna trincea sovrapposto a detto almeno uno strato in materiale isolante. Nella soluzione in accordo con una forma di realizzazione della presente invenzione, il passo di formare una pluralità di trincee comprende formare le trincee partizionate in una pluralità di sotto-insiemi; le trincee di ogni sotto-insieme sono orientate lungo una direzione comune diversa dalla direzione delle trincee degli altri sotto-insiemi.
Comunque, ogni trincea può comprendere strati isolanti e/o conduttivi in qualsiasi numero e di qualsiasi tipo. I sotto-insiemi possono essere in qualsiasi numero (due o più), ciascuno comprendente un qualsiasi numero di trincee (una o più); inoltre, le direzioni delle trincee di ogni sotto-insieme possono essere di qualsiasi tipo (ad esempio, inclinate tra loro).
In una forma di realizzazione, il passo di formare una pluralità di trincee ulteriormente comprende formare le trincee in modo che un’area occupata sulla superficie principale dalle trincee di ciascun sotto-insieme sia almeno pari al 20% di un’area occupata sulla superficie principale da tutte le trincee.
Comunque, nulla vieta di distribuire le trincee in modo diverso.
In una forma di realizzazione, il passo di formare una pluralità di trincee ulteriormente comprende selezionare le direzioni delle trincee corrispondenti a direzioni cristallografiche del wafer con proprietà elettromagnetiche equivalenti.
Comunque, nulla vieta di selezionare le direzioni delle trincee in modo differente.
In una forma di realizzazione, il passo di formare una pluralità di trincee ulteriormente comprende formare almeno una trincea di ciascun sotto-insieme in ciascun dispositivo elettronico.
Comunque, nulla vieta di formare trincee solo di alcuni selezionati dei sottoinsiemi in ciascun dispositivo elettronico.
In una forma di realizzazione, ciascun dispositivo elettronico comprende una prima area ed una seconda area sulla superficie principale. Il passo di formare una pluralità di trincee ulteriormente comprende formare una pluralità di prime delle trincee di un primo dei sotto-insiemi nella prima area di ciascun dispositivo elettronico ed una pluralità di seconde delle trincee di un secondo dei sotto-insiemi diverso dal primo sotto-insieme nella seconda area di ciascun dispositivo elettronico; la direzione delle seconde trincee à ̈ perpendicolare alla direzione della prime trincee. Il metodo ulteriormente comprende il passo di formare un terminale di contatto per ciascun dispositivo elettronico. Il terminale di contatto comprende un elemento perimetrale connesso elettricamente a ciascuna estremità di detto almeno uno strato in materiale elettricamente conduttivo di ogni prima trincea e ad una sola estremità di detto almeno uno strato in materiale elettricamente conduttivo di ogni seconda trincea; una estensione di ogni seconda trincea à ̈ uguale a metà di una estensione di ogni prima trincea.
Comunque, le due aree possono avere forma ed estensione diverse, ciascuna delle quali con un numero qualsiasi di trincee. In ogni caso, nulla vieta di formare il terminale di contatto in qualsiasi altro modo.
In una forma di realizzazione, ciascun dispositivo elettronico comprende una prima area e due seconde aree separate tra loro dalla prima area sulla superficie principale. Il passo di formare una pluralità di trincee ulteriormente comprende formare una pluralità di prime delle trincee di un primo dei sotto-insiemi nella prima area di ciascun dispositivo elettronico ed una pluralità di seconde delle trincee di un secondo dei sotto-insiemi diverso dal primo sotto-insieme in ciascuna delle seconde aree di ciascun dispositivo elettronico; la direzione delle seconde trincee à ̈ perpendicolare alla direzione della prime trincee. Il metodo ulteriormente comprende il passo di formare un terminale di contatto per ciascun dispositivo elettronico. Il terminale di contatto comprende un elemento perimetrale connesso elettricamente a ciascuna estremità di detto almeno uno strato in materiale elettricamente conduttivo di ogni prima trincea e ad una sola estremità di detto almeno uno strato in materiale elettricamente conduttivo di ogni seconda trincea, ed almeno un elemento di interdigitazione estendentesi con distribuzione omogenea tra due lati opposti dell’elemento perimetrale lungo la direzione delle seconde trincee e connesso ad un punto intermedio di detto almeno uno strato in materiale elettricamente conduttivo di ciascuna delle prime trincee; una estensione di ogni seconda trincea à ̈ uguale ad una estensione di ogni prima trincea divisa per il doppio di un valore uguale al numero degli elementi di interdigitazione incrementato di un’unità.
Comunque, le varie aree possono avere forma ed estensione diverse, ciascuna delle quali con un numero qualsiasi di trincee, e gli elementi di interdigitazione possono essere in numero qualsiasi. In ogni caso, nulla vieta di formare il terminale di contatto in qualsiasi altro modo.
In una forma di realizzazione, i dispositivi elettronici sono partizionati in una pluralità di ulteriori sotto-insiemi ciascuno per uno corrispondente dei sotto-insiemi delle trincee. Il passo di formare una pluralità di trincee ulteriormente comprende formare almeno una trincea solo del corrispondente sotto-insieme nei dispositivi elettronici di ciascun ulteriore sotto-insieme.
Comunque, in questo caso i dispositivi elettronici possono essere distribuiti in qualsiasi altro modo nel wafer (e possono anche non essere tutti uguali tra loro). In una forma di realizzazione, i dispositivi elettronici sono separati tra loro da un’area di zavorra del wafer; il passo di formare una pluralità di trincee ulteriormente comprende formare almeno una trincea di solo un primo dei sotto-insiemi in ciascun dispositivo elettronico, e formare almeno una trincea di un secondo dei sotto-insiemi diverso dal primo sotto-insieme nell’area di zavorra.
Comunque, nulla vieta di formare trincee di più sotto-insiemi in ciascun dispositivo elettronico e/o nell’area di zavorra.
In una forma di realizzazione, il metodo ulteriormente comprende i passi di formare almeno una ulteriore trincea in corrispondenza di una intersezione tra ogni coppia di trincee di sotto-insiemi diversi, e formare almeno un ulteriore strato in materiale elettricamente isolante all’interno di ciascuna ulteriore trincea.
Comunque, nulla vieta di formare le ulteriori trincee in altre posizioni (ad esempio, in corrispondenza di un perimetro di ogni piastrina), e formare ulteriori strati in materiale elettricamente isolante in qualsiasi numero e tipo. In ogni caso, tale caratteristica può anche essere omessa in una implementazione semplificata.
In generale, considerazioni simili si possono applicare se la medesima soluzione à ̈ implementata tramite un metodo equivalente (utilizzando passi simili con medesime funzioni di più passi o di porzioni degli stessi, rimovendo alcuni passi non essenziali, o aggiungendo ulteriori passi opzionali); inoltre, i passi possono essere eseguiti in ordine differente, in parallelo o sovrapposti (almeno in parte).
Un altro aspetto della soluzione in accordo con una forma di realizzazione della presente invenzione propone un dispositivo elettronico integrato in una piastrina in materiale semiconduttore avente una superficie principale. Il dispositivo elettronico comprende una pluralità di trincee estendentisi nella piastrina dalla superficie principale, almeno uno strato in materiale elettricamente isolante all’interno di ciascuna trincea, ed almeno uno strato in materiale elettricamente conduttivo all’interno di ciascuna trincea sovrapposto a detto almeno uno strato in materiale isolante. Nella soluzione in accordo con una forma di realizzazione della presente invenzione, le trincee sono partizionate in una pluralità di sotto-insiemi; le trincee di ogni sotto-insieme sono orientate lungo una direzione comune diversa dalla direzione delle trincee degli altri sotto-insiemi.
Comunque, il dispositivo elettronico può essere di qualsiasi tipo (vedi sotto). Inoltre, la soluzione sopra descritta può anche essere creata in un linguaggio per la descrizione dell’hardware; inoltre, se il progettista non fabbrica i circuiti integrati o le maschere, il progetto può essere trasmesso attraverso mezzi fisici ad altri. In ogni caso, il circuito integrato risultante può essere distribuito dal relativo produttore in forma di fetta (wafer) grezza, come piastrina nuda, o in contenitori (package).
In una forma di realizzazione, il dispositivo elettronico integrato à ̈ un transistore MOS a trincea di potenza. L’almeno uno strato in materiale elettricamente conduttivo definisce una regione di gate del transistore MOS. Inoltre, il transistore MOS ulteriormente comprende almeno una regione di source estendentesi dalla superficie principale in ogni canale definito nella piastrina tra ogni coppia di trincee adiacenti, ed una regione di drain estendentesi da una ulteriore superficie principale opposta alla superficie principale nella piastrina.
Comunque, il dispositivo elettronico può essere di qualsiasi tipo differente (come un condensatore a struttura interdigitata).
Un altro aspetto della soluzione in accordo con una forma di realizzazione della presente invenzione propone un sistema (ad esempio, un telefono cellulare, una macchina fotografica, e simili) comprende uno o più di tali dispositivi elettronici.
In generale, considerazioni analoghe si applicano se il dispositivo elettronico e/o il sistema ciascuno ha una diversa struttura o comprende componenti equivalenti (ad esempio, in diversi materiali), o ha altre caratteristiche di funzionamento. In ogni caso, qualsiasi suo componente può essere separato in più elementi, o due o più componenti possono essere combinati in un singolo elemento. Si fa anche notare che (a meno di indicazione contraria) qualsiasi interazione tra diversi componenti generalmente non necessita di essere continua, e può essere sia diretta sia indiretta tramite uno o più intermediari.

Claims (11)

  1. RIVENDICAZIONI 1. Un metodo per integrare un insieme di dispositivi elettronici (210a; 210b; 210c; 210d) in un wafer (100; 200a; 200b) in materiale semiconduttore avente una superficie principale (100p, 100s), il metodo comprendendo i passi di: formare una pluralità di trincee (112; 212ah, 212av; 212bh, 212bv; 212ch, 212cv; 212dh, 212dv) estendentisi nel wafer dalla superficie principale, formare almeno uno strato in materiale elettricamente isolante (115r) all’interno di ciascuna trincea, formare almeno uno strato in materiale elettricamente conduttivo (120r) all’interno di ciascuna trincea sovrapposto a detto almeno uno strato in materiale isolante, caratterizzato dal fatto che il passo di formare una pluralità di trincee comprende: formare le trincee partizionate in una pluralità di sotto-insiemi, le trincee di ogni sotto-insieme essendo orientate lungo una direzione comune diversa dalla direzione delle trincee degli altri sotto-insiemi.
  2. 2. Il metodo secondo la rivendicazione 1, in cui il passo di formare una pluralità di trincee (112; 212ah, 212av; 212bh, 212bv; 212ch, 212cv; 212dh, 212dv) ulteriormente comprende: formare le trincee in modo che un’area occupata sulla superficie principale dalle trincee di ciascun sotto-insieme sia almeno pari al 20% di un’area occupata sulla superficie principale da tutte le trincee.
  3. 3. Il metodo secondo la rivendicazione 1 o 2, in cui il passo di formare una pluralità di trincee (112; 212ah, 212av; 212bh, 212bv; 212ch, 212cv; 212dh, 212dv) ulteriormente comprende: selezionare le direzioni delle trincee corrispondenti a direzioni cristallografiche del wafer con proprietà elettromagnetiche equivalenti.
  4. 4. Il metodo secondo una qualsiasi delle rivendicazioni da 1 a 3, in cui il passo di formare una pluralità di trincee (112; 212ah, 212av; 212bh, 212bv; 212ch, 212cv; 212dh, 212dv) ulteriormente comprende: formare almeno una trincea (212ch, 212cv) di ciascun sotto-insieme in ciascun dispositivo elettronico (210c).
  5. 5. Il metodo secondo la rivendicazione 4, in cui ciascun dispositivo (210c) elettronico comprende una prima area (225cv) ed una seconda area (225ch) sulla superficie principale, il passo di formare una pluralità di trincee (112; 212ah, 212av; 212bh, 212bv; 212ch, 212cv; 212dh, 212dv) ulteriormente comprendendo: formare una pluralità di prime delle trincee (212cv) di un primo dei sottoinsiemi nella prima area di ciascun dispositivo elettronico ed una pluralità di seconde delle trincee (212ch) di un secondo dei sotto-insiemi diverso dal primo sotto-insieme nella seconda area di ciascun dispositivo elettronico, la direzione delle seconde trincee essendo perpendicolare alla direzione della prime trincee, il metodo ulteriormente comprendendo il passo di: formare un terminale di contatto (230c) per ciascun dispositivo elettronico, il terminale di contatto comprendendo un elemento perimetrale (235c) connesso elettricamente a ciascuna estremità di detto almeno uno strato in materiale elettricamente conduttivo di ogni prima trincea e ad una sola estremità di detto almeno uno strato in materiale elettricamente conduttivo di ogni seconda trincea, una estensione di ogni seconda trincea essendo uguale a metà di una estensione di ogni prima trincea.
  6. 6. Il metodo secondo la rivendicazione 4, in cui ciascun dispositivo (210d) elettronico comprende una prima area (225dv) e due seconde aree (225dh) separate tra loro dalla prima area sulla superficie principale, il passo di formare una pluralità di trincee (112; 212ah, 212av; 212bh, 212bv; 212ch, 212cv; 212dh, 212dv) ulteriormente comprendendo: formare una pluralità di prime delle trincee (212dv) di un primo dei sottoinsiemi nella prima area di ciascun dispositivo elettronico ed una pluralità di seconde delle trincee (212dh) di un secondo dei sotto-insiemi diverso dal primo sotto-insieme in ciascuna delle seconde aree di ciascun dispositivo elettronico, la direzione delle seconde trincee essendo perpendicolare alla direzione della prime trincee, il metodo ulteriormente comprendendo il passo di: formare un terminale di contatto (230d) per ciascun dispositivo elettronico, il terminale di contatto comprendendo un elemento perimetrale (235d) connesso elettricamente a ciascuna estremità di detto almeno uno strato in materiale elettricamente conduttivo di ogni prima trincea e ad una sola estremità di detto almeno uno strato in materiale elettricamente conduttivo di ogni seconda trincea, ed almeno un elemento di interdigitazione (250) estendentesi con distribuzione omogenea tra due lati opposti dell’elemento perimetrale lungo la direzione delle seconde trincee e connesso ad un punto intermedio di detto almeno uno strato in materiale elettricamente conduttivo di ciascuna delle prime trincee, una estensione di ogni seconda trincea essendo uguale ad una estensione di ogni prima trincea divisa per il doppio di un valore uguale al numero degli elementi di interdigitazione incrementato di un’unità.
  7. 7. Il metodo secondo una qualsiasi delle rivendicazioni da 1 a 3, in cui i dispositivi elettronici (210ah, 210av) sono partizionati in una pluralità di ulteriori sotto-insiemi ciascuno per uno corrispondente dei sotto-insiemi delle trincee (112; 212ah, 212av; 212bh, 212bv; 212ch, 212cv; 212dh, 212dv), il passo di formare una pluralità di trincee (112; 212ah, 212av; 212bh, 212bv; 212ch, 212cv; 212dh, 212dv) ulteriormente comprendendo: formare almeno una trincea (212ah, 212av) solo del corrispondente sottoinsieme nei dispositivi elettronici (210ah, 210av) di ciascun ulteriore sotto-insieme.
  8. 8. Il metodo secondo una qualsiasi delle rivendicazioni da 1 a 3, in cui i dispositivi elettronici sono separati tra loro da un’area di zavorra (220a; 220b) del wafer (100; 200a; 200b), il passo di formare una pluralità di trincee (112; 212ah, 212av; 212bh, 212bv; 212ch, 212cv; 212dh, 212dv) ulteriormente comprendendo: formare almeno una trincea (212bv) di solo un primo dei sotto-insiemi in ciascun dispositivo elettronico, e formare almeno una trincea (212bh) di un secondo dei sotto-insiemi diverso dal primo sotto-insieme nell’area di zavorra (220b).
  9. 9. Il metodo secondo una qualsiasi delle rivendicazioni da 1 a 8, ulteriormente comprendente i passi di: formare almeno una ulteriore trincea (245c; 245d) in corrispondenza di una intersezione tra ogni coppia di trincee (112; 212ah, 212av; 212bh, 212bv; 212ch, 212cv; 212dh, 212dv) di sotto-insiemi diversi, e formare almeno un ulteriore strato in materiale elettricamente isolante all’interno di ciascuna ulteriore trincea.
  10. 10. Un dispositivo elettronico integrato (210a; 210b; 210c; 210d) in una piastrina in materiale semiconduttore avente una superficie principale, il dispositivo elettronico comprendendo: una pluralità di trincee (112; 212ah, 212av; 212bh, 212bv; 212ch, 212cv; 212dh, 212dv) estendentisi nella piastrina dalla superficie principale, almeno uno strato in materiale elettricamente isolante (115r) all’interno di ciascuna trincea, almeno uno strato in materiale elettricamente conduttivo (120r) all’interno di ciascuna trincea sovrapposto a detto almeno uno strato in materiale isolante, caratterizzato dal fatto che le trincee sono partizionate in una pluralità di sotto-insiemi, le trincee di ogni sotto-insieme essendo orientate lungo una direzione comune diversa dalla direzione delle trincee degli altri sotto-insiemi.
  11. 11. Il dispositivo elettronico integrato (210a; 210b; 210c; 210d) secondo la rivendicazione 10, in cui il dispositivo elettronico integrato à ̈ un transistore MOS a trincea di potenza, detto almeno uno strato in materiale elettricamente conduttivo definendo una regione di gate del transistore MOS, ed in cui il transistore MOS ulteriormente comprende almeno una regione di source estendentesi dalla superficie principale in ogni canale definito nella piastrina tra ogni coppia di trincee adiacenti, ed una regione di drain estendentesi da una ulteriore superficie principale opposta alla superficie principale nella piastrina.
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