TWI521691B - 半導體結構及其製造方法 - Google Patents

Description

半導體結構及其製造方法

本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種高密度的半導體結構及其製造方法。

記憶裝置係使用於許多產品之中，例如MP3播放器、數位相機、電腦檔案等等之儲存元件中。隨著記憶體製造技術的進步，對於記憶裝置的需求也趨向較小的尺寸、較大的記憶容量。因應這種需求，係需要製造高元件密度的記憶裝置。

設計者開發一種提高記憶裝置密度的方法係使用三維堆疊記憶裝置，以達到更高的記憶容量，同時降低每一位元之成本。因此，發展出低製造成本三維結構積體電路記憶體，包括可靠度高、極小之記憶元件且改善與鄰近具有閘極結構之記憶單元的堆疊。

本發明係有關於一種半導體結構及其製造方法，其製造方法簡單且具有更佳的穩定性。

根據本發明之一方面，提出一種半導體結構，包括一第一堆疊結構。第一堆疊結構包括一第一堆疊部、至少一第二堆疊部及至少一第三堆疊部。第一堆疊部沿著一第一方向設置。第二堆疊部連接第一堆疊部並沿著一第二方向設置，第二方向垂直第一方向。第三堆疊部連接第一堆疊部且沿著第一方向與第二堆疊部交替排列。第三堆疊部在第二方向上的寬度小於第二堆疊部在第二方向上的寬度。

根據本發明之另一方面，提出一種半導體結構，包括一第一堆疊結構以及一第二堆疊結構。第一堆疊結構包括一第一堆疊部、至少一第二堆疊部及至少一第三堆疊部。第二堆疊部垂直於第一堆疊部。第三堆疊部垂直於第一堆疊部，且與第二堆疊部交替排列。第二堆疊結構面對第一堆疊結構。第二堆疊結構包括一第四堆疊部、至少一第五堆疊部及至少一第六堆疊部。第四堆疊部平行於第一堆疊部。第五堆疊部垂直連接於第四堆疊部，且對應於第三堆疊部。第六堆疊部垂直連接於第四堆疊部，且對應於第二堆疊部。

根據本發明之另一方面，提出一種半導體結構的製造方法，包括以下步驟。交錯堆疊多數個半導體層與絕緣層，半導體層係藉由絕緣層互相分開。圖案化半導體層與絕緣層，以形成一基底堆疊結構，基底堆疊結構包括至少一第一通孔。在第一 通孔中填入導電材料。蝕刻基底堆疊結構，以形成一第一堆疊結構與至少一基底導電條。第一堆疊結構包括一第一堆疊部、至少一第二堆疊部及至少一第三堆疊部。第一堆疊部沿著一第一方向設置，第二堆疊部與第三堆疊部垂直於第一堆疊部，且在第一方向上交錯排列。第三堆疊部在一第二方向上的寬度小於第二堆疊部在第二方向上的寬度，第二方向垂直第一方向。形成一介電元件於第一堆疊結構上。蝕刻部分基底導電條，以形成至少一第二通孔與至少一第一導電條，使第一導電條係位於第二堆疊部的一端。形成多數個第二導電條與多數個導電島於第一堆疊結構上，其中兩個相鄰的導電島可具有一間距，使相鄰的兩個導電島彼此不會接觸。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

100‧‧‧半導體結構

1‧‧‧第一堆疊結構

11‧‧‧第一堆疊部

111‧‧‧第一上表面

112‧‧‧第二上表面

113‧‧‧第三上表面

12‧‧‧第二堆疊部

121‧‧‧第一端

122‧‧‧第二端

123‧‧‧第一側面

124‧‧‧第二側面

13‧‧‧第三堆疊部

133‧‧‧第三側面

134‧‧‧第四側面

2‧‧‧第二堆疊結構

24‧‧‧第四堆疊部

25‧‧‧第五堆疊部

26‧‧‧第六堆疊部

31‧‧‧第一導電線

32‧‧‧第二導電線

35‧‧‧導電島

351‧‧‧導電島的上表面

36‧‧‧凹部

361‧‧‧凹部的上表面

40‧‧‧介電元件

41‧‧‧半導體條紋

42‧‧‧絕緣條紋

4‧‧‧半導體層

6‧‧‧絕緣層

51‧‧‧第一通孔

52‧‧‧第二通孔

61‧‧‧導電材料

62‧‧‧基底導電條

63‧‧‧有機介電材料

71‧‧‧圖案化罩幕層

711‧‧‧開口

91‧‧‧基底堆疊結構

A1、A2、A3、A4‧‧‧部分區域

B-B’、C-C’、D-D’‧‧‧剖面線

D1、D2、D3、D4‧‧‧間距

L2、L3、L5、L6‧‧‧寬度

X、Y、Z‧‧‧座標軸

第1A圖繪示本發明實施例之半導體結構的部分立體圖。

第1B圖繪示本發明實施例之半導體結構的俯視圖。

第1C圖為第1B圖之半導體結構沿B-B’線所繪製的剖面圖。

第2至9B圖繪示本發明之半導體結構的一製造實施例。

以下係參照所附圖式詳細敘述本發明之實施例。圖式中相同的標號係用以標示相同或類似之部分。需注意的是，圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製，因此並非作為限縮本發明保護範圍之用。

第1A圖繪示本發明實施例之半導體結構100的部分立體圖。第1B圖繪示本發明實施例之半導體結構100的俯視圖。為了便於理解本發明之技術內容，第1A圖係繪示第1B圖中A1區域的部分立體圖。

如第1A、1B圖所示，本發明實施例之半導體結構100包括一第一堆疊結構1。第一堆疊結構1包括一第一堆疊部11、至少一第二堆疊部12及至少一第三堆疊部13。第一堆疊部11沿著一第一方向設置，在本實施例中，第一方向例如是沿著X軸的方向。第二堆疊部12連接第一堆疊部11並沿著一第二方向設置，第二方向垂直第一方向。在本實施例中，第二方向例如是沿著Y軸的方向，也就是說，第二堆疊部12垂直於第一堆疊部11。第三堆疊部13連接第一堆疊部11且沿著第一方向與第二堆疊部12交替排列，也就是說，第三堆疊部13也垂直於第一堆疊部11。第三堆疊部13在第二方向上的寬度L3小於第二堆疊部12在第二方向上的寬度L2。

在本實施例中，第一堆疊結構1包括多數個第二堆疊部12與多數個第三堆疊部13，此些第二堆疊部12與第三堆疊部13在第一方向上具有一第一間距D1，也就是說，此些第二堆疊部12與第三堆疊部13在第一方向上彼此的間距皆相等。

在一實施例中，第二堆疊部12具有一第一端121與一第二 端122，第二端122相對於第一端121，且第二堆疊部12之第一端連接第一堆疊部11。半導體結構100也可包括至少一第一導電線31，第一導電線31設置於第二堆疊部12之第二端122。

在本實施例中，半導體結構100更包括一第二堆疊結構2，第二堆疊結構2面對第一堆疊結構1，且第二堆疊結構2具有與第一堆疊結構1類似的結構。第二堆疊結構2包括一第四堆疊部24、至少一第五堆疊部25及至少一第六堆疊部26。第四堆疊部24沿著第一方向(X軸)設置，也就是說，第四堆疊部24平行於第一堆疊部11。第五堆疊部25連接第四堆疊部24並沿著第二方向(Y軸)設置，也就是說，第五堆疊部25垂直連接於第四堆疊部24。第六堆疊部26連接第四堆疊部24且沿著第一方向與第五堆疊部25交替排列，也就是說，第六堆疊部26垂直連接於第四堆疊部24。

第二堆疊結構2與第一堆疊結構1類似，其第六堆疊部26在第二方向上的寬度L6小於第五堆疊部25在第二方向上的寬度L5。在一實施例中，至少一第一導電線31可設置於第五堆疊部25的一端。第五堆疊部26與第六堆疊部25在第一方向上具有一第二間距D2，第二間距D2實質上等於第一間距D1。

要注意的是，為了方便檢視半導體結構100的內部結構，第1A圖僅繪示出部分的第二堆疊結構2。如第1B圖所示，在本實施例中，第五堆疊部25係對應於第三堆疊部13，第六堆疊部26係對應於第二堆疊部12。在一實施例中，第一導電線31與第三堆疊部13之間具有一第三間距D3，第一導電線31與第六堆疊部26之間具有一第四間距D4，第三間距 D3與第四間距D4實質上相等。由於第一堆疊結構1與第二堆疊結構2具有類似的結構，以下係以第一堆疊結構1進行說明。

在一實施例中，半導體結構100更包括一介電元件40(未繪示於第1B圖)，介電元件40形成於第一堆疊部11、第二堆疊部12與第三堆疊部13上。類似地，介電元件40也形成於第四堆疊部24、第五堆疊部25與第六堆疊部26上。

在本實施例中，第一堆疊部11具有一第一上表面111。第二堆疊部12具有一第二上表面112、一第一側面123與一第二側面124，第二側面124與第一側面123相對。第三堆疊部13具有一第三上表面113、一第三側面133與一第四側面134，第四側面134與第三側面133相對，且第三側面133面對第二側面124，第四側面134面對第一側面123。介電元件40可設置於第一上表面111、第二上表面112、第三上表面113、第一側面123、第二側面124、第三側面133與第四側面134上。

介電元件40可具有單一介電材料。於一實施例中，介電元件40係用作反熔絲記憶層且係由反熔絲材料所構成，舉例來說，可包括氧化物或氮化物，例如是氧化矽、氮化矽。於另一實施例中，介電元件40係具有由多數個不同介電材料(包括例如氧化物例如氧化矽、或氮化物例如氮化矽)所構成的多層結構，例如為一ONO的多層結構。於一實施例中，介電元件40係用作電荷儲存層。在另一實施例中，介電元件40可具有ONONO結構，可作為電荷儲存層或穿隧介電層。

第1C圖為第1B圖之半導體結構100沿B-B’線所繪製的剖面圖。如第1A~1C圖所示，本發明實施例之半導體結構100可包括多數個 導電島35，導電島35設置於介電元件40上。在本實施例中，導電島35可設置於第二堆疊部12與第三堆疊部13之間。更詳細地說，導電島35可位於第二上表面112、第一側面123、第二側面124、第三側面133與第四側面134上。導電島35的上表面351彼此對齊且相鄰的兩個導電島35彼此分離。同樣地，導電島35可設置於第二堆疊結構2的第五堆疊部25與第六堆疊部26之間。

在本實施例中，導電島35可具有多數個凹部36，這些凹部36的上表面361彼此對齊。由於凹部36，使得相鄰的兩個導電島35彼此分離。然而，本發明並未限定於此。在一實施例中，部分導電島35可位於第三上表面113上(未繪示)，更詳細地說，位於第三上表面113上之介電元件40上，但相鄰的兩個導電島35仍然彼此分離。也就是說，部分位於第三上表面113上之兩個相鄰的導電島35彼此可具有一間距，使相鄰的兩個導電島35彼此不會接觸。

此外，設置於第三堆疊部13之兩側的導電島35可藉由第三堆疊部13彼此絕緣。更詳細地說，位於第三側面133與第四側面134上的導電島35可藉由第三堆疊部13上的介電元件40彼此絕緣。類似地，設置於第六堆疊部26之兩側的導電島35也可藉由第六堆疊部26上的介電元件40彼此絕緣。

在一實施例中，半導體結構100可包括至少一第二導電線32，第二導電線32可設置於第二堆疊部12與第五堆疊部25之間。更詳細地說，第二導電線32可設置於第二堆疊部12與第五堆疊部25上之介電元件40上。

在本發明實施例中，第一堆疊結構1與第二堆疊結構2可包括多數個交錯堆疊的半導體條紋41與絕緣條紋42，半導體條紋41藉由絕緣條紋42分開。

此外，在本發明實施例中，半導體條紋41可作為不同記憶平面的位元線(BL)，第一導電線可作為位元線的襯墊(pad)，第二導電線可作為字元線(WL)，導電島35可作為串列選擇線(SSL)。

第2至9B圖繪示本發明之半導體結構100的一製造實施例。參照第2圖，交錯地堆疊半導體層4與絕緣層6。半導體層4係藉由絕緣層6互相分開。半導體層4包括多晶矽。於一實施例中，可對半導體層4進行摻雜後進行退火。絕緣層6包括氧化物。接著，圖案化半導體層4與絕緣層6，以形成如第3A、3B圖所示的基底堆疊結構91。第3B圖繪示第3A圖之基底堆疊結構91的俯視圖。此基底堆疊結構91具有至少一個第一通孔51。圖案化的方法包括微影製程。

第4B圖繪示第4A圖之基底堆疊結構91的俯視圖。如第4A、4B圖所示，在第一通孔51中填入導電材料61。導電材料61可包括多晶矽，例如是n+多晶矽以作為n型導電通道，或p+多晶矽以作為p型導電通道。

第5B圖係為第5A圖中之結構的俯視圖。為了更清楚地說明，後方所有圖式之立體圖皆為堆疊結構的部分立體示意圖，舉例來說，第5A圖僅繪示對應於第5B圖之A2區域的立體示意圖。

同時參照第5A、5B圖，蝕刻基底堆疊結構91，以形成一第一堆疊結構1。第一堆疊結構1包括一第一堆疊部11、至少一第二堆疊 部12及至少一第三堆疊部13。第一堆疊部11沿著一第一方向(X軸的方向)設置，第二堆疊部12與第三堆疊部13垂直於第一堆疊部11，且在第一方向上交錯排列。

如第5B圖所示，可同時形成第一堆疊結構1與一第二堆疊結構2，第二堆疊結構2面對第一堆疊結構1，且第二堆疊結構2具有與第一堆疊結構1類似的結構。第二堆疊結構2包括一第四堆疊部24、至少一第五堆疊部25及至少一第六堆疊部26。第一堆疊部11、一第二堆疊部12、第三堆疊部13、第四堆疊部24、第五堆疊部25及第六堆疊部26各包括交錯堆疊的半導體條紋41與絕緣條紋42。

此外，導電材料61也被蝕刻為基底導電條62。基底導電條62連接第二堆疊部12與第六堆疊部26，基底導電條62也連接第三堆疊部13與第五堆疊部25。

如第6圖所示，於第一堆疊結構1與第二堆疊結構2上形成介電元件40。接著，參照第7A、7B圖(第7B圖係省略介電元件40，且第7A圖僅繪示對應於第7B圖之A3區域的立體示意圖)，填入有機介電材料63於第一堆疊結構1與第二堆疊結構2中，並於有機介電材料63上設置圖案化的罩幕層71。圖案化的罩幕層71上可具有多數個開口711，開口711係對應於基底導電條62的位置。

第7C圖為第7B圖之結構沿著C-C’線所繪製出的剖面圖。如第7C圖所示，蝕刻對應於基底導電條62之部分有機介電材料63，使此部分有機介電材料63的上表面631對齊，並露出部分基底導電條62上的介電元件40。

第8B圖為第8A圖之結構沿著D-D’線所繪製出的剖面圖。如第8A、8B圖所示(第8A圖係省略介電元件40)，蝕刻露出的介電元件40以及下方的部分基底導電條62，以形成第二通孔52與第一導電條31。在一實施例中，可導入一蝕刻氣體進行蝕刻。由於蝕刻氣體具有選擇性，可蝕刻介電元件40與基底導電條62，但無法蝕刻有機介電材料63，因此，可於預定的位置上形成第一導電條31。在蝕刻製程後，第一導電條31係位於第二堆疊部12與第五堆疊部25的一端，且第一導電線31與第三堆疊部13之間具有一第三間距D3，第一導電線31與第六堆疊部26之間具有一第四間距D4。

接著，移除有機介電材料63以及圖案化的罩幕層71。為使圖式更加清楚，第9A、9B圖係省略介電元件40，且第9A圖僅繪示對應於第9B圖之A4區域的立體示意圖。由第9A、9B圖可清楚看出第一堆疊部11、一第二堆疊部12、第三堆疊部13、第四堆疊部24、第五堆疊部25、第六堆疊部26以及第一導電條31與第二通孔52的位置關係。

最後，形成多數個第二導電條32與導電島35於第一堆疊結構1與第二堆疊結構2上，以形成如第1A圖所繪示之半導體結構100。形成多數個第二導電條32與導電島35的方法可包括一微影製程。在本發明實施例中，第二導電線32可設置於第二堆疊部12與第五堆疊部25之間。更詳細地說，第二導電線32可設置於第二堆疊部12與第五堆疊部25上之介電元件40上。導電島35可設置於第二堆疊部12與第三堆疊部13之間，類似地，導電島35也可設置於第五堆疊部25與第六堆疊部26之間。此外，多數個導電島35的上表面可351彼此對齊。

要注意的是，在本實施例中之兩個相鄰的導電島35彼此可具有一間距，使相鄰的兩個導電島35彼此不會接觸，因此，需要多一道微影製程使兩個相鄰的導電島35彼此分開。舉例來說，例如是形成多數個凹部36(繪示於第1C圖)使兩個相鄰的導電島35彼此分開。在形成凹部36的過程中，這些凹部36的上表面361可彼此對齊。

承上述說明，本發明實施例之半導體結構100具有可靠度高、極小之記憶元件且改善與鄰近具有閘極結構之記憶單元的堆疊。不僅製造方法簡單，同時也提供更佳的穩定性。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧半導體結構

11‧‧‧第一堆疊部

111‧‧‧第一上表面

112‧‧‧第二上表面

113‧‧‧第三上表面

12‧‧‧第二堆疊部

123‧‧‧第一側面

124‧‧‧第二側面

13‧‧‧第三堆疊部

133‧‧‧第三側面

25‧‧‧第五堆疊部

32‧‧‧第二導電線

35‧‧‧導電島

351‧‧‧導電島的上表面

40‧‧‧介電元件

41‧‧‧半導體條紋

42‧‧‧絕緣條紋

X、Y、Z‧‧‧座標軸

Claims (10)

1. 一種半導體結構，包括：一第一堆疊結構，包括：一第一堆疊部，沿著一第一方向設置；至少一第二堆疊部，連接該第一堆疊部並沿著一第二方向設置，該第二方向垂直該第一方向；及至少一第三堆疊部，連接該第一堆疊部且沿著該第一方向與該第二堆疊部交替排列，以及一介電元件，形成於該第一堆疊部、該第二堆疊部與該第三堆疊部上；其中該第三堆疊部在該第二方向上的寬度小於該第二堆疊部在該第二方向上的寬度；該第一堆疊部包括一第一上表面；該第二堆疊部包括一第二上表面、一第一側面及一第二側面，該第二側面與該第一側面相對；該第三堆疊部包括一第三上表面、一第三側面及一第四側面，該第四側面與該第三側面相對；及該介電元件設置於該第一上表面、該第二上表面、該第三上表面、該第一側面、該第二側面、該第三側面與該第四側面上。
2. 如申請專利範圍第1項所述之半導體結構，包括複數個該第二堆疊部與複數個該第三堆疊部，該些第二堆疊部與該些第三 堆疊部在該第一方向上彼此的間距相等。
3. 如申請專利範圍第1項所述之半導體結構，其中該第二堆疊部具有一第一端與一第二端，該第二端相對於該第一端，且該第一端連接該第一堆疊部。
4. 如申請專利範圍第1項所述之半導體結構，更包括一第二堆疊結構面對該第一堆疊結構，該第二堆疊結構包括：一第四堆疊部，沿著該第一方向設置；至少一第五堆疊部，連接該第四堆疊部並沿著該第二方向設置；及至少一第六堆疊部，連接該第四堆疊部且沿著該第一方向與該第五堆疊部交替排列，其中該第六堆疊部在該第二方向上的寬度小於該第五堆疊部在該第二方向上的寬度。
5. 一種半導體結構，包括：一第一堆疊結構，包括：一第一堆疊部；至少一第二堆疊部，垂直於該第一堆疊部；及至少一第三堆疊部，垂直於該第一堆疊部，且與該第二堆疊部交替排列；以及一第二堆疊結構，面對該第一堆疊結構，包括：一第四堆疊部，平行於該第一堆疊部；至少一第五堆疊部，垂直連接於該第四堆疊部，且對應 於該第三堆疊部；及至少一第六堆疊部，垂直連接於該第四堆疊部，且對應於該第二堆疊部。
6. 如申請專利範圍第5項所述之半導體結構，更包括：至少一第一導電線，設置於該第二堆疊部與該第五堆疊部的一端。
7. 如申請專利範圍第6項所述之半導體結構，其中該第一導電線與該第三堆疊部之間具有一第三間距，該第一導電線與該第六堆疊部之間具有一第四間距，該第三間距與該第四間距相等。
8. 一種半導體結構的製造方法，包括：交錯堆疊複數個半導體層與絕緣層，該些半導體層係藉由該些絕緣層互相分開；圖案化該些半導體層與該些絕緣層，以形成一基底堆疊結構，其中該基底堆疊結構包括至少一第一通孔；在該第一通孔中填入導電材料；蝕刻該基底堆疊結構，以形成一第一堆疊結構與至少一基底導電條，該第一堆疊結構包括一第一堆疊部、至少一第二堆疊部及至少一第三堆疊部，其中該第一堆疊部沿著一第一方向設置，該第二堆疊部與該第三堆疊部垂直於第一堆疊部，且在該第一方向上交錯排列，該第三堆疊部在一第二方向上的寬度小於該第二堆疊部在該第二方向上的寬度，該第二方向垂直該第一方向；形成一介電元件於該第一堆疊結構上； 蝕刻部分該基底導電條，以形成至少一第二通孔與至少一第一導電條，使該第一導電條位於該第二堆疊部的一端；以及形成複數個第二導電條與複數個導電島於該第一堆疊結構上，其中兩個相鄰的該些導電島彼此可具有一間距，使相鄰的兩個該些導電島彼此不會接觸。
9. 如申請專利範圍第8項所述之製造方法，其中在蝕刻該基底堆疊結構時，更包括：同時形成該第一堆疊結構與一第二堆疊結構，該第二堆疊結構面對第一堆疊結構。
10. 如申請專利範圍第9項所述之製造方法，其中該第二堆疊結構包括：一第四堆疊部，平行於該第一堆疊部；至少一第五堆疊部，垂直連接於該第四堆疊部，且對應於該第三堆疊部；至少一第六堆疊部，垂直連接於該第四堆疊部，且對應於該第二堆疊部。