CN104681559B - 半导体结构及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体结构及其制造方法，该半导体结构包括一第一叠层结构；第一叠层结构包括一第一叠层部、至少一第二叠层部及至少一第三叠层部；第一叠层部沿着一第一方向设置；第二叠层部连接第一叠层部并沿着一第二方向设置，第二方向垂直该第一方向；第三叠层部连接第一叠层部且沿着第一方向与第二叠层部交替排列；第三叠层部在第二方向上的宽度小于第二叠层部在第二方向上的宽度。

Description

半导体结构及其制造方法

技术领域

本发明是有关于一种半导体结构及其制造方法，且特别是有关于一种高密度的半导体结构及其制造方法。

背景技术

存储装置是使用于许多产品之中，例如MP3播放器、数码相机、计算机档案等等的储存元件中。随着存储器制造技术的进步，对于存储装置的需求也趋向较小的尺寸、较大的存储容量。因应这种需求，是需要制造高元件密度的存储装置。

设计者开发一种提高存储装置密度的方法是使用三维叠层存储装置，以达到更高的存储容量，同时降低每一比特的成本。因此，发展出低制造成本三维结构集成电路存储器，包括可靠度高、极小的存储元件且改善与邻近具有栅极结构的存储单元的叠层。

发明内容

本发明是有关于一种半导体结构及其制造方法，其制造方法简单且具有更佳的稳定性。

根据本发明的一方面，提出一种半导体结构，包括一第一叠层结构。第一叠层结构包括一第一叠层部、至少一第二叠层部及至少一第三叠层部。第一叠层部沿着一第一方向设置。第二叠层部连接第一叠层部并沿着一第二方向设置，第二方向垂直该第一方向。第三叠层部连接第一叠层部且沿着第一方向与第二叠层部交替排列。第三叠层部在第二方向上的宽度小于第二叠层部在第二方向上的宽度。

根据本发明的另一方面，提出一种半导体结构，包括一第一叠层结构以及一第二叠层结构。第一叠层结构包括一第一叠层部、至少一第二叠层部及至少一第三叠层部。第二叠层部垂直于第一叠层部。第三叠层部垂直于第一叠层部，且与第二叠层部交替排列。第二叠层结构面对第一叠层结构，第二叠层结构包括一第四叠层部、至少一第五叠层部及至少一第六叠层部。第四叠层部平行于第一叠层部。第五叠层部垂直连接于第四叠层部，且对应于第三叠层部。第六叠层部垂直连接于第四叠层部，且对应于第二叠层部。

根据本发明的另一方面，提出一种半导体结构的制造方法，包括以下步骤。交错叠层多个半导体层与绝缘层，半导体层是通过绝缘层互相分开。图案化半导体层与绝缘层，以形成一衬底叠层结构，衬底叠层结构包括至少一第一通孔。在第一通孔中填入导电材料。刻蚀衬底叠层结构，以形成一第一叠层结构与至少一衬底导电条。第一叠层结构包括一第一叠层部、至少一第二叠层部及至少一第三叠层部。第一叠层部沿着一第一方向设置，第二叠层部与第三叠层部垂直于第一叠层部，且在第一方向上交错排列。第三叠层部在一第二方向上的宽度小于第二叠层部在第二方向上的宽度，第二方向垂直该第一方向。形成一介电元件于第一叠层结构上。刻蚀部分衬底导电条，以形成至少一第二通孔与至少一第一导电条，使第一导电条位于第二叠层部的一端。形成多个第二导电条与多个导电岛于第一叠层结构上，其中两个相邻的导电岛彼此可具有一间距，使相邻的两个导电岛彼此不会接触。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1A绘示本发明实施例的半导体结构的部分立体图。

图1B绘示本发明实施例的半导体结构的俯视图。

图1C为图1B的半导体结构沿B-B’线所绘制的剖面图。

图2至图9B绘示本发明的半导体结构的一制造实施例。

【符号说明】

100：半导体结构

1：第一叠层结构

11：第一叠层部

111：第一上表面

112：第二上表面

113：第三上表面

12：第二叠层部

121：第一端

122：第二端

123：第一侧面

124：第二侧面

13：第三叠层部

133：第三侧面

134：第四侧面

2：第二叠层结构

24：第四叠层部

25：第五叠层部

26：第六叠层部

31：第一导电线

32：第二导电线

35：导电岛

351：导电岛的上表面

36：凹部

361：凹部的上表面

40：介电元件

41：半导体条纹

42：绝缘条纹

4：半导体层

6：绝缘层

51：第一通孔

52：第二通孔

61：导电材料

62：衬底导电条

63：有机介电材料

71：图案化掩模层

711：开口

91：衬底叠层结构

A1、A2、A3、A4：部分区域

B-B’、C-C’、D-D’：剖面线

D1、D2、D3、D4：间距

L2、L3、L5、L6：宽度

X、Y、Z：坐标轴

具体实施方式

以下系参照所附图式详细叙述本发明的实施例。图式中相同的标号系用以标示相同或类似的部分。需注意的是，图式系已简化以利清楚说明实施例的内容，图式上的尺寸比例并非按照实际产品等比例绘制，因此并非作为限缩本发明保护范围之用。

图1A绘示本发明实施例的半导体结构100的部分立体图。图1B绘示本发明实施例的半导体结构100的俯视图。为了便于理解本发明的技术内容，图1A是绘示图1B中A1区域的部分立体图。

如图1A、图1B所示，本发明实施例的半导体结构100，包括一第一叠层结构1。第一叠层结构1包括一第一叠层部11、至少一第二叠层部12及至少一第三叠层部13。第一叠层部11沿着一第一方向设置，在本实施例中，第一方向例如是沿着X轴的方向。第二叠层部12连接第一叠层部11并沿着一第二方向设置，第二方向垂直第一方向。在本实施例中，第二方向例如是沿着Y轴的方向，也就是说，第二叠层部12垂直于第一叠层部11。第三叠层部13连接第一叠层部11且沿着第一方向与第二叠层部12交替排列，也就是说，第三叠层部13也垂直于第一叠层部11。第三叠层部13在第二方向上的宽度L3小于第二叠层部12在第二方向上的宽度L2。

在本实施例中，第一叠层结构1包括多个第二叠层部12与多个第三叠层部13，此些第二叠层部12与第三叠层部13在第一方向上具有一第一间距D1，也就是说，此些第二叠层部12与第三叠层部13在第一方向上彼此的间距皆相等。

在一实施例中，第二叠层部12具有一第一端121与一第二端122，第二端122相对于第一端121，且第二叠层部12的第一端连接第一叠层部11。半导体结构1也可包括至少一第一导电线31，第一导电线31设置于第二叠层部12的第二端122。

在本实施例中，半导体结构1更包括一第二叠层结构2，第二叠层结构2面对第一叠层结构1，且第二叠层结构2具有与第一叠层结构1类似的结构。第二叠层结构2包括一第四叠层部24、至少一第五叠层部25及至少一第六叠层部26。第四叠层部24沿着第一方向(X轴)设置，也就是说，第四叠层部24平行于第一叠层部11。第五叠层部25连接第四叠层部24并沿着第二方向(Y轴)设置，也就是说，第五叠层部25垂直连接于第四叠层部24。第六叠层部26连接第四叠层部24且沿着第一方向与第五叠层部25交替排列，也就是说，第六叠层部26垂直连接于第四叠层部24。

第二叠层结构2与第一叠层结构1类似，其第六叠层部26在第二方向上的宽度L6小于第五叠层部25在第二方向上的宽度L5。在一实施例中，至少一第一导电线31可设置于第五叠层部25的一端。第五叠层部26与第六叠层部25在第一方向上具有一第二间距D2，第二间距D2实质上等于第一间距D1。

要注意的是，为了方便检视半导体结构100的内部结构，图1A仅绘示出部分的第二叠层结构2。如图1B所示，在本实施例中，第五叠层部25系对应于第三叠层部13，第六叠层部26系对应于第二叠层部12。在一实施例中，第一导电线31与第三叠层部13之间具有一第三间距D3，第一导电线31与第六叠层部26之间具有一第四间距D4，第三间距D3与第四间距D4实质上相等。由于第一叠层结构1与第二叠层结构2具有类似的结构，以下是以第一叠层结构1进行说明。

在一实施例中，半导体结构100更包括一介电元件40(未绘示于图1B)，介电元件40形成于第一叠层部11、第二叠层部12与第三叠层部13上。类似地，介电元件40也形成于第四叠层部24、第五叠层部25与第六叠层部26上。

在本实施例中，第一叠层部11具有一第一上表面111。第二叠层部12具有一第二上表面112、一第一侧面123与一第二侧面124，第二侧面124与第一侧面123相对。第三叠层部13具有一第三上表面113、一第三侧面133与一第四侧面134，第四侧面134与第三侧面133相对，且第三侧面133面对第二侧面124，第四侧面134面对第一侧面123。介电元件40可设置于第一上表面111、第二上表面112、第三上表面113、第一侧面123、第二侧面124、第三侧面133与第四侧面134上。

介电元件40可具有单一介电材料。于一实施例中，介电元件40是用作反熔丝存储层且是由反熔丝材料所构成，举例来说，可包括氧化物或氮化物，例如是氧化硅、氮化硅。于另一实施例中，介电元件40是具有由多个不同介电材料(包括例如氧化物例如氧化硅、或氮化物例如氮化硅)所构成的多层结构，例如为一ONO的多层结构。于一实施例中，介电元件40是用作电荷储存层。在另一实施例中，介电元件40可具有ONONO结构，可作为电荷储存层或隧穿介电层。

图1C为图1B的半导体结构100沿B-B’线所绘制的剖面图。如图1A～图1C所示，本发明实施例的半导体结构100可包括多个导电岛35，导电岛35设置于介电元件40上。在本实施例中，导电岛35可设置于第二叠层部12与第三叠层部13之间。更详细地说，导电岛35可位于第二上表面112、第一侧面123、第二侧面124、第三侧面133与第四侧面134上。导电岛35的上表面351彼此对齐且相邻的两个导电岛35彼此分离。同样地，导电岛35可设置于第二叠层结构2的第五叠层部25与第六叠层部26之间。

在本实施例中，导电岛35可具有多个凹部36，这些凹部36的上表面361彼此对齐。由于凹部36，使得相邻的两个导电岛35彼此分离。然而，本发明并未限定于此。在一实施例中，部分导电岛35可位于第三上表面113上(未绘示)，更详细地说，位于第三上表面113上之介电元件40上，但相邻的两个导电岛35仍然彼此分离。也就是说，部分位于第三上表面113上的两个相邻的导电岛35彼此可具有一间距，使相邻的两个导电岛35彼此不会接触。

此外，设置于第三叠层部13的两侧的导电岛35可通过第三叠层部13彼此绝缘。更详细地说，位于第三侧面133与第四侧面134上的导电岛35可通过第三叠层部13上的介电元件40彼此绝缘。类似地，设置于第六叠层部26的两侧的导电岛35也可通过第六叠层部26上的介电元件彼此绝缘。

在一实施例中，半导体结构100可包括至少一第二导电线32，第二导电线32可设置于第二叠层部12与第五叠层部25之间。更详细地说，第二导电线32可设置于第二叠层部12与第五叠层部25上的介电元件40上。

在本发明实施例中，第一叠层结构1与第二叠层结构2可包括多个交错叠层的半导体条纹41与绝缘条纹42，半导体条纹41通过绝缘条纹42分开。

此外，在本发明实施例中，半导体条纹41可作为不同存储平面的位线(BL)，第一导电线可作为位线的衬垫(pad)，第二导电线可作为字线(WL)，导电岛35可作为串行选择线(SSL)。

图2至图9B绘示本发明的半导体结构100的一制造实施例。参照图2，交错地叠层半导体层4与绝缘层6。半导体层4是通过绝缘层6互相分开。半导体层4包括多晶硅。于一实施例中，可对半导体层4进行掺杂后进行退火。绝缘层6包括氧化物。接着，图案化半导体层4与绝缘层6，以形成如图3A、图3B所示的衬底叠层结构91。图3B绘示图3A的衬底叠层结构91的俯视图。此衬底叠层结构91具有至少一个第一通孔51。图案化的方法包括光刻工艺。

接着，如图4A所示，在第一通孔51中填入导电材料61。导电材料61可包括多晶硅，例如是n+多晶硅以作为n型导电通道，或p+多晶硅以作为p型导电通道。图4B为图4A中的结构的俯视图。

图5B为图5A中的结构的俯视图。为了更清楚地说明，后方所有图式的立体图皆为叠层结构的部分立体示意图，举例来说，图5A仅绘示对应于图5B的A2区域的立体示意图。

同时参照图5A、图5B，刻蚀衬底叠层结构91，以形成一第一叠层结构1。第一叠层结构1包括一第一叠层部11、至少一第二叠层部12及至少一第三叠层部13。第一叠层部11沿着一第一方向(X轴的方向)设置，第二叠层部12与第三叠层部13垂直于第一叠层部11，且在第一方向上交错排列。

如图5B所示，可同时形成第一叠层结构1与一第二叠层结构2，第二叠层结构2面对第一叠层结构1，且第二叠层结构2具有与第一叠层结构1类似的结构。第二叠层结构2包括一第四叠层部24、至少一第五叠层部25及至少一第六叠层部26。第一叠层部11、一第二叠层部12、第三叠层部13、第四叠层部24、第五叠层部25及第六叠层部26各包括交错叠层的半导体条纹41与绝缘条纹42。

此外，导电材料61也被刻蚀为衬底导电条62。衬底导电条62连接第二叠层部12与第六叠层部26，衬底导电条62也连接第三叠层部13与第五叠层部25。

如图6所示，于第一叠层结构1与第二叠层结构2上形成介电元件40。接着，参照图7A、图7B(图7B系省略介电元件40，且图7A仅绘示对应于图7B的A3区域的立体示意图)，填入有机介电材料63于第一叠层结构1与第二叠层结构2中，并于有机介电材料63上设置图案化的掩模层71。图案化的掩模层71上可具有多个开口711，开口711系对应于衬底导电条62的位置。

图7C为图7B的结构沿着C-C’线所绘制出的剖面图。如图7C所示，刻蚀对应于衬底导电条62的部分有机介电材料63，使此部分有机介电材料63的上表面631对齐，并露出部分衬底导电条62上的介电元件40。

图8B为图8A的结构沿着D-D’线所绘制出的剖面图。如图8A、图8B所示(图8A系省略介电元件40)，刻蚀露出的介电元件40以及下方的部分衬底导电条62，以形成第二通孔52与第一导电条31。在一实施例中，可导入一刻蚀气体进行刻蚀。由于刻蚀气体具有选择性，可刻蚀介电元件40与衬底导电条62，但无法刻蚀有机介电材料63，因此，可于预定的位置上形成第一导电条31。在刻蚀工艺后，第一导电条31系位于第二叠层部12与第五叠层部25的一端，且第一导电线31与第三叠层部13之间具有一第三间距D3，第一导电线31与第六叠层部26之间具有一第四间距D4。

接着，移除有机介电材料63以及图案化的掩模层71。为使图式更加清楚，图9A、图9B系省略介电元件40，且图9A仅绘示对应于图9B的A4区域的立体示意图。由图9A、图9B可清楚看出第一叠层部11、一第二叠层部12、第三叠层部13、第四叠层部24、第五叠层部25、第六叠层部26以及第一导电条31与第二通孔52的位置关系。

最后，形成多个第二导电条32与导电岛35于第一叠层结构1与第二叠层结构2上，以形成如图1A所绘示的半导体结构100。形成多个第二导电条32与导电岛35的方法可包括一光刻工艺。在本发明实施例中，第二导电线32可设置于第二叠层部12与第五叠层部25之间设置。更详细地说，第二导电线32可设置于第二叠层部12与第五叠层部25上的介电元件40上。导电岛35可设置于第二叠层部12与第三叠层部13之间，类似地，导电岛35也可设置于第五叠层部25与第六叠层部26之间。此外，多个导电岛35的上表面可351彼此对齐。

要注意的是，在本实施例中的两个相邻的导电岛35彼此可具有一间距，使相邻的两个导电岛35彼此不会接触，因此，需要多一道光刻工艺使两个相邻的导电岛35彼此分开。举例来说，例如是形成多个凹部36(绘示于图1C)使两个相邻的导电岛35彼此分开。在形成凹部36的过程中，这些凹部36的上表面361可彼此对齐。

承上述说明，本发明实施例的半导体结构100具有可靠度高、极小的存储元件且改善与邻近具有栅极结构的存储单元的叠层。不仅制造方法简单，同时也提供更佳的稳定性。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (6)

1.一种半导体结构，包括：

一第一叠层结构，包括：

一第一叠层部，沿着一第一方向设置；

至少一第二叠层部，连接该第一叠层部并沿着一第二方向设置，该第二方向垂直该第一方向；及

至少一第三叠层部，连接该第一叠层部且沿着该第一方向与该第二叠层部交替排列，

一第二叠层结构面对该第一叠层结构，该第二叠层结构包括：

一第四叠层部，沿着该第一方向设置；

至少一第五叠层部，连接该第四叠层部并沿着该第二方向设置；及

至少一第六叠层部，连接该第四叠层部且沿着该第一方向与该第五叠层部交替排列，

多条第一导电线，设置于该第二叠层部的末端和该第五叠层部的末端；

一第一间隔，位于该多条第一导电线之一与该第三叠层部之间；以及

一第二间隔，位于该多条第一导电线之一与该第六叠层部之间；

其中该第三叠层部在该第二方向上的宽度小于该第二叠层部在该第二方向上的宽度，该第六叠层部在该第二方向上的宽度小于该第五叠层部在该第二方向上的宽度，位于该多条第一导电线之一与该第三叠层部之间的该第一间隔与位于该多条第一导电线之一与该第六叠层部之间的该第二间隔相同。

2.根据权利要求1所述的半导体结构，其中该第二叠层部具有一第一端与一第二端，该第二端相对于该第一端，且该第一端连接该第一叠层部。

3.一种半导体结构，包括：

一第一叠层结构，包括：

一第一叠层部；

至少一第二叠层部，垂直于该第一叠层部；及

至少一第三叠层部，垂直于该第一叠层部，且与该第二叠层部交替排列；以及

一第二叠层结构，面对该第一叠层结构，包括：

一第四叠层部，平行于该第一叠层部；

至少一第五叠层部，垂直连接于该第四叠层部，且对应于该第三叠层部；

至少一第六叠层部，垂直连接于该第四叠层部，且对应于该第二叠层部；

多条第一导电线，设置于该第二叠层部的末端和该第五叠层部的末端；

一第一间隔，位于该多条第一导电线之一与该第三叠层部之间；以及

一第二间隔，位于该多条第一导电线之一与该第六叠层部之间；

其中，位于该多条第一导电线之一与该第三叠层部之间的该第一间隔与位于该多条第一导电线之一与该第六叠层部之间的该第二间隔相同。

4.一种半导体结构的制造方法，包括：

交错叠层多个半导体层与绝缘层，这些半导体层是通过这些绝缘层互相分开；

图案化这些半导体层与这些绝缘层，以形成一衬底叠层结构，其中该衬底叠层结构包括至少一第一通孔；

在该第一通孔中填入导电材料；

刻蚀该衬底叠层结构，以形成一第一叠层结构与至少一衬底导电条，该第一叠层结构包括一第一叠层部、至少一第二叠层部及至少一第三叠层部，其中该第一叠层部沿着一第一方向设置，该第二叠层部与该第三叠层部垂直于第一叠层部，且在该第一方向上交错排列，该第三叠层部在一第二方向上的宽度小于该第二叠层部在该第二方向上的宽度，该第二方向垂直该第一方向；

形成一介电元件于该第一叠层结构上；

刻蚀部分该衬底导电条，以形成至少一第二通孔与至少一第一导电条，使该第一导电条位于该第二叠层部的一端；以及

形成多个第二导电条与多个导电岛于该第一叠层结构上，其中两个相邻的这些导电岛彼此可具有一间距，使相邻的两个这些导电岛彼此不会接触。

5.根据权利要求4所述的制造方法，其中在刻蚀该衬底叠层结构的步骤时，更包括：

同时形成该第一叠层结构与一第二叠层结构，该第二叠层结构面对第一叠层结构。

6.根据权利要求5所述的制造方法，其中该第二叠层结构包括：

一第四叠层部，平行于该第一叠层部；

至少一第五叠层部，垂直连接于该第四叠层部，且对应于该第三叠层部；

至少一第六叠层部，垂直连接于该第四叠层部，且对应于该第二叠层部。