TW201628130A

TW201628130A - 記憶體元件及其製作方法

Info

Publication number: TW201628130A
Application number: TW104102923A
Authority: TW
Inventors: 陳士弘; 呂函庭
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-01-28
Filing date: 2015-01-28
Publication date: 2016-08-01
Also published as: TWI595601B

Abstract

一種記憶體元件包括多個含矽導電層係相互平行地垂直堆疊於基板上。多條串列選擇線位於含矽導電層上方，並沿第一方向延伸。多條串列垂直於含矽導電層和串列選擇線，且電性連接至串列選擇線。多條位元線位於串列選擇線上，並沿第二方向延伸。多組多層插塞結構沿第一方向排列設置，將多個串列分別夾設於相鄰二個多層插塞結構之間。其中，每一多層插塞結構包含多個介層插塞，每一介層插塞與一含矽導電層對應導通。多條金屬字元線。其中，每一金屬字元線沿第一方向延伸，且與導通同一含矽導電層的介層插塞電性連接。

Description

記憶體元件及其製作方法

【0001】

本揭露書是有關於一種半導體元件及其製作方法，且特別是有關於一種記憶體元件及其製作方法。

【0002】

非揮發性記憶體元件，例如快閃記憶體，具有在移除電源時亦不丟失儲存於記憶單元中之資訊的特性。已廣泛運用於用於可擕式音樂播放器、移動電話、數位相機等的固態大容量存儲應用。為了達到具有更高密度儲存容量的需求，目前已經有各種不同結構的三維記憶體元件，例如具有單閘極(single-gate)記憶胞、雙閘極(double gate)記憶胞，和環繞式閘極(surrounding gate)記憶胞的三維快閃記憶體元件，被提出。

【0003】

三維記憶體元件，例如垂直通道式(vertical-channel，VC)三維NAND快閃記憶體元件，具有許多層堆疊(記憶體層)結構，可達到更高的儲存容量，更具有優異的電子特性，例如具有良好的資料保存可靠性和操作速度。然而，隨著元件尺寸持續縮小化，由導線，例如字元線或源極線，之電阻與電容所造成的信號傳遞延遲(RC delay)，將變成影響三維記憶體元件抹除和編程等操作速度的主要因素之一。目前業界多使用較低電阻值的金屬作為垂直通道式三維NAND快閃記憶體元件的閘極，以減少字元線的時間延遲。

【0004】

然而，垂直通道式三維NAND記憶體元件的金屬閘極製作過程，必須先形成貫穿多層堆疊結構中蝕刻溝槽，再以另一次蝕刻，經由蝕刻溝槽來移除位於層堆疊結構中多的犧牲層，方能進行金屬閘極(字元線)的填充。蝕刻溝槽的設置，會佔據記憶胞的形成空間，影響元件的儲存容量。加上，多層堆疊結構中容易殘留犧牲層，或因為過度蝕刻而損傷記憶層，而造成記憶胞缺陷，嚴重影響垂直通道式三維NAND快閃記憶體元件的儲存容量與製程良率。

【0005】

因此，有需要提供一種更先進的記憶體元件及其製作方法，以改善習知技術所面臨的問題。

【0006】

本說明書的一實施例是在提供一種記憶體元件。此一記憶體元件包括複數個含矽導電層、複數條串列選擇線(selection lines)、複數條串列(string)、複數條位元線(bit lines)、複數組多層插塞結構以及複數條金屬字元線(metal strapped word line)。其中，含矽導電層係相互平行地垂直堆疊於基板上。串列選擇線位於含矽導電層上方，並沿第一方向延伸。串列垂直於含矽導電層和串列選擇線，且電性連接至串列選擇線。位元線位於串列選擇線上方，並沿第二方向延伸，且分別與串列電性連接。多層插塞結構沿第一方向排列設置，將多個串列分別夾設於相鄰的二個多層插塞結構之間。其中，每一個多層插塞結構包含複數個介層插塞，每一個介層插塞與一個含矽導電層對應導通。金屬字元線沿第一方向延伸，且每一條金屬字元線與導通同一個含矽導電層的介層插塞電性連接。

【0007】

本說明書的另一實施例是在提供一種記憶體元件的製作方法，此一方法包括下述步驟：首先於基板上形成垂直堆疊且相互平行的複數個含矽導電層。之後，形成複數條串列垂直穿設含矽導電層。再於矽導電層上形成複數條串列選擇線，並使串列選擇線沿第一方向延伸，且電性連接這些串列。接著，形成複數組多層插塞結構，沿第一方向排列設置，將多個串列分別夾設於相鄰兩多層插塞結構之間。其中，每一個多層插塞結構包含複數個介層插塞，每一個介層插塞與一個含矽導電層對應導通。後續，於串列選擇線上方形成複數條位元線，使位元線沿第二方向延伸，且與該些個串列電性連接。再於多層插塞結構上方形成複數條金屬字元線，沿第一方向延伸，並使每一條金屬字元線與導通同一個含矽導電的介層插塞電性連接。

【0008】

根據上述實施例，本發明是在提供一種記憶體元件及其製作方法。其係在三維記憶體元件的多層堆疊結構中形成複數組沿著串列選擇線平行排列設置的多層插塞結構，將形成於多層堆疊結構中的多條串列分別夾設於兩相鄰的多層插塞結構之間，並且使多層插塞結構所包含的每一個介層插塞，分別與多層堆疊結構中的一個含矽導電層對應導通。並以金屬字元線將導通同一含矽導電層的多個介層插塞電性連接。藉由多層插塞結構和金屬字元線的連接，來降低三維記憶體元件中閘極層的整體電阻率，以減少閘極電阻與電容所造成的信號傳遞延遲現象。又由於三維記憶體元件係採用含矽導電材質作為閘極，不需額外形成金屬閘極，可擴大串列選擇線的頻帶寬度，解決習知技術，因為使用金屬閘極製程所導致的儲存容量與製程良率無法提高的問題。

【0043】

10‧‧‧多層堆疊結構
100‧‧‧垂直通道式三維NAND快閃記憶體元件
101‧‧‧基板
102、112、122、132和142‧‧‧含矽導電層
103‧‧‧絕緣層
104‧‧‧串列
104a‧‧‧記憶層
104b‧‧‧通道層
105‧‧‧開口
106‧‧‧串列選擇線
107‧‧‧源極接觸結構
107a‧‧‧介電材質層
107b‧‧‧導電材料
108‧‧‧開口
109‧‧‧硬罩幕層
110‧‧‧多層插塞結構
110a、110b、110c和110d‧‧‧介層插塞
113‧‧‧串接金屬線
114‧‧‧接觸插塞
115‧‧‧源極
116‧‧‧位元線
117a、117b、117c和117d‧‧‧金屬字元線
118‧‧‧源極線
119‧‧‧導孔
200‧‧‧三維記憶體元件
301‧‧‧接地層
303‧‧‧絕緣層
A‧‧‧區域
D1‧‧‧兩相鄰多層插塞結構之間的距離
D2‧‧‧兩相鄰源極接觸結構之間的距離
S1、S2、S3和S4‧‧‧切線

【0009】

為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，特舉數個較佳實施例，並配合所附圖式，作詳細說明如下:
第1A圖係根據本發明的一實施例繪示形成在基板上之多層堆疊結構的部分結構透視圖；
第1B圖係繪示在第1A圖的結構上形成複數條串列之後的部分結構透視圖；
第1C圖係根據第1B圖所繪示的結構上視圖；
第1D圖係繪示在第1B的結構上形成複數條形成複數條串列選擇線之後的部分結構透視圖；
第1E圖係根據第1D圖所繪示的結構上視圖；
第1F圖係繪示在第1D圖所的結構上形成複數組多層插塞結構和接觸插塞之後的部分結構透視圖；
第1G圖係根據第1F圖所繪示的結構上視圖；
第1H圖係繪示在第1G圖的結構上形成複數條源極線和位元線之後的結構上視圖；
第1I圖係繪示在第1H圖的結構上形成複數條金屬字元線之後的結構上視圖；
第2A圖至第2D圖係根據本發明的一實施例所繪示形成串列的部分結製程構剖面示意圖；
第3圖係根據本發明的另一實施例繪示多層插塞結構的另一種階梯狀結構樣態；
第4A圖係沿著第1H圖所繪示之切線S1所繪示的部分結構剖面圖；
第4B圖係沿著第1H圖所繪示之切線S2所繪示的部分結構剖面圖;
第5圖係根據本發明的另一實施例所繪示的接地層、源極接觸結構與源極線的部分結構剖面示意圖；
第6A圖係沿著第1I圖所繪示之切線S3所繪示的部分結構剖面圖；
第6B圖係沿著第1I圖所繪示之切線S4所繪示的部分結構剖面圖；以及
第7圖係根據本發明的另一實施例所繪示之垂直通道式三維NAND記憶體元件的部分結構上視圖。

【0010】

本發明提供一種記憶體元件以及其製作方法，可降低記憶體元件的整體電阻率以減少電阻與電容所造成的信號傳遞延遲現象。為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉垂直通道式三維NAND快閃記憶體元件100作為較佳實施例，並配合所附圖式作詳細說明。

【0011】

但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

【0012】

製作垂直通道式三維NAND快閃記憶體元件100的方法包括下述步驟：首先於基板101上形成一多層堆疊結構10。請參照第1A圖，第1A圖係根據本發明的一實施例繪示形成在基板101上的多層堆疊結構10部分結構透視圖。在本實施例中，多層堆疊結構10包含複數個含矽導電層102、112、122、132和142和複數個絕緣層103。其中，含矽導電層102、112、122、132和142和複數個絕緣層103係沿著Z軸方向相互平行地交錯堆疊堆。

【0013】

在本發明的一些實施例之中，含矽導電層102、112、122、132和142較佳可以由多晶矽材質所構成；絕緣層103較佳可以由氧化矽(silicon oxide)材質所構成。雖然第1A圖所繪示的多層堆疊結構10僅包含5層含矽導電層102、112、122、132和142以及4層絕緣層103。但其僅為例示，在其他實施例之中，含矽導電層和絕緣層的數量並不以此為限。

【0014】

之後，形成複數條串列104垂直穿設含矽導電層102、112、122、132和142和絕緣層103。請參照第1B圖和第1C圖，第1B圖係繪示在第1A圖的結構上形成複數條串列104之後的部分結構透視圖。第1C圖係根據第1B圖所繪示的結構上視圖。

【0015】

在本發明的一實施例之中，每一條串列104都包含一記憶層104a和一通道層104b。記憶層104a可以是由一氮化矽(silicon nitride)層、一氧化矽層和一氮化矽層所構成的NON結構。通道層104b較佳為多晶矽材質。藉由這些串列104和含矽導電層102、112、122、132和142的交錯，可定義出複數個排列為複數列(rows)及複數行(columns)的記憶胞(cells)。

【0016】

例如。在本發明的一些實施例之中，記憶胞的排列方式可以為一矩陣陣列(matrix array)。在本發明的另一些實施例之中，記憶胞的排列方式也可以為一蜂巢狀陣列(honeycomb array)。但值得注意的是，本發明的實施例並不以此二種記憶胞之排列態樣為限，任何適用於三維記憶體元件的設計規範(design rule)，皆未脫離本案的精神範圍。

【0017】

請參照第2A圖至第2D圖，第2A圖至第2D圖係根據本發明的一實施例繪示形成串列104的部分製程結構剖面示意圖。串列104的形成可以包括下述步驟：首先以蝕刻製程在多層堆疊結構10 (包括含矽導電層102、112、122、132和142和絕緣層103)中形成複數個開口105，以暴露出一部份基板101(如第2A圖所繪示)。接著，於開口側壁及底部沉積記憶層104a，再於記憶層104a上沉積半導體材質，例如多晶矽或鍺，以形成通道層104b (如第2B圖所繪示)。之後，在通道層104b上沉積一層硬罩幕層109，藉以在開口105側壁形成串列104 (如第2C圖所繪示)。

【0018】

後續，再以非等向蝕刻移除硬罩幕層109及一部分記憶層104a和通道層104b，而將一部分的基板101由開口105暴露出來。並以多晶矽選擇性地在暴露於外的基板101上形成源極115，使串列104與作為垂直通道式三維NAND快閃記憶體元件100的接地層的基板101電性連接(如第2D圖所繪示)。

【0019】

另外在製作串列104的製程中，更包括在多層堆疊結構10中形成複數個源極接觸結構107。其中，這些源極接觸結構107係沿X軸方向排列設置，使這些串列104分別被夾設於相鄰兩源極接觸結構107之間(請參照第1C圖)。

【0020】

在本實施例中，源極接觸結構107的形成方式，是在形成開口105的同時，以蝕刻製程在矽導電層102、112、122、132和142和絕緣層103形成複數個沿著Y軸方向延伸的條狀開口108，以暴露出一部份基板101。之後，再於條狀開口的側壁上形成介電材質層107a，並以導電材料107b，例如多晶矽，填滿條狀開口108，以形成複數個沿著Y軸方向延伸的條狀源極接觸結構107。

【0021】

接著，圖案化最上層的含矽導電層102，以在含矽導電層102中形成複數條串列選擇線106，並使這些串列選擇線106沿X軸方向延伸。請參照第1D圖和第1E圖，第1D圖係繪示在第1B的結構上形成複數條串列選擇線106之後的部分結構透視圖。第1E圖係根據第1D圖所繪示的結構上視圖。在本發明的一些實施例中，圖案化最上層的含矽導電層102的步驟，包括在含矽導電層102上形成複數條淺溝111，藉以將最上層的含矽導電層102區隔成複數個條帶，進而定義出複數條串列選擇線106。

【0022】

其中，每一條串列選擇線106對應一部分的該些條串列104，並且於這對應的串列104電性連結。例如，在本發明的一些實施例之中，串列104可以是以矩陣陣列方式排列，而每一條串列選擇線106可以對應5到10排串列104，並與這5到10排串列104電性連結。在本發明的一些實施例之中，串列104可以是以蜂巢狀陣列方式排列，每一條串列選擇線106則對應4到20排串列104，並與這4到20排串列104電性連結。

【0023】

而在本實施例之中，串列104係以蜂巢狀陣列方式排列，每一條串列選擇線106則對應4排串列104，並與這4排串列104電性連結。藉由同一條串列選擇線106，可以將這4排串列選擇線106所對應之串列104的記憶胞同時讀取，進而可提高操作速度。再加上，串列104並不採用金屬閘極，因此不需在串列選擇線106之間預留蝕刻溝槽所需的空間，可使串列選擇線106的頻帶寬度因此(bandwidth)擴大。不僅可增加垂直通道式三維NAND快閃記憶體元件100的儲存容量，亦可使垂直通道式三維NAND快閃記憶體元件100的整體功率消耗(power consumption)下降，進而減少讀取記憶胞時相鄰記憶胞之間的干擾。

【0024】

後續。在多層堆疊結構10中形成複數組多層插塞結構110，沿X軸方向排列設置，將多個串列104分別夾設於相鄰兩多層插塞結構110之間。另外，在形成多層插塞結構110的同時，一般也會在每一條串列選擇線106上形成一個接觸插塞114。請參照第1F圖和第1G圖，第1F圖係繪示在第1D圖所的結構上形成複數組多層插塞結構110和接觸插塞114之後的部分結構透視圖。第1G圖係根據第1F圖所繪示的結構上視圖。

【0025】

在本實施例之中，每一個多層插塞結構110包含複數個介層插塞，例如110a、110b、110c和110d；且每一個介層插塞110a、110b、110c和110d與含矽導電層112、122、132和142的其中一者對應導通。其中，介層插塞110a和含矽導電層112對應導通；介層插塞110b和含矽導電層122對應導通；介層插塞110c和含矽導電層132對應導通；以及介層插塞110d和含矽導電層142對應導通。同一組多層插塞結構110的插塞110a、110b、110c和110d，係沿Y軸方向排列，而形成一個平行Y軸方向的直線階梯狀(staircase)結構。但直線階梯狀結構並不以此為限，在本發明的另一個實施例之中，同一組多層插塞結構110的插塞110a、110b、110c和110d，可分成複數組，例如2組，沿Y軸方向排列，而形成二個平行Y軸方向的直線階梯狀結構 (如第3圖所繪示)。

【0026】

值得注意的是，兩相鄰多層插塞結構110之間的距離D1的決定方式，係參考位於兩相鄰多層插塞結構110之間含矽導電層112、122、132和142的整體電阻值，以及考量垂直通道式三維NAND快閃記憶體元件100的操作效能。在本發明的一些實施例中，兩相鄰的多層插塞結構110之間的距離D1，可以實質介於500微米至50微米之間。較佳則可以實質為100微米。

【0027】

另外，兩相鄰源極接觸結構107之間的距離D2的決定方式，也是參考位於兩相鄰源極接觸結構107之間基板101(接地層)的整體電阻值，以及垂直通道式三維NAND快閃記憶體元件100的操作效能。在本發明的一些實施例之中，相鄰兩源極接觸結構107之間的距離可以實質大於等於20微米(µm)。

【0028】

而值得注意的是，雖然在前述實施例中(為了簡單說明起見)將兩相鄰的源極接觸結構107之間的距離以及兩相鄰的多層插塞結構110之間的距離繪示為大致相同。亦即是說，一個源極接觸結構107對應搭配一組多層插塞結構110。但源極接觸結構107和多層插塞結構110的配置並不以此為限定。在本發明的其他實施例之中，兩相鄰的源極接觸結構107之間的距離以及兩相鄰的多層插塞結構110之間的距離可以不同。換言之，兩相鄰多層插塞結構110之間可以包含更多源極接觸結構107。後續，於源極接觸結構107上方形成複數條源極線118，使源極線118沿Y軸方向延伸，並且與源極接觸結構107電性連接。並在串列選擇線106上方形成複數條位元線116，使每一條位元線116沿Y軸方向延伸，並和同一條串列選擇線106中的一串列104對應電性連接。請參照第1H圖，第1H圖係繪示在第1G圖的結構上形成複數條源極線118和位元線116之後的結構上視圖。在本實施例之中，源極線118和位元線116平行，且二者與串列選擇線106直交。

【0029】

在本發明的一些實施例中，源極線118和位元線116可以形成於相同或不同的金屬內連線層M1中。例如請參照第4A圖和第4B圖，第4A圖係沿著第1H圖所繪示之切線S1所繪示的部分結構剖面圖；第4B圖係沿著第1H圖所繪示之切線S2所繪示的部分結構剖面圖。在本實施例之中，源極線118和位元線116係形成於相同的金屬層內連線層M1中。每一條位元線116則係藉由位於串列104與金屬內連線層M1之間的導孔119，與一條對應的串列104電性連接。

【0030】

另外值得注意的是，雖然在前述的實施例中，皆係以基板101作為接地層(grounding layer)，使串列104的源極115通過基板101和源極接觸結構107而與源極線118電性連接。但垂直通道式三維NAND快閃記憶體元件100的接地層結構並不以此為限。請參照第5圖，第5圖係根據本發明的另一實施例所繪示的接地層301、源極接觸結構107與源極線118的部分結構剖面示意圖。

【0031】

在本實施例中，第5圖的結構與第4B圖的結構類似，差別在於接地層301，可以是位於基板101和含矽導電層142之間的另一個導電材質層。串列104的源極115係通過接地層301、源極接觸結構107而與源極線118電性連接。其中，基板101和接地層301之間，以及接地層301和含矽導電層142之間，分別以一絕緣層303加以隔離。

【0032】

接著，再於多層插塞結構110、位元線116和源極線118上方形成複數條金屬字元線117a、117b、117c和117d，沿X軸方向延伸，並使每一條金屬字元線117a、117b、117c或117d與導通同一個含矽導電層112、122、132或142的多個介層插塞110a、110b、110c或110d電性連接。另外，在形成金屬字元線117a、117b、117c和117d的同時，一般也會形成串接金屬線113，用來與連接串列選擇線106的接觸插塞114電性連接。

【0033】

例如請參照第1I圖，第1I圖係繪示在第1H圖的結構上形成複數條金屬字元線117a、117b、117c和117d以及串接金屬線113之後的結構上視圖。在本實施例之中，金屬字元線117a與位於不同組多層插塞結構110中，且同時導通含矽導電層112的多個介層插塞110a電性連接；金屬字元線117b與位於不同組多層插塞結構110中，且同時導通含矽導電層122的多個介層插塞110b電性連接；金屬字元線117c與位於不同組多層插塞結構110中，且同時導通含矽導電層132的多個介層插塞110c電性連接；金屬字元線117c與位於不同組多層插塞結構110中，且同時導通含矽導電層132的多個介層插塞110c電性連接。

【0034】

而同一組多層插塞結構110的插塞110a、110b、110c和110d，則係按照直線階梯狀結構高低順序排列，而與按照位置順序排列的金屬字元線117a、117b、117c和117d彼此對應並電性連接。例如在本實施例之中，插塞110a對應並電性連接金屬字元線117a；插塞110b對應並電性連接金屬字元線117b；插塞110c對應並電性連接金屬字元線117c；插塞110d對應並電性連接金屬字元線117d。換言之，同一組多層插塞結構110的插塞110a、110b、110c和110d的配置，必須配合金屬字元線117a、117b、117c和117d的位置而定。在本發明的一些實施例中，金屬字元線117a、117b、117c和117d之間的間距彼此相等。因此同一組多層插塞結構110中插塞110a、110b、110c和110d的配置可以是等距配置。

【0035】

但，在本發明的另一些實施例之中，同一組多層插塞結構110中插塞110a、110b、110c和110d的配置可以是不等距配置。請參照第6A圖和第6B圖，第6A圖係沿著第1I圖所繪示之切線S3所繪示的部分結構剖面圖；第6B圖係沿著第1I圖所繪示之切線S4所繪示的部分結構剖面圖。在本實施例之中，由於金屬字元線117a、117b、117c和117d係與連接接觸插塞114的串接金屬線113形成在相同的金屬內連線層M2中，並且具有相同的延伸方向。換句話說，串接金屬線113係穿插排列於金屬字元線117a、117b、117c和117d之間。

【0036】

因此，為了避免插塞110a、110b、110c和110d與串接金屬線113產生非必要的電性連結，在本實施例之中，同一組多層插塞結構110的插塞110b和110c之間的距離P2會較同一組多層插塞結構110的插塞110a和110b之間的距離P2或插塞110c和110d之間的距離P3長。其中，距離P3和P3可以相等。

【0037】

在本發明的一些實施例之中，而同一組多層插塞結構110中插塞110a、110b、110c和110d的配置中，至少會有N個不相等的距離。其中N等於與同一組多層插塞結構110之插塞110a、110b、110c和110d交互排列之串接金屬線113(或等於串列選擇線106)的數量。後續再進行複數個後段製程(未繪示)，即完成垂直通道式三維NAND快閃記憶體元件100的製備(以第1I圖來表示)。由於，在本發明的實施例中，垂直通道式三維NAND快閃記憶體元件100係採用含矽導電層112、122、132和142作為閘極；並藉由多層插塞結構110和金屬字元線117a、117b、117c和117的設置，降低含矽導電層112、122、132和142之閘極的整體電阻值，甚至達到與金屬閘極相同的阻值，可減少閘極電阻與電容所造成的信號傳遞延遲現象。因此，採用本發明所提供的垂直通道式三維NAND快閃記憶體元件100，可以避免金屬閘極製程，因過鍍蝕刻或殘留犧牲層而對垂直通道式三維NAND快閃記憶體元件100所造成的不良影響。再加上，垂直通道式三維NAND快閃記憶體元件100的製作過程中並不需要在多層堆疊結構10中形成用來蝕刻犧牲層的溝槽。因此，可以減少兩相鄰串列選擇線106之間的距離，進一步擴大串列選擇線106的頻帶寬度，增加可容納串列104的數量，擴大記憶體空間容量。

【0038】

請參照第7圖，第7圖係根據本發明的另一實施例所繪示之三維記憶體元件200的部分結構上視圖。三維記憶體元件200的結構垂直通道式三維NAND快閃記憶體元件100相似，差別僅在於三維記憶體元件200具有數量更多的多層插塞結構110和源極接觸結構107。巨觀而言，多層插塞結構110與每一條沿著X方向延伸的串列選擇線106相互重疊，而將每一條串列選擇線106區隔成複數個區域A。在本實施例中，多層插塞結構110將每一條串列選擇線106區隔成至少10個區域A。其中，每一個區域A上配置一個接觸插塞114，分別經由一條串接金屬線113電性連結至解碼器(未繪示)中。

【0039】

為了清楚描述起見，第5圖省略部分元件，例如金屬字元線117a、117b、117c和117d、源極線118，而未加以繪示。該領域中具有通常知識者，當能由前述說明內容並參照相關圖式，了解三維記憶體元件200的配置。

【0040】

【0041】

在本發明的一些實施例中，還包括在三維記憶體元件的多層堆疊結構中形成複數個源極接觸結構，平行串列選擇線的延伸方向排列設置，將形成於多層堆疊結構中的多條串列分別夾設於兩相鄰的源極接觸插塞之間，並且垂直沿伸穿過多層堆疊結構而與基板電性連接。藉由源極接觸結構的設置，亦可達到降低三維記憶體元件中源極的整體電阻率，以減少源極電阻與電容所造成的信號傳遞延遲現象。

【0042】

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧多層堆疊結構

100‧‧‧垂直通道式三維NAND快閃記憶體元件

112、122、132和142‧‧‧含矽導電層

103‧‧‧絕緣層

104‧‧‧串列

104a‧‧‧記憶層

104b‧‧‧通道層

106‧‧‧串列選擇線

107‧‧‧源極接觸結構

110‧‧‧多層插塞結構

110a、110b、110c和110d‧‧‧介層插塞

113‧‧‧串接金屬線

114‧‧‧接觸插塞

116‧‧‧位元線

117a、117b、117c和117d‧‧‧金屬字元線

118‧‧‧源極線

S1、S2、S3和S4‧‧‧切線

Claims

【第1項】

一種記憶體元件，包括:
複數個含矽導電層，相互平行地垂直堆疊於一基板上；
複數條串列選擇線(String Selection Lines, SSLs)，位於該些含矽導電層上方，並沿一第一方向延伸；
複數條串列(strings)垂直於該些含矽導電層和該些串列選擇線，且電性連接至該些串列選擇線；
複數條位元線(bit lines)，位於該些串列選擇線上方，並沿一第二方向延伸，分別與該些串列電性連接；
複數組多層插塞結構，沿該第一方向排列設置，將該些條串列分別夾設於該些多層插塞結構之相鄰二者間; 其中，每一該些多層插塞結構包含複數個介層插塞，每一該些介層插塞與該些含矽導電層之一者對應導通；以及
複數條金屬字元線(metal strapped word line)，沿該第一方向延伸；其中，每一該些金屬字元線與導通該些含矽導電層之同一者的該些介層插塞電性連接。
【第2項】

如申請專利範圍第1項所述之記憶體元件，其中兩相鄰之該些多層插塞結構之間具有實質介於500微米(µm)至50微米之間的一距離。
【第3項】

如申請專利範圍第1項所述之記憶體元件，其中每一該些多層插塞結構的該些插塞沿該第二方向排列，形成一階梯狀(staircase)結構。
【第4項】

如申請專利範圍第3項所述之記憶體元件，其中每一該些多層插塞結構的該些插塞彼此之間具有至少N種不同間距，其中N等於該些串列選擇線的各數。
【第5項】

如申請專利範圍第1項所述之記憶體元件，其中該些多層插塞結構與每一該些串列選擇線重疊，而將每一該些串列選擇線區隔成複數個區域；其中每一該些區域，係藉由一接觸插塞與一串接金屬線電性連接。
【第6項】

如申請專利範圍第1項所述之記憶體元件，更包括：複數個源極接觸結構，沿該第一方向排列設置，使該些條串列分別被夾設於該些源極接觸插塞之相鄰二者間。
【第7項】

如申請專利範圍第6項所述之記憶體元件，其中每一該些源極接觸結構係沿著該第二方向呈條狀延伸，並且垂直沿伸穿過該些含矽導電層，而與該基板電性連接。
【第8項】

如申請專利範圍第6項所述之記憶體元件，還包括:
一接地層，位於該些含矽導電層和該基板之間；以及
複數個源極，每一該些串列通過該些源極其中之一者而與該接地層電性接觸；其中，每一該些源極接觸結構與該接地層電性接觸。
【第9項】

一種記憶體元件的製作方法，包括:
於一基板上形成垂直堆疊且相互平行的複數個含矽導電層；
形成複數條串列垂直穿設該些含矽導電層；
於該些含矽導電層上形成複數條串列選擇線，並使該些串列選擇線沿一第一方向延伸，且電性連接相對應之該些串列；
形成複數組多層插塞結構，沿該第一方向排列設置，將該些條串列分別夾設於該些多層插塞結構之相鄰二者間; 其中，每一該些多層插塞結構包含複數個介層插塞，每一該些介層插塞與該些含矽導電層之一者對應導通；
於該些串列選擇線上方形成複數條位元線，使該些位元線沿一第二方向延伸，並與多條該些串列電性連接；以及
於該些多層插塞結構上方形成複數條金屬字元線，使該些金屬字元線沿該第一方向延伸；其中，每一該些金屬字元線與導通該些含矽導電層之同一者的該些介層插塞電性連接。
【第10項】

如申請專利範圍第9項所述之記憶體元件的製作方法，更包括形成複數個源極接觸結構，沿該第一方向排列設置，使該些條串列分別被夾設於該些源極接觸插塞之相鄰二者間。