KR20180090932A - 3차원 반도체 메모리 소자 - Google Patents

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Abstract

본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 셀 어레이 영역과 콘택 영역을 포함하는 기판, 상기 기판 상에 차례로 적층된 게이트 전극들을 포함하는 적층 구조체, 상기 적층 구조체를 관통하는 수직 구조체들 및 상기 기판의 상기 콘택 영역 상에서 노출되는 상기 게이트 전극들의 단부들의 상면들 상에 배치되는 셀 콘택 플러그들을 포함하되, 상기 게이트 전극들의 상기 단부들의 상기 상면들은 상기 기판의 상기 셀 어레이 영역의 상면에 대해 예각을 가질 수 있다.

Description

3차원 반도체 메모리 소자{Three-dimensional semiconductor memory device}
본 발명은 3차원 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 공정의 신뢰성이 보다 개선된 3차원 반도체 메모리 소자를 제공하는데 있다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도가 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 공정의 신뢰성이 보다 개선된 3차원 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 셀 어레이 영역과 콘택 영역을 포함하는 기판, 상기 기판 상에 차례로 적층된 게이트 전극들을 포함하는 적층 구조체, 상기 적층 구조체를 관통하는 수직 구조체들, 및 상기 기판의 상기 콘택 영역 상에서 노출되는 상기 게이트 전극들의 단부들의 상면들 상에 배치되는 셀 콘택 플러그들을 포함하되, 상기 게이트 전극들의 상기 단부들의 상기 상면들은 상기 기판의 상기 셀 어레이 영역의 상면에 대해 예각을 가질 수 있다.
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 셀 어레이 영역, 주변회로 영역, 및 상기 셀 어레이 영역과 상기 주변회로 영역 사이의 콘택 영역을 포함하는 기판, 상기 기판의 상기 셀 어레이 영역 및 상기 콘택 영역은 상기 주변회로 영역의 상면으로부터 리세스되는 상면들을 갖고, 상기 기판의 상기 셀 어레이 영역 및 상기 콘택 영역 상에 차례로 적층된 게이트 전극들을 포함하는 적층 구조체, 상기 적층 구조체를 관통하는 수직 구조체들, 및 상기 기판의 상기 콘택 영역 상에서 노출되는 상기 게이트 전극들의 단부들의 상면들 상에 배치되는 셀 콘택 플러그들을 포함하되, 상기 게이트 전극들의 상기 단부들의 상기 상면들은 상기 기판의 상기 주변회로 영역의 상기 상면과 다른 레벨들에 배치되고, 상기 셀 콘택 플러그들은 서로 동일한 길이들을 가질 수 있다.
본 발명의 실시예에 따르면, 기판의 콘택 영역 상에 배치되는 접지 및 셀 게이트 전극들의 단부들의 상면들이 기판의 셀 어레이 영역 및 주변회로 영역의 상면들에 대해 예각들을 갖도록 형성할 수 있다. 이에 따라, 접지 및 셀 게이트 전극들의 단부들의 상면들 상에 배치되는 제 1 및 제 2 셀 콘택 플러그들의 길이들은 서로 동일하게 형성될 수 있어, 제 1 내지 제 3 셀 콘택 플러그들의 사이의 서로 다른 길이들의 차이로 인해 발생되는 식각 문제점을 개선할 수 있다.
본 발명의 실시예에 따르면, 기판의 콘택 영역 상에 배치되는 게이트 전극들의 단부들의 상면들 상에 배치되는 제 1 내지 제 3 셀 콘택 플러그들의 길이들 및 기판의 주변회로 영역의 기판 내에 형성된 소오스/드레인 영역 상에 배치되는 제 1 주변 콘택 플러그의 길이가 적층 구조체의 수직적 두께보다 작도록 형성될 수 있다. 이에 따라, 제 1 내지 제 3 셀 콘택 플러그들과 제 1 주변 콘택 플러그의 사이의 길이들의 차이가 감소되어, 제 1 내지 제 3 셀 콘택 플러그들 및 제 1 주변 콘택 플러그가 하나의 식각 공정을 통해 동시에 형성될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타낸 간략 회로도이다.
도 2는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 평면도이다.
도 3은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 4은 도 2의 A 부분을 확대한 도면이다.
도 5는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 평면도이다.
도 6a는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 5의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 6b는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 5의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다.
도 7은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자에서, 기판의 콘택 영역 상에 배치된 게이트 전극들의 단부들을 구체적으로 나타낸 사시도이다.
도 8은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자에 관한 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 9는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 단면도이다.
도 10a 내지 도 10i는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 제조 방법에 관한 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타낸 간략 회로도이다.
도 1을 참조하면, 3차원 반도체 메모리 소자는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL0-BL2) 및 상기 공통 소오스 라인(CSL)과 상기 비트 라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 반도체 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 비트 라인들(BL0-BL2)은 반도체 기판으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트 라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 반도체 기판 상에 2차원적으로 배열될 수 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인들(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다.
접지 선택 트랜지스터들(GST)은 반도체 기판으로부터 실질적으로 동일한 거리에 배치될 수 있고, 이들의 게이트 전극들은 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이를 위해, 접지 선택 라인(GSL)은 공통 소오스 라인(CSL) 및 이에 가장 인접하는 메모리 셀 트랜지스터(MCT) 사이에 배치될 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들 역시 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 한편, 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
접지 및 스트링 선택 트랜지스터들(GST, SST) 그리고 메모리 셀 트랜지스터들(MCT)은 채널 구조체를 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)일 수 있다.
도 2는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 평면도이다. 도 3은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 4은 도 2의 A 부분을 확대한 도면이다.
도 2 및 도 3을 참조하면, 기판(100)은 셀 어레이 영역(CAR), 주변회로 영역(PR), 및 셀 어레이 영역(CAR)과 주변회로 영역(PR) 사이의 콘택 영역(CR)을 포함할 수 있다. 기판(100)의 셀 어레이 영역(CAR) 및 콘택 영역(CR)의 상면들은 기판(100)의 주변회로 영역(PR)의 상면으로부터 리세스될 수 있다. 예를 들어, 기판(100)의 셀 어레이 영역(CAR)의 상면은 기판(100)의 주변회로 영역(PR)의 상면보다 낮은 레벨에 위치할 수 있고, 기판(100)의 주변회로 영역(PR)의 상면과 평행할 수 있다. 기판(100)의 콘택 영역(CR)의 상면은 기판(100)의 셀 어레이 영역(CAR)의 상면 및 기판(100)의 주변회로 영역(PR)의 상면에 대해 제 1 경사각(θ1)을 가질 수 있다. 예를 들어, 기판(100)의 콘택 영역(CR)의 상면은 셀 어레이 영역(CAR)의 상면 및 기판(100)의 주변회로 영역(PR)의 상면에 대해 예각(θ1, 예를 들어, 약 10° 내지 약 50°)을 가질 수 있다. 기판(100)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다.
주변 트랜지스터들이 기판(100)의 주변회로 영역(PR) 상에 배치될 수 있다. 주변 트렌지스터들은 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함할 수 있다. PMOS 트랜지스터 및 NMOS 트랜지스터는 소자 분리막(101)에 의해 정의된 기판(100)의 활성영역 상에 제공될 수 있다. PMOS 트랜지스터 및 NMOS 트랜지스터는 워드라인 드라이버, 센스 엠프, 로우 및 칼럼 디코더들 및 제어 회로들을 구성할 수 있다.
주변 트랜지스터들 각각은 주변 게이트 절연막(20) 및 주변 게이트 전극(22), 및 소오스/드레인 영역들(24)을 포함할 수 있다. 주변 게이트 절연막(20)은 기판(100)의 주변회로 영역(PR)의 상면 상에 배치될 수 있다. 주변 게이트 절연막(20)은 예를 들어, 실리콘 산화막, 열 산화막, 또는 고유전막(예를 들어, AlO2, HfO2)을 포함할 수 있다. 주변 게이트 전극(22)은 주변 게이트 절연막(20)의 상면 상에 배치될 수 있다. 주변 게이트 전극(22)은 예를 들어, 불순물이 도핑된 폴리 실리콘 또는 금속 물질을 포함할 수 있다. 소오스/드레인 영역들(24)이 주변 게이트 전극(22)의 양 측의 기판(100) 내에 배치될 수 있다. 소오스/드레인 영역들(24)은 기판(100)과 다른 도전형을 가질 수 있다.
주변 절연 패턴(30)이 주변 트렌지스터들 상에 배치될 수 있다. 예를 들어, 주변 절연 패턴(30)은 주변 게이트 절연막(20), 주변 게이트 전극(22), 및 소오스/드레인 영역들(24)을 덮을 수 있다. 주변 절연 패턴(30)은 기판(100)의 주변회로 영역(PR) 상에 국부적으로 배치되어, 기판(100)의 셀 어레이 영역(CAR)의 상면 및 콘택 영역(CR)의 상면을 노출시킬 수 있다. 주변 절연 패턴(30)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
적층 구조체들(ST)이 기판(100)의 셀 어레이 영역(CAR) 및 콘택 영역(CR) 상에 배치될 수 있다. 적층 구조체들(ST)은 기판(100) 상에서 제 1 방향(X)으로 연장하며 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 이격 배치될 수 있다. 공통 소오스 영역(CSR)이 적층 구조체들(ST) 사이의 기판(100) 내에 배치될 수 있다. 공통 소오스 영역(CSR)은 제 1 방향(X)으로 연장할 수 있다. 공통 소오스 영역(CSR)은 기판(100)과 다른 도전형을 가질 수 있다.
적층 구조체들(ST) 각각은 기판(100) 상에 교대로 그리고 반복적으로 적층된 절연 패턴들(110, 110a) 및 게이트 전극들(120a, 120b, 120c)을 포함할 수 있다. 절연 패턴들(110, 110a)은 기판(100) 상에서 기판(100)의 상면에 대해 수직인 제 3 방향(Z)으로 적층될 수 있다. 절연 패턴들(110, 110a)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
게이트 전극들(120a, 120b, 120c) 각각이 절연 패턴들(110, 110a) 사이에 배치될 수 있다. 게이트 전극들(120a, 120b, 120c)은 접지 선택 게이트 전극(120a), 스트링 선택 게이트 전극(120c), 및 접지 선택 게이트 전극(120a)과 스트링 선택 게이트 전극(120c) 사이의 셀 게이트 전극들(120b)을 포함할 수 있다. 접지 선택 게이트 전극(120a)은 게이트 전극들(120a, 120b, 120c) 중 최하층에 배치될 수 있고, 스트링 선택 게이트 전극(120c)은 게이트 전극들(120a, 120b, 120c) 중 최상층에 배치될 수 있다. 접지 선택 게이트 전극(120a)은 도 1에 도시된 접지 선택 라인(GSL)일 수 있고, 셀 게이트 전극들(120b)은 도 1에 도시된 워드 라인들(WL)일 수 있고, 스트링 선택 게이트 전극(120c)은 도 1에 도시된 스트링 선택 라인(SSL)일 수 있다.
게이트 전극들(120a, 120b, 120c)의 제 1 방향(X)으로의 길이들은 서로 다를 수 있다. 예를 들어, 게이트 전극들(120a, 120b, 120c)의 제 1 방향(X)으로의 길이들은 기판(100)으로부터 멀어질수록 짧아질 수 있다. 이에 따라, 접지 선택 게이트 전극(120a)의 제 1 방향(X)으로의 길이는 게이트 전극들(120a, 120b, 120c) 중 가장 클 수 있고, 스트링 선택 게이트 전극(120c)의 제 1 방향(X)으로의 길이는 게이트 전극들(120a, 120b, 120c) 중 가장 작을 수 있다. 게이트 전극들(120a, 120b, 120c) 각각은 이것의 바로 아래에 배치된 절연 패턴(110)의 제 1 방향(X)의 길이와 실질적으로 동일할 수 있다.
게이트 전극들(120a, 120b, 120c)의 단부들이 기판(100)의 콘택 영역(CR) 상에서 노출될 수 있다. 일 실시예에 있어서, 접지 및 셀 게이트 전극들(120a, 120b)의 단부들의 상면들은 기판(100)의 셀 어레이 영역(CAR)의 상면 및 주변회로 영역(PR)의 상면에 대해 경사질 수 있다. 예를 들어, 접지 및 셀 게이트 전극들(120a, 120b)의 단부들의 상면들 각각은 기판(100)의 주변회로 영역(PR)의 상면 및 기판(100)의 셀 어레이 영역(CAR)의 기판(100)의 상면에 대해 제 2 경사각(θ2)을 가질 수 있다. 예를 들어, 접지 및 셀 게이트 전극들(120a, 120b)의 단부들의 상면들은 기판(100)의 셀 어레이 영역(CAR)의 상면 및 주변회로 영역(PR)의 상면에 대해 예각(θ2, 약 10° 내지 약 50°)을 가질 수 있다. 즉, 접지 및 셀 게이트 전극들(120a, 120b)의 단부들의 상면들 및 기판(100)의 콘택 영역(CR)의 상면은 실질적으로 서로 평행할 수 있다. 일 예로, 기판(100)의 콘택 영역(CR) 상에 배치된 적층 구조체들(ST) 각각의 단부는 톱니바퀴 형상을 가질 수 있다.
접지 및 셀 게이트 전극들(120a, 120b)과 달리, 스트링 선택 게이트 전극(120c)의 단부의 상면은 셀 어레이 영역(CAR)의 상면 및 주변회로 영역(PR)의 상면에 대해 평행한 면을 가질 수 있다. 즉, 기판(100)의 셀 어레이 영역(CAR) 및 콘택 영역(CR)의 상면에 대해 접지 및 셀 게이트 전극들(120a, 120b)의 단부들의 상면들의 제 2 경사각(θ2)은 스트링 선택 게이트 전극(120c)의 단부의 상면의 경사각(약 0°) 보다 클 수 있다.
게이트 전극들(120a, 120b, 120c)의 단부들의 측벽들은 기판(100)의 셀 어레이 영역(CAR)의 상면 및 주변회로 영역(PR)의 상면에 대해 실질적으로 직각(90°)을 가질 수 있다.
실시예들에 있어서, 기판(100)의 셀 어레이 영역(CAR)의 상면 및 주변회로 영역(PR)의 상면으로부터 접지 및 셀 게이트 전극들(120a, 120b)의 단부들의 높이들은 서로 동일할 수 있다. 예를 들어, 기판(100)의 셀 어레이 영역(CAR) 및 주변회로 영역(PR)의 상면들으로부터 접지 및 셀 게이트 전극들(120a, 120b)의 단부들의 최대 높이들은 실질적으로 서로 동일할 수 있고, 기판(100)의 셀 어레이 영역(CAR) 및 주변회로 영역(PR)의 상면들으로부터 주변 및 셀 게이트 전극들(120a, 120b)의 단부들의 최소 높이들은 실질적으로 동일할 수 있다.
일 예로, 기판(100)의 셀 어레이 영역(CAR) 및 주변회로 영역(PR)의 상면들로부터 스트링 선택 게이트 전극(120c)의 단부의 높이는 접지 및 셀 게이트 전극들(120a, 120b)의 단부들의 최대 높이들과 실질적으로 동일할 수 있다. 다른 예로, 기판(100)의 셀 어레이 영역(CAR) 및 주변회로 영역(PR)의 상면들로부터 스트링 선택 게이트 전극(120c)의 단부의 높이는 접지 및 셀 게이트 전극들(120a, 120b)의 단부들의 최대 높이들 보다 클 수 있다.
일 실시예에 있어서, 도면에 도시된 것과 같이, 게이트 전극들(120a, 120b, 120c)의 단부들의 상면들은 기판(100)의 주변회로 영역(PR)의 상면보다 높은 레벨들에 위치할 수 있다. 도면과 달리, 다른 실시예에 있어서, 게이트 전극들(120a, 120b, 120c)의 단부들의 상면들은 기판(100)의 주변회로 영역(PR)의 상면보다 낮은 레벨들에 위치할 수 있다.
층간 절연 패턴(130)이 기판(100)의 콘택 영역(CR) 및 주변회로 영역(PR) 상에 배치될 수 있다. 층간 절연 패턴(130)은 주변 절연 패턴(30), 기판(100)의 주변회로 영역(PR)의 상면, 게이트 전극들(120a, 120b, 120c)의 단부들의 상면들, 및 측벽들, 및 절연 패턴들(110, 110a)의 단부들의 측벽들을 덮을 수 있다. 층간 절연 패턴(130)의 상면은 최상층 절연 패턴(110a)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
일 실시예에 있어서, 기판(100)의 주변회로 영역(PR)의 상면으로부터 층간 절연 패턴(130)의 높이는 기판(100)의 셀 어레이 영역(CAR)의 상면으로부터 적층 구조체(ST)의 수직적 두께(VH)보다 작을 수 있다. 이때, 적층 구조체(ST)의 수직적 두께(VH)는 기판(100)의 셀 어레이 영역(CAR)의 상면으로부터 최상층 절연 패턴(110a)의 상면까지의 최소 수직적 거리에 해당할 수 있다. 층간 절연 패턴(130)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
수직 채널 구조체들(VC)이 적층 구조체들(ST) 각각을 관통할 수 있다. 수직 채널 구조체들(VC)은 제 1 방향(X)으로 지그재그 형태, 또는 일렬로 배열될 수 있다. 수직 채널 구조체들(VC)은 속이 빈 파이프 형태, 실린더 형태 또는 컵 형태와 같은 일부 형태를 포함할 수 있다. 수직 채널 구조체들(VC)은 기판(100)와 전기적으로 연결될 수 있다. 수직 채널 구조체들(VC) 각각은 단일막 또는 복수 개의 막들을 포함할 수 있다. 수직 채널 구조체들(VC)은 예를 들어, 단결정 실리콘막, 유기 반도체막 및 탄소 나노 구조체들 중 적어도 하나를 포함할 수 있다.
전하 저장 구조체들(140)이 수직 채널 구조체들(VC)과 게이트 전극들(120a, 120b, 120c) 사이에 배치될 수 있다. 전하 저장 구조체들(140)은 수직 채널 구조체들(VC)의 외측벽를 따라 제 3 방향(Z)으로 연장할 수 있다. 예를 들어, 전하 저장 구조체들(140)은 수직 채널 구조체들(VC)의 외측벽들을 감싸는 형상을 가질 수 있다. 전하 저장 구조체(140)는 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 고유전막 중 적어도 하나를 포함한 단일막 또는 복수 개의 막들을 포함할 수 있다.
예를 들어, 도 4에 도시된 것과 같이, 전하 저장 구조체들(140) 각각은 터널 절연막(TL), 블로킹 절연막(BLL) 및 전하 저장막(CTL)을 포함할 수 있다. 터널 절연막(TL)은 수직 채널 구조체들(VC) 각각에 인접하게 배치될 수 있고, 수직 채널 구조체(VC)의 외측벽을 감쌀 수 있다. 블로킹 절연막(BLL)은 게이트 전극들(120a, 120b, 120c)에 인접하게 배치될 수 있다. 전하 저장막(CTL)은 터널 절연막(TL)과 블로킹 절연막(BLL) 사이에 배치될 수 있다. 터널 절연막(TL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다. 블로킹 절연막(BLL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다. 전하 저장막(CTL)은 예를 들어, 실리콘 질화막을 포함할 수 있고,
갭필막들(150)이 수직 채널 구조체들(VC)에 의해 둘러싸인 내부 공간들 내에 배치될 수 있다. 갭필막들(150)은 절연물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 패드들(160)이 수직 채널 구조체들(VC), 전하 저장 구조체들(140) 및 갭필막들(150)의 상부들에 배치될 수 있다. 패드들(160)은 수직 채널 구조체들(VC)과 전기적으로 연결될 수 있다. 패드들(160)은 도전물질 또는 수직 채널 구조체들(VC)과 다른 도전형의 불순물로 도핑된 반도체 물질을 포함할 수 있다.
도 4에 도시된 것과 같이, 수평 절연막(170)이 전하 저장 구조체(140)와 게이트 전극들(120a, 120b, 120c) 사이에 배치되며, 게이트 전극들(120a, 120b, 120c)의 상면들 및 하면들 상으로 연장할 수 있다. 수평 절연막(170)은 예를 들어, 실리콘 산화막(예를 들어, SiO2) 또는 고 유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다.
제 1 층간 절연막(180)이 적층 구조체들(ST)과 층간 절연 패턴(130) 상에 배치될 수 있다. 제 1 층간 절연막(180)은 층간 절연 패턴(130)의 상면 및 최상층 절연 패턴(110a)의 상면을 덮을 수 있다. 제 1 층간 절연막(180)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
콘택 구조체(190)가 적층 구조체들(ST) 사이에 배치될 수 있다. 콘택 구조체(190)는 제 1 방향(X)으로 연장할 수 있으며, 제 1 층간 절연막(180)을 관통할 수 있다. 평면적 관점에서, 콘택 구조체(190)는 제 1 방향(X)으로 연장된 직사각형 형상 또는 라인 형상을 가질 수 있다. 다른 예로, 콘택 구조체(190)는 복수 개로 제공될 수 있으며, 복수 개의 콘택 구조체들(190)은 공통 소오스 영역(CSR)을 따라 제 1 방향(X)으로 배열될 수 있다. 이때, 복수 개의 콘택 구조체들(190)은 기둥 형상을 가질 수 있다.
콘택 구조체(190)는 스페이서(192) 및 공통 소오스 콘택(194)을 포함할 수 있다. 공통 소오스 콘택(194)은 공통 소오스 영역(CSR)과 전기적으로 연결될 수 있다. 공통 소오스 콘택(194)은 예를 들어, 금속 물질(텅스텐, 구리 또는 알루미늄) 또는 전이금속 물질(티타늄 또는 탄탈륨)을 포함할 수 있다. 스페이서(192)는 공통 소오스 콘택(194)의 외측벽을 감쌀 수 있다. 스페이서(192)는 예를 들어, 절연물질(예를 들어, 실리콘 산화막 또는 실리콘 질화막)을 포함할 수 있다.
제 2 층간 절연막(210)이 제 1 층간 절연막(180) 상에 배치될 수 있다. 제 2 층간 절연막(210)은 제 1 층간 절연막(180)의 상면 및 콘택 구조체(190)의 상면을 덮을 수 있다. 제 2 층간 절연막(210)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
채널 콘택 플러그들(220)이 패드들(160) 상에 배치될 수 있다. 채널 콘택 플러그들(220)은 제 1 및 제 2 층간 절연막들(180, 210)을 관통할 수 있다. 채널 콘택 플러그들(220)은 예를 들어, 금속 물질(예를 들어, 구리 또는 텅스텐) 및 금속 질화물(예를 들어, TiN, TaN, WN) 중 적어도 하나를 포함할 수 있다.
셀 콘택 플러그들(230a, 230b, 230c)이 기판(100)의 콘택 영역(CR) 상에 배치된 게이트 전극들(120a, 120b, 120c)의 단부들 상에 배치될 수 있다. 셀 콘택 플러그들(230a, 230b, 230c)은 제 1 및 제 2 층간 절연막들(210, 180), 및 층간 절연 패턴(130)을 관통하여 게이트 전극들(120a, 120b, 120c)과 전기적으로 연결될 수 있다. 셀 콘택 플러그들(230a, 230b, 230c)은 게이트 전극들(120a, 120b, 120c)의 단부들의 상면들과 직접 접촉할 수 있다. 셀 콘택 플러그들(230a, 230b, 230c)은 제 1 셀 콘택 플러그(230a), 제 2 셀 콘택 플러그들(230b), 및 제 3 셀 콘택 플러그(230c)을 포함할 수 있다. 제 1 셀 콘택 플러그(230a)는 접지 선택 게이트 전극(120a)과 직접 접촉할 수 있고, 제 2 셀 콘택 플러그들(230b)은 셀 게이트 전극들(120b)과 직접 접촉할 수 있고, 제 3 셀 콘택 플러그(230c)은 스트링 선택 게이트 전극(120c)과 직접 접촉할 수 있다. 셀 콘택 플러그들(230a, 230b, 230c)은 금속 물질(예를 들어, 구리 또는 텅스텐) 및 금속 질화물(예를 들어, TiN, TaN, WN) 중 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 셀 콘택 플러그들(230a, 230b, 230c)의 수직적 두께들은 서로 다를 수 있다. 예를 들어, 제 1 셀 콘택 플러그(230a)의 길이(SH)는 제 2 셀 콘택 플러그들(230b)의 길이들(SH)과 실질적으로 동일할 수 있다. 제 2 셀 콘택 플러그들(230b)의 길이들(SH)은 서로 실질적으로 동일할 수 있다. 제 1 셀 콘택 플러그(230a)의 길이(SH)는 제 3 셀 콘택 플러그(230c)의 길이 보다 클 수 있다.
다른 실시예에 있어서, 제 1 및 제 2 셀 콘택 플러그들(230a, 230b)의 수직적 두께들은 서로 실질적으로 동일할 수 있다. 예를 들어, 제 1 셀 콘택 플러그(230a)의 길이는 제 2 셀 콘택 플러그들(230b)의 길이들과 실질적으로 동일할 수 있다. 제 2 셀 콘택 플러그들(230b)의 길이들은 서로 실질적으로 동일할 수 있다. 제 1 셀 콘택 플러그(230a)의 길이는 제 3 셀 콘택 플러그(230c)의 길이와 실질적으로 동일할 수 있다.
실시예들에 있어서, 셀 콘택 플러그들(230a, 230b, 230c)의 길이들은 적층 구조체들(ST) 각각의 수직적 두께(VH)보다 작을 수 있다. 예를 들어, 적층 구조체(ST)의 수직적 두께는 제 1 셀 콘택 플러그(230a)의 길이(SH), 제 2 셀 콘택 플러그들(230b) 각각의 길이(SH), 및 제 3 셀 콘택 플러그(230c)의 길이 보다 클 수 있다.
제 1 및 제 2 주변 콘택 플러그들(240a 240b)이 기판(100)의 주변회로 영역(PR) 상에 배치될 수 있다. 제 1 주변 콘택 플러그(240a)는 제 1 및 제 2 층간 절연막들(210, 180), 층간 절연 패턴(130) 및 주변 절연 패턴(30)을 관통하여 소오스 드레인 영역들(24) 각각 상에 배치될 수 있다. 제 2 주변 콘택 플러그(240b)는 제 1 및 제 2 층간 절연막들(210, 180), 층간 절연 패턴(130), 및 주변 절연 패턴(30)을 관통하여 주변 게이트 전극(22) 상에 배치될 수 있다. 제 1 및 제 2 주변 콘택 플러그들(240a, 240b)은 금속 물질(예를 들어, 구리 또는 텅스텐) 및 금속 질화물(예를 들어, TiN, TaN, WN) 중 적어도 하나를 포함할 수 있다.
실시예들에 있어서, 제 1 주변 콘택 플러그(240a)의 수직적 두께는 적층 구조체(ST)의 수직적 두께(VH)보다 작을 수 있다. 예를 들어, 제 1 주변 콘택 플러그(240a)의 길이(H)는 적층 구조체(ST)의 수직적 두께(VH)보다 작을 수 있다(VH>H). 이에 따라, 제 1 주변 콘택 플러그(240a)의 길이(H)는 기판(100)의 셀 어레이 영역(CAR)의 상면으로부터로 수직 채널 구조체들(VC)의 길이들 보다 작을 수 있다. 제 1 주변 콘택 플러그(240a)의 길이(H)는 셀 콘택 플러그들(230a, 230b, 230c)의 길이들 보다 크거나 같을 수 있다.
비트 라인들(BL), 제 1 연결 배선들(CL1), 및 제 2 연결 배선들(CL2)이 제 2 층간 절연막(210) 상에 배치될 수 있다. 비트 라인들(BL)은 채널 콘택 플러그들(220)과 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제 2 방향(Y)으로 연장하며 적층 구조체들(ST)을 가로지를 수 있다. 제 1 연결 배선들(CL1)은 셀 콘택 플러그들(230a, 230b, 230c)과 전기적으로 연결될 수 있고, 제 2 연결 배선들(CL2)은 제 1 및 제 2 주변 콘택 플러그들(240a, 240b)과 전기적으로 연결될 수 있다.
도 5는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 평면도이다. 도 6a는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 5의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 6b는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 것으로, 도 5의 Ⅱ-Ⅱ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도2, 도 3 및 도 4를 참조하여 설명된 3차원 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 7은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자에서, 기판의 콘택 영역 상에 배치된 게이트 전극들의 단부들을 구체적으로 나타낸 사시도이다. 설명의 간결함을 위해, 도2, 도 3 및 도 4를 참조하여 설명된 3차원 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 5, 도 6a, 도 6b, 및 도 7을 참조하면, 적층 구조체들(ST)은 제 1 적층 구조체들(ST1) 및 제 2 적층 구조체들(ST2)을 포함할 수 있다. 제 1 적층 구조체들(ST1) 및 제 2 적층 구조체들(ST2)은 제 2 방향(Y)으로 교대로 배치될 수 있다. 제 1 및 제 2 적층 구조체들(ST1, ST2) 각각은 기판(100) 상에 차례로 적층된 게이트 전극들(120a, 120b, 120c)을 포함할 수 있다. 제 1 및 제 2 적층 구조체들(ST1, ST2) 각각은 접지 선택 게이트 전극(120a), 스트링 선택 게이트 전극(120c), 및 셀 게이트 전극들(120b)을 포함할 수 있다.
기판(100)의 콘택 영역(CR)의 상면으로부터 동일한 레벨에 위치하며, 제 2 방향(Y)으로 인접하는 한 쌍의 제 1 및 제 2 적층 구조체들(ST1, ST2)의 셀 게이트 전극들(120b)은 연결 전극(CE)에 의해 서로 전기적으로 연결될 수 있다. 연결 전극(CE)은 제 1 방향(X)으로 서로 평행하며 기판(100)의 콘택 영역(CR)의 상면으로부터 동일한 레벨에 위치하는 셀 게이트 전극들(120b) 사이에서 제 2 방향(Y)으로 연장하여, 이들 사이를 전기적 및 물리적으로 연결할 수 있다. 연결 전극(CE)은 제 2 방향(Y)으로 인접하는 한 쌍의 제 1 및 제 2 적층 구조체들(ST1, ST2)의 접지 선택 게이트 전극들(120a) 사이 및 스트링 선택 게이트 전극들(120c) 사이에 제공되지 않을 수 있다. 즉, 제 2 방향(Y)으로 인접하는 한 쌍의 접지 선택 게이트 전극들(120a)은 서로 전기적으로 분리될 수 있고, 제 2 방향(Y)으로 인접하는 스트링 선택 게이트 전극들(120c)은 서로 전기적으로 분리될 수 있다.
적층 구조체들(ST) 각각은 한 쌍의 접지 선택 게이트 전극들(120a_a), 한 쌍의 접지 선택 게이트 전극들(120a_a) 상의 한 쌍의 스트링 선택 게이트 전극들(120c_a), 및 한 쌍의 접지 선택 게이트 전극들(120a_a)과 한 쌍의 스트링 선택 게이트 전극들(120c_a) 사이의 한 쌍의 셀 게이트 전극들(120b_a)을 포함할 수 있다. 한 쌍의 셀 게이트 전극들(120b_a)은 복수 개로 제공되어, 한 쌍의 접지 선택 게이트 전극들(120a_a)과 한 쌍의 스트링 선택 게이트 전극들(120c_a) 사이에서 기판(100)의 상면에 수직 방향(즉, 제 3 방향(Z))으로 차례로 적층될 수 있다.
한 쌍의 접지 선택 게이트 전극들(120a_a)은 제 1 방향(X)으로 연장하며 제 2 방향(Y)으로 서로 물리적으로 이격될 수 있다. 한 쌍의 스트링 선택 게이트 전극들(120c_a)은 제 1 방향(X)으로 연장하며 제 2 방향(Y)으로 서로 물리적으로 이격될 수 있다. 한 쌍의 셀 게이트 전극들(120b)은 제 1 방향(X)으로 연장하며, 이들 사이에 배치되는 연결 전극(CE)에 의해 서로 물리적으로 연결될 수 있다.
도 7에 도시된 것과 같이, 복수 개로 제공되는 한 쌍의 셀 게이트 전극들(120b_a)은 기판(100)의 콘택 영역(CR) 상에서 제 3 방향(Z)으로 적층된 패드 구조체들(PS)을 가질 수 있다. 일 예로, 패드 구조체들(PS)은 복수 개로 제공되는 한 쌍의 셀 게이트 전극들(120b)의 ?부들로 구성될 수 있다.
패드 구조체들(PS)의 제 1 방향(X)으로 길이들은 서로 다를 수 있다. 패드 구조체들(PS)의 제 1 방향(X)으로의 길이들은 기판(100)의 상면으로부터 멀어질수록 짧아질 수 있다. 예를 들어, 패드 구조체들(PS) 각각은 이것의 바로 아래에 배치되는 패드 구조체(PS)의 상면을 노출시킬 수 있다. 한 쌍의 접지 선택 게이트 전극들(120a_a)의 상면들은 최하층의 패드 구조체(PS)에 의해 노출될 수 있고, 한 쌍의 스트링 선택 게이트 전극들(120c_a)은 최상층의 패드 구조체(PS)의 상면을 노출시킬 수 있다. 기판(100)의 콘택 영역(CR) 상에서 적층 구조체(ST)의 단부들은 톱니바퀴 형상을 가질 수 있다.
일 실시예에 있어서, 패드 구조체들(PS) 각각은 제 1 내지 제 4 패드들(P1, P2, P3, P4)을 포함할 수 있다. 제 1 내지 제 4 패드들(P1-P4)은 기판(100)의 상면에 제 3 방향(Z)으로 차례로 적층될 수 있다. 패드 구조체들(PS) 각각의 제 1 내지 제 4 패드들(P1-P4)의 상면들은 이것의 바로 위에 위치하는 패드 구조체(PS)에 의해 노출될 수 있다. 패드 구조체들(PS) 각각의 제 1 내지 제 4 패드들(P1-P4)은 제 2 방향(Y)으로 올라가는 계단 형상을 가질 수 있다. 예를 들어, 제 2 패드(P2)는 제 1 패드(P1)의 일부 상면을 노출시킬 수 있고, 제 3 패드(P3)는 제 1 패드(P1)의 일부 상면 및 제 1 패드(P1)의 일부 상면과 수평 방향(예를 들어, 제 2 방향(Y))으로 인접하는 제 2 패드(P2)의 일부 상면을 노출시킬 수 있다. 그리고, 제 4 패드(P4)는 제 1 패드(P1)의 일부 상면, 제 2 패드(P2)의 일부 상면, 및 제 2 패드(P2)의 일부 상면과 수평 방향(예를 들어, 제 2 방향(Y))으로 인접하는 제 3 패드(P3)의 일부 상면을 노출시킬 수 있다.
일부 실시예들에 있어서, 도면에 도시하지 않았지만, 패드 구조체들(PS) 각각의 제 1 내지 제 4 패드들(P1-P4)은 제 2 방향(Y)으로 내려가는 계단 형상을 가질 수 있다.
일 예에서, 패드 구조체들(PS) 각각이 4개의 패드들(P1-P4)을 포함하여 설명 및 도시하였으나, 패드 구조체들(PS) 각각의 패드들의 개수는 이에 한정하지 않으며, 2개일 수도 있고, 4개 이상(6개, 8개, 또는 그 이상)일 수 있다.
셀 콘택 플러그들(230a, 230b, 230c)이 패드 구조체들(PS)의 제 1 내지 제 4 패드들(P1-P4)의 일부분들의 상면들, 한 쌍의 접지 선택 게이트 전극들(120a_a)의 단부들의 상면들, 및 한 쌍의 스트링 선택 게이트 전극(120a_c)의 단부들의 상면들 상에 배치될 수 있다. 예를 들어, 제 1 셀 콘택 플러그들(230a)은 기판(100)의 콘택 영역(CR) 상에 배치된 한 쌍의 접지 선택 게이트 전극들(120a_a)의 단부들 상에 배치될 수 있고, 제 3 셀 콘택 플러그들(230c)은 기판(100)의 콘택 영역(CR) 상에 배치된 한 쌍의 스트링 선택 게이트 전극들(120c_a)의 단부들 상에 배치될 수 있다. 제 2 셀 콘택 플러그들(230b)은 패드 구조체들(PS) 각각의 제 1 내지 제 4 패드들(P1-P4) 상에 배치될 수 있다.
일 실시예에 있어서, 도면에 도시된 것과 같이, 제 2 셀 콘택 플러그들(230b)의 길이들(SH)은 제 1 셀 콘택 플러그들(230a)의 길이들(SH)과 실질적으로 동일할 수 있다. 제 2 셀 콘택 플러그들(230b)의 길이들(SH)은 서로 실질적으로 동일할 수 있다. 제 2 셀 콘택 플러그들(230b)의 길이들(SH)은 제 3 셀 콘택 플러그들(230c)의 길이들 보다 클 수 있다.
다른 실시예에 있어서, 제 1 셀 콘택 플러그들(230a)의 길이들, 제 2 셀 콘택 플러그들(230b)의 길이들, 및 제 3 셀 콘택 플러그들(230c)의 길이들은 서로 실질적으로 동일할 수 있다. 제 1 내지 제 3 셀 콘택 플러그들(230a, 230b, 230c)에 대한 보다 설명은 도 3을 참조하여 설명하였으므로 생략하도록 한다.
도 8은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자에 관한 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도2, 도 3 및 도 4를 참조하여 설명된 3차원 반도체 메모리 소자에서 설명된 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 8을 참조하면, 반도체 기둥들(PI)이 기판(100)과 수직 채널 구조체들(VC) 사이에 배치될 수 있다. 수직 채널 구조체들(VC)은 기판(100)의 상면 상에 배치되며, 접지 선택 게이트 전극(120a)을 관통할 수 있다. 반도체 기둥들(PI)과 수직 채널 구조체들(VC)은 서로 전기적으로 연결될 수 있다. 수직 채널부들(VC)과 반도체 기둥들(PI)은 서로 전기적으로 연결될 수 있다. 반도체 기둥들(PI)은 기판(100)과 동일한 도전형의 반도체 또는 진성 반도체일 수 있다. 예를 들어, 반도체 기둥(PI)은 단결정의 진성 반도체(intrinsic semiconductor) 또는 p형 도전형을 갖는 반도체일 수 있다.
도 9는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 나타낸 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 9를 참조하여, 게이트 전극들(120)은 분리 구조체(SS)에 의하여 제 1 방향(X)으로 분리될 수 있다. 최상층 게이트 전극은 상기 분리 구조체(SS)에 의하여 제 1 방향(X)으로 분리된 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)을 포함할 수 있다. 게이트 전극들을 관통하는 복수의 채널홀들(CH)이 제공될 수 있다. 제 1 방향(X)으로 이격된 한 쌍의 채널홀들(CH)은 기판(100) 내에 형성된 리세스 영역(RSR)을 통하여 연결될 수 있다. 즉, 스트링 선택 라인(SSL)을 관통하는 하나의 채널홀(CH)이 이와 인접하고 접지 선택 라인(GSL)을 관통하는 다른 하나의 채널홀(CH)과 연결될 수 있다. 채널홀들(CH) 내에 수직 구조체들(VS)이 제공될 수 있다.
수직 구조체들(VS)은 채널홀들(CH) 내에 차례로 제공된 전하 저장 구조체(140) 및 수직 채널 구조체(VC)을 포함할 수 있다. 스트링 선택 라인(SSL)을 관통하는 수직 구조체들(VS) 각각의 일단 상에 비트 라인(BL)과의 연결을 위한 제 1 콘택(410), 보조 배선(420), 및 제 2 콘택(430)이 차례로 제공될 수 있다. 접지 선택 라인(GSL)을 관통하는 수직 구조체들(VS) 각각의 타단은 제 1 콘택(410)을 통하여 공통 소스 라인(CSL)과 연결될 수 있다.
도 10a 내지 도 10i는 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 제조 방법에 관한 것으로, 도 2의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 10a를 참조하면, 기판(100)을 준비한다. 기판(100)은 셀 어레이 영역(CAR), 주변회로 영역(PR), 및 셀 어레이 영역(CAR)과 주변회로 영역(PR) 사이의 콘택 영역(CR)을 포함할 수 있다. 기판(100)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다.
소자 분리막(101)이 기판(100) 내에 형성될 수 있다. 예를 들어, 소자 분리막(101)은 기판(100)의 주변회로 영역(PR)과 기판(100)의 콘택 영역(CR) 사이에 형성될 수 있다. 소자 분리막(101)은 기판(100)의 활성 영역을 정의할 수 있다. 소자 분리막(101)은 절연 물질(예를 들어, 실리콘 산화막)을 포함할 수 있다.
주변 트랜지스터들이 기판(100)의 주변회로 영역(PR) 상에 배치될 수 있다. 주변 트랜지스터들 각각은 주변 게이트 절연막(20) 및 주변 게이트 전극(22), 및 소오스/드레인 영역들(24)을 포함할 수 있다. 주변 게이트 절연막(20)은 기판(100)의 주변회로 영역(PR)의 상면 상에 형성될 수 있고, 주변 게이트 전극(22)은 주변 게이트 절연막(20)의 상면 상에 형성될 수 있다. 소오스/드레인 영역들(24)이 주변 게이트 전극(22)의 양 측의 기판(100) 내에 형성될 수 있다.
주변 절연 패턴(30)이 주변 트랜지스터를 덮도록 형성될 수 있다. 주변 절연 패턴(30)은 기판(100)의 셀 어레이 영역(CAR) 및 콘택 영역(CR)의 상면들을 노출시킬 수 있다. 주변 절연 패턴(30)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
기판(100)의 셀 어레이 영역(CAR) 및 콘택 영역(CR)은 기판(100)의 주변회로 영역(PR)의 상면으로부터 리세스되게 형성될 수 있다. 일 예로, 기판(100)의 셀 어레이 영역(CR)의 상면을 노출시키는 마스크 패턴(미도시)을 기판(100)의 콘택 영역(CR) 및 주변회로 영역(PR) 상에 형성하고, 마스크 패턴을 식각 마스크로 사용하여 기판(100)의 셀 어레이 영역(CAR)의 상부 및 콘택 영역(CR)의 상부를 식각할 수 있다. 마스크 패턴의 측벽은 기판(100)의 주변회로 영역(PR)의 상면에 대해 경사각을 가질 수 있다. 예를 들어, 마스크 패턴의 측벽은 기판(100)의 주변회로 영역(PR)의 상면에 대해 예각(예를 들어, 약 10° 내지 약 50°)을 가질 수 있다. 마스크 패턴의 측벽이 기판(100)의 주변회로 영역(PR)의 상면에 대해 예각을 갖고 있으므로, 마스크 패턴은 기판(100)의 주변회로 영역(PR)에서 콘택 영역(PR)으로 갈수록 감소하는 수직적 두께를 가질 수 있다.
일 예에 있어서, 기판(100)의 셀 어레이 영역(CAR)의 상부 및 콘택 영역(CR)의 상부를 식각하는 식각 공정 동안 마스크 패턴도 같이 식각될 수 있다. 기판(100)의 콘택 영역(CR)의 상부가 식각되는 양은 마스크 패턴의 수직적 두께에 따라 달라질 수 있다. 예를 들어, 마스크 패턴의 수직적 두께가 얇은 부분부터 마스크 패턴이 빨리 제거되므로, 기판(100)의 셀 어레이 영역(CAR)과 인접하는 기판(100)의 콘택 영역(CR)의 상부부터 먼저 식각되고, 기판(100)의 주변회로 영역(PR)과 인접하는 기판(100)의 콘택 영역(CR)의 상부는 나중에 식각될 수 있다. 즉, 기판(100)의 콘택 영역(CR)의 상부의 식각 양은 기판(100)의 셀 어레이 영역(CAR)에 인접하는 콘택 영역(CR)에서 기판(100)의 주변회로 영역(PR)에 인접하는 콘택 영역(CR)으로 갈수록 작을 수 있다. 이에 따라, 기판(100)의 콘택 영역(CR)의 상면은 기판(100)의 셀 어레이 영역(CAR)의 상면 및 기판(100)의 주변회로 영역(PR)의 상면 대해 마스크 패턴의 측벽과 동일한 경사각(θ1)을 가질 수 있다. 예를 들어, 기판(100)의 콘택 영역(CR)의 상면은 셀 어레이 영역(CAR)의 상면 및 기판(100)의 주변회로 영역(PR)의 상면에 대해 예각(θ1, 약 10° 내지 약 50°)을 가질 수 있다.
일 예에서의 경사면을 갖는 기판(100)은 마스크 패턴을 사용하여 형성하는 것을 설명하였으나, 제조 방법은 이에 한정하지 않으며, 다른 식각 방법들을 사용하여 기판(100)의 콘택 영역(CR)의 상면이 경사진 기판을 형성할 수 있다.
몰드 구조체(MS)가 기판(100)의 셀 어레이 영역(CAR), 콘택 영역(CR), 및 주변회로 영역(PR) 상에 형성될 수 있다. 몰드 구조체(MS)는 기판(100)의 셀 어레이 영역(CAR) 및 콘택 영역(CR)의 상면들, 기판(100)의 주변회로 영역(PR)의 상면, 주변 절연 패턴(30)의 상면 및 측면을 덮을 수 있다. 몰드 구조체(MS)는 기판(100) 상에 교대로, 그리고 반복적으로 적층된 절연막들(310) 및 희생막들(320)을 포함할 수 있다. 절연막들(310) 및 희생막들(320)은 서로 다른 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 절연막들(310)은 예를 들어, 실리콘 산화물을 포함할 수 있고, 희생막들(320)은 예를 들어, 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다.
실시예들에 있어서, 기판(100)의 콘택 영역(CR) 상에 적층된 절연막들(310) 및 희생막들(320)의 상면들은 기판(100)의 셀 어레이 영역(CAR) 및 주변회로 영역(PR)의 상면에 대해 제 2 경사각들(θ2)을 가질 수 있다. 예를 들어, 절연막들(310) 및 희생막들(320)의 상면들의 제 2 경사각들(θ2)은 기판(100)의 콘택 영역(CR)의 상면의 제 1 경사각(θ1)과 실질적으로 동일할 수 있다. 구체적으로, 절연막들(310) 및 희생막들(320)의 상면들의 제 2 경사각들(θ2)은 예각(예를 들어, 약 10° 내지 약 50°)을 가질 수 있다.
도 10b를 참조하면, 제 1 마스크 패턴(330)이 기판(100)의 셀 어레이 영역(CAR) 상에 형성된 최상층 절연막(310a)의 상면 상에 형성될 수 있다. 제 1 마스크 패턴(330)을 식각 마스크로 사용하여 최상층 절연막(310a)을 패터닝하는 제 1 패터닝 공정이 수행될 있다. 제 1 패터닝 공정에 의해 기판(100)의 주변회로 영역(PR) 및 콘택 영역(CR) 상에 형성된 최상층 절연막(310a)이 식각할 수 있다. 이에 따라, 최상층 절연막(310a)의 바로 아래에 형성된 희생막(320)의 상면이 노출될 수 있고, 최상층 절연 패턴(110a)이 기판(100)의 셀 어레이 영역(CR) 상에 국부적으로 형성될 수 있다. 패터닝 공정이 끝나면, 제 1 마스크 패턴(330)은 제거될 수 있다.
도 10c를 참조하면, 제 2 마스크 패턴(340)이 기판(100)의 셀 어레이 영역(CAR) 및 콘택 영역(CR)의 일부분 상에 형성될 수 있다. 제 2 마스크 패턴(340)의 폭은 제 1 마스크 패턴(330)의 폭보다 클 수 있다. 이에 따라, 제 2 마스크 패턴(340)은 최상층 절연막(310a)의 상면 및 측벽, 및 최상층 절연막(310a) 아래에 배치된 희생막(320)의 상면 일부분을 덮을 수 있다. 제 2 마스크 패턴(340)을 식각 마스크로 사용하여, 제 1 패터닝 공정에 의해 패터닝된 최상층 절연막(310a) 아래에 적층된 희생막들(320) 및 절연막들(310)의 일부를 패터닝하는 제 2 패터닝 공정이 수행될 수 있다. 제 2 패터닝 공정은 제 2 마스크 패턴(340)에 의해 노출된 희생막들(320) 및 절연막들(310)을 식각하는 공정과 제 2 마스크 패턴(340)의 두께를 감소시켜 식각하고자 하는 희생막들(320)과 절연막들(310)의 평면적을 넓히고자 하는 트리밍 공정을 반복적으로 진행하는 것을 포함할 수 있다. 일 예로, 제 2 패터닝 공정은 식각 공정과 트리밍 공정을 4회 반복하여 진행하는 것을 도시하였다.
일 예에 있어서, 도면에 도시된 것과 같이, 한번의 식각 공정은 제 2 마스크 패턴(340)에 의해 노출된 하나의 희생막(320)과 하나의 희생막(320) 바로 아래에 배치된 하나의 절연막(310)을 식각하는 것을 포함할 수 있다. 이에 따라, 식각된 희생막들(320) 각각의 제 1 방향(X)으로의 길이는 이것의 바로 아래에 배치된 식각된 절연막(310)의 제 1 방향(X)으로의 길이와 실질적으로 동일할 수 있다. 희생막들(320) 각각의 단부의 상면은 이것의 바로 위에 배치된 절연막(310)에 의해 노출될 수 있다.
다른 예에 있어서, 도면에 도시하지 않았지만, 한번의 식각 공정은 제 2 마스크 패턴(340)에 의해 노출된 복수 개의 절연막들(310)과 복수 개의 희생막들(320)을 식각하는 것을 포함할 수 있다. 예를 들어, 한번의 식각 공정은 교대로 적층된 2개의 희생막들(320) 및 2개의 절연막들(310)을 식각하는 것을 포함할 수 있다. 이에 따라, 식각된 2개의 희생막들(320)과 식각된 2개의 절연막들(310)을 합한 총 4개의 식각된 막들의 제 1 방향(X)으로의 길이들은 서로 동일할 수 있다. 한번의 식각되는 막들의 개수는 이에 한정하지 않으며, 4개 이상(6개, 8개, 또는 그 이상의 짝수 개)일 수 있다. 패터닝 공정이 끝나면, 제 2 마스크 패턴(340)은 제거될 수 있다.
도 10d를 참조하면, 제 3 마스크 패턴(350)이 기판(100)의 셀 어레이 영역(CAR) 및 콘택 영역(CR)의 일부분 상에 형성될 수 있다. 제 3 마스크 패턴(350)의 폭은 제 2 마스크 패턴(340)의 폭보다 클 수 있다. 이에 따라, 제 3 마스크 패턴(350)은 최상층 절연막(310a)의 상면, 제 2 패터닝 공정에 의해 패터닝된 희생막들(320)의 단부들의 상면들 및 측벽들, 및 제 2 패터닝 공정에 의해 패터닝된 절연막들(310)의 측벽들을 덮을 수 있다.
제 3 마스크 패턴(350)을 식각 마스크로 사용하여, 제 2 패터닝 공정에 의해 패터닝된 희생막들(320) 및 절연막들(310) 중 최하층의 막(예를 들어, 절연막(310)) 아래에 적층된 희생막들(320) 및 절연막들(310)의 일부를 패터닝하는 제 3 패터닝 공정이 수행될 수 있다. 제 3 패터닝 공정은 제 2 패터닝 공정과 동일한 방법과 같이 식각 공정과 트리밍 공정을 반복적으로 진행하는 것을 포함할 수 있다. 일 예로, 제 3 패터닝 공정은 식각 공정과 트리밍 공정을 4회 반복하여 진행하는 것을 도시하였다. 구체적인 제 3 패터닝 공정 방법은 도 10c를 도시하여 설명한 제 2 패터닝 공정 방법과 동일하므로, 설명의 간소화를 위해 생략하도록 한다.
제 3 패터닝 공정이 끝나면, 제 3 마스크 패턴(350)은 제거될 수 있다.
도 10e를 참조하면, 제 4 마스크 패턴(360)이 기판(100)의 셀 어레이 영역(CAR) 및 콘택 영역(CR)의 일부분 상에 형성될 수 있다. 제 4 마스크 패턴(360)의 폭은 제 3 마스크 패턴(350)의 폭보다 클 수 있다. 이에 따라, 제 4 마스크 패턴(360)은 최상층 절연막(310a)의 상면, 제 2 패터닝 공정 및 제 3 패터닝 공정에 의해 패터닝된 희생막들(320)의 단부들의 상면들 및 측벽들, 및 제 2 패터닝 공정 및 제 3 패터닝 공정에 의해 패터닝된 절연막들(310)의 측벽들을 덮을 수 있다.
제 4 마스크 패턴(360)을 식각 마스크로 사용하여, 제 3 패터닝 공정에 의해 패터닝된 희생막들(320) 및 절연막들(310) 중 최하층의 막(예를 들어, 절연막(310)) 아래에 적층된 희생막들(320) 및 절연막들(310)의 일부를 패터닝하는 제 4 패터닝 공정이 수행될 수 있다. 제 4 패터닝 공정은 제 2 및 제 3 패터닝 공정들과 동일한 방법과 같이 식각 공정과 트리밍 공정을 반복적으로 진행하는 것을 포함할 수 있다. 일 예로, 제 4 패터닝 공정은 식각 공정과 트리밍 공정을 4회 반복하여 진행하는 것을 도시하였다. 구체적인 제 4 패터닝 공정 방법은 도 10c를 도시하여 설명한 제 2 패터닝 공정 방법과 동일하므로, 설명의 간소화를 위해 생략하도록 한다.
제 4 패터닝 공정이 끝나면, 제 4 마스크 패턴(360)은 제거될 수 있다.
도 10f를 참조하면, 제 5 마스크 패턴(370)이 기판(100)의 셀 어레이 영역(CAR) 및 콘택 영역(CR)의 일부분 상에 형성될 수 있다. 제 5 마스크 패턴(370)의 폭은 제 4 마스크 패턴(360)의 폭보다 클 수 있다. 이에 따라, 제 5 마스크 패턴(370)은 최상층 절연막(310a)의 상면, 제 2 내지 제 4 패터닝 공정들에 의해 패터닝된 희생막들(320)의 단부들의 상면들 및 측벽들, 및 제 2 내지 제 4 패터닝 공정들에 의해 패터닝된 절연막들(310)의 측벽들을 덮을 수 있다.
제 5 마스크 패턴(370)을 식각 마스크로 사용하여, 제 4 패터닝 공정에 의해 패터닝된 희생막들(320) 및 절연막들(310) 중 최하층의 막(예를 들어, 절연막(310)) 아래에 적층된 희생막들(320) 및 절연막들(310)의 일부를 패터닝하는 제 5 패터닝 공정이 수행될 수 있다. 제 5 패터닝 공정은 제 2 내지 제 4 패터닝 공정들과 동일한 방법과 같이 식각 공정과 트리밍 공정을 반복적으로 진행하는 것을 포함할 수 있다. 일 예로, 제 5 패터닝 공정은 식각 공정과 트리밍 공정을 4회 반복하여 진행하는 것을 도시하였다. 구체적인 제 5 패터닝 공정 방법은 도 10c를 도시하여 설명한 제 2 패터닝 공정 방법과 동일하므로, 설명의 간소화를 위해 생략하도록 한다.
제 5 패터닝 공정이 끝나면, 제 5 마스크 패턴(370)은 제거될 수 있다.
도 10g를 참조하면, 제 6 마스크 패턴(380)이 기판(100)의 셀 어레이 영역(CAR) 및 콘택 영역(CR) 상에 형성될 수 있다. 제 6 마스크 패턴(380)의 폭은 제 5 마스크 패턴(370)의 폭보다 클 수 있다. 이에 따라, 제 6 마스크 패턴(380)은 최상층 절연막(310a)의 상면, 제 2 내지 제 5 패터닝 공정들에 의해 패터닝된 희생막들(320)의 단부들의 상면들 및 측벽들, 및 제 2 내지 제 5 패터닝 공정들에 의해 패터닝된 절연막들(310)의 측벽들을 덮을 수 있다.
제 6 마스크 패턴(380)을 식각 마스크로 사용하여, 기판(100)의 주변회로 영역(PR) 상에 적층된 절연막(310) 및 희생막(320)을 식각할 수 있다. 이에 따라, 기판(100)의 주변회로 영역(PR)의 상면 및 주변 절연 패턴(30)이 노출될 수 있고, 몰드 구조체(MS)는 기판(100)의 셀 어레이 영역(CAR) 및 콘택 영역(CR) 상에 국부적으로 배치될 수 있다. 식각 공정 후에, 제 6 마스크 패턴(380)은 제거될 수 있다.
도 10h를 참조하면, 층간 절연 패턴(130)이 기판(100)의 콘택 영역(CR) 및 주변회로 영역(PR) 상에 형성될 수 있다. 층간 절연 패턴(130)은 패터닝된 희생막들(320)의 단부들의 상면들, 패터닝된 희생막들(320)의 측벽들, 패터닝된 절연막들(310)의 측벽들, 기판(100)의 주변회로 영역(PR)의 상면, 및 주변 절연 패턴(30)의 상면 및 측면을 덮을 수 있다. 층간 절연 패턴(130)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
전하 저장 구조체(150), 수직 채널 구조체(VC), 및 갭필막(150)이 몰드 구조체(MS)를 패터닝하여 형성된 채널홀들(CH) 각각 내에 형성될 수 있다. 채널홀들(CH)은 최상층 절연막(310a) 및 층간 절연 패턴(130) 상에 형성된 마스크 패턴을 식각 마스크로 사용하여, 몰드 구조체(MS)를 이방성 식각하여 형성될 수 있다. 과식각에 의해, 기판(100)의 상부면이 리세스될 수 있다. 채널홀들(CH)은 평면적 관점에서, 원형, 타원형 또는 다각형일 수 있다.
전하 저장 구조체(150)가 채널홀들(CH) 각각의 측벽 상에 형성될 수 있다. 전하 저장 구조체(150)는 채널홀(CH)의 측벽을 덮고, 채널홀(CH)에 의해 노출된 기판(100)의 상면의 일부를 덮을 수 있다. 도 4에 도시된 것과 같이, 전하 저장 구조체(150)는 채널홀(CH)의 측벽 상에 차례로 형성된 블로킹 절연막(BLL), 전하 저장막(CTL), 및 터널 절연막(TL)을 포함할 수 있다. 블로킹 절연막(BLL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, Al2O3, HfO2)을 포함할 수 있고, 전하 저장막(CTL)은 예를 들어, 실리콘 질화막을 포함할 수 있고, 터널 절연막(TL)은 예를 들어, 실리콘 산화막 또는 고 유전막(예를 들어, Al2O3, HfO2)을 포함할 수 있다.
수직 채널 구조체(VC)가 전하 저장 구조체(150)의 내벽 및 전하 저장 구조체(150)에 의해 노출된 기판(100)의 상면을 컨포말하게 덮도록 형성될 수 있다. 수직 채널 구조체(VC)는 예를 들어, 반도체 물질을 포함할 수 있다. 예를 들어, 수직 채널 구조체(VC)는 다결정 실리콘막, 유기 반도체막 및 탄소 나노 구조체들 중의 하나일 수 있다.
갭필막(150)이 수직 채널 구조체(VC)로 둘러싸인 내부 공간 내에 형성될 수 있다. 갭필막(150)은 채널홀(CH)을 완전히 채울 수 있다. 갭필막(150)은 에스오지(SOG) 기술을 이용하여 형성될 수 있다. 갭필막(150)은 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막 및 실리콘 질화막 중 어느 하나일 수 있다. 갭필막(150)을 형성하기 전에, 수직 채널 구조체(VC)에 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링 공정이 더 실시될 수 있다. 이 공정은 수직 채널 구조체(VC) 내에 존재하는 결정 결함들이 수소 어닐링 단계에 의해 치유될 수 있다.
패드(160)가 전하 저장 구조체(140), 수직 채널 구조체(VC), 및 갭필막(150)의 상부들에 형성될 수 있다. 패드(160)는 전하 저장 구조체(140), 수직 채널 구조체(VC), 및 갭필막(150)의 상부들을 식각하여 리세스 영역을 형성한 후, 리세스 영역 내에 도전 물질을 채워 형성될 수 있다. 다른 예로, 패드(D)는 수직 채널 구조체(VC)의 상부에 수직 채널 구조체(VC)과 다른 도전형의 불순물을 도핑하여 형성될 수 있다.
공통 소오스 트렌치(T)가 몰드 구조체(MS)에 이방성 식각 공정을 수행하여 형성될 수 있다. 공통 소오스 트렌치(T)는 몰드 구조체(MS) 상에 제 1 층간 절연막(180)을 형성하고, 제 1 층간 절연막(180)을 식각 마스크로 사용하여, 몰드 구조체(MS)를 기판(100)의 상부면이 노출될 때까지 패터닝하여 형성될 수 있다. 공통 소오스 트렌치(T)는 제 1 방향(X)으로 연장하여 형성될 수 있다. 이에 따라, 공통 소오스 트렌치(T)는 제 1 방향(X)으로 연장된 라인 형태 또는 직사각형 형태로 형성될 수 있다. 공통 소오스 트렌치(T)가 형성됨에 따라, 적층 구조체(ST)이 기판(100) 상에서 제 2 방향(Y)으로 이격되어 형성될 수 있다. 적층 구조체들(ST) 각각은 기판(100) 상에 교대로 그리고 반복적으로 적층된 절연 패턴들(110, 110a) 및 희생 패턴들(321)을 포함할 수 있다. 적층 구조체들(ST)의 측벽들은 공통 소오스 트렌치(T)에 의해 노출될 수 있다.
도 10i를 참조하면, 리세스 영역들(RR)이 공통 소오스 트렌치(T)에 의해 노출된 희생 패턴들(321)을 제거하여 형성될 수 있다. 희생 패턴들(321)은 습식 식각 및/또는 등방성 건식 식각 공정을 수행하여 제거될 수 있다. 리세스 영역들(RR)은 절연 패턴들(110, 110a) 사이에 형성될 수 있다. 식각 공정은 인산을 포함하는 식각액을 사용하여 수행될 수 있다. 리세스 영역들(RR)은 공통 소오스 트렌치(T)로부터 절연 패턴들(110, 110a) 사이로 수평적으로 연장될 수 있다. 리세스 영역들(RR)을 통해, 절연 패턴들(110, 110a)의 상면 및 하면, 및 전하 저장 구조체(140)의 외측벽 일부들이 노출될 수 있다.
도 4에 도시된 것과 같이, 수평 절연막(170)이 리세스 영역들(RR) 내에 형성될 수 있다. 예를 들어, 수평 절연막(170)은 절연 패턴들(110, 110a)의 표면들, 리세스 영역들(RR)에 의해 노출된 전하 저장 구조체(140)의 외측벽, 및 공통 소오스 트렌치(T)에 의해 노출된 제 1 층간 절연막(180)의 측벽을 컨포말하게 덮을 수 있다. 수평 절연막(170)은 스텝 커버리지가 좋은 증착 방법을 사용하여 형성될 수 있다. 예를 들어, 수평 절연막(170)은 화학 기상 증착(CVD) 또는 원자층 증착(ALD)을 사용하여 형성될 수 있다. 수평 절연막(170)은 실리콘 산화막(예를 들어, SiO2) 또는 고 유전막(예를 들어, 알루미늄옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다.
접지 선택 게이트 전극(120a), 셀 게이트 전극들(120b) 및 스트링 선택 게이트 전극(120c)이 리세스 영역들(RR) 내에 형성될 수 있다. 접지 선택 게이트 전극(120a), 셀 게이트 전극들(120b) 및 스트링 선택 게이트 전극(120c)은 공통 소오스 트렌치(T) 및 리세스 영역들(RR)을 채우는 금속막을 형성하고, 공통 소오스 트렌치(T) 내에 형성된 금속막을 제거하여 형성될 수 있다. 접지 선택 게이트 전극(120a), 셀 게이트 전극들(120b) 및 스트링 선택 게이트 전극(120c)은 금속 물질(예를 들어, 텅스텐)을 포함할 수 있다.
실시예들에 있어서, 기판(100)의 콘택 영역(CR) 상에 형성된 셀 게이트 전극들(120b)의 단부들의 상면들 및 접지 선택 게이트 전극(120a)의 단부의 상면은 기판(100)의 셀 어레이 영역(CAR) 및 주변회로 영역(PR)의 상면들로부터 제 2 경사각(θ2)을 가질 수 있다. 예를 들어, 셀 게이트 전극들(120b)의 단부들의 상면들 및 접지 선택 게이트 전극(120a)의 단부의 상면은 셀 어레이 영역(CAR)의 상면 및 기판(100)의 주변회로 영역(PR)의 상면에 대해 예각(θ2, 약 10° 내지 약 50°)을 가질 수 있다. 일 예로, 기판(100)의 콘택 영역(CR) 상에 형성된 적층 구조체들(ST) 각각의 단부는 톱니바퀴 형상을 가질 수 있다.
기판(100)의 셀 어레이 영역(CAR)의 상면 및 주변회로 영역(PR)의 상면으로부터 셀 게이트 전극들(120b)의 단부들의 높이들 및 접지 선택 게이트 전극(120a)의 단부의 높이는 실질적으로 동일할 수 있다. 예를 들어, 셀 게이트 전극들(120b)의 단부들의 최소 높이들은 서로 실질적으로 동일할 수 있고, 셀 게이트 전극들(120b)의 단부들의 최고 높이들은 서로 실질적으로 동일할 수 있다. 접지 선택 게이트 전극(120a)의 단부의 최고 높이는 셀 게이트 전극들(120b)의 단부들의 최고 높이들과 실질적으로 동일할 수 있고, 접지 선택 게이트 전극(120a)의 단부의 최저 높이는 셀 게이트 전극들(120b)의 단부들의 최저 높이들과 실질적으로 동일할 수 있다.
공통 소오스 트렌치(T)에 의해 노출된 기판(100) 내에 공통 소오스 영역(CSR)이 형성될 수 있다. 공통 소오스 영역(CSR)은 이온 주입 공정을 통해 형성될 수 있다. 공통 소오스 영역(CSR)은 기판(100)과 다른 도전형을 가질 수 있다.
콘택 구조체(190)가 공통 소오스 트렌치(T) 내에 형성될 수 있다. 콘택 구조체(190)는 스페이서(192) 및 공통 소오스 콘택(194)을 포함할 수 있다. 스페이서(192)는 공통 소오스 트렌치(T)의 측벽들을 덮을 수 있다. 공통 소오스 콘택(194)은 스페이서(192)가 형성된 공통 소오스 트렌치(T)의 나머지 공간을 채워 형성될 수 있다. 스페이서(192)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 공통 소오스 콘택(194)은 예를 들어, 금속(텅스텐, 구리 또는 알루미늄), 도전성 금속 질화물(예를 들어, 질화 티타늄, 질화탄탈늄), 및 전이금속(티타늄 또는 탄탈륨) 중 적어도 하나를 포함할 수 있다.
도 2 및 도 3을 다시 참조하면, 제 2 층간 절연막(210)이 제 1 층간 절연막(180) 상에 형성될 수 있다. 제 2 층간 절연막(210)은 제 1 층간 절연막(180)의 상면 및 콘택 구조체(190)의 상면을 덮을 수 있다. 제 2 층간 절연막(210)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
채널 콘택 플러그들(220), 제 1 내지 제 3 셀 콘택 플러그들(230a, 230b, 230c), 및 제 1 및 제 2 주변 콘택 플러그들(240a, 240b)이 형성될 수 있다. 예를 들어, 채널 콘택 플러그들(220)은 제 1 및 제 2 층간 절연막들(180, 210)을 관통하여 패드들(160) 상에 형성될 수 있다. 제 1 내지 제 3 셀 콘택 플러그들(230a, 230b, 230c)은 제 1 및 제 2 층간 절연막들(180, 210), 및 층간 절연 패턴(130)을 관통하여, 기판(100)의 콘택 영역(CR) 상에 형성된 접지 선택, 셀, 및 스트링 선택 게이트 전극들(120a, 120b, 120c)의 단부들의 상면들 상에 형성될 수 있다. 제 1 주변 콘택 플러그(240a)은 제 1 및 제 2 층간 절연막들(180, 210), 및 층간 절연 패턴(130)을 관통하여, 기판(100)의 주변회로 영역(PR) 내에 형성된 소오스/드레인 영역들(24) 각각 상에 형성될 수 있다. 제 2 주변 콘택 플러그(240b)는 제 1 및 제 2 층간 절연막들(180, 210), 및 층간 절연 패턴(130)을 관통하여, 주변 게이트 전극(22) 상에 형성될 수 있다.
일 실시예에 있어서, 채널 콘택 플러그들(220), 제 1 내지 제 3 셀 콘택 플러그들(230a, 230b, 230c), 및 제 1 및 제 2 주변 콘택 플러그들(240a, 240b)은 한번의 식각 공정으로 형성될 수 있다. 다른 실시예에 있어서, 셀 콘택 플러그들(230a, 230b, 230c), 및 제 1 및 제 2 주변 콘택 플러그들(240a, 240b)은 한번의 식각 공정으로 형성될 수 있고, 채널 콘택 플러그들(220)은 별도의 식각 공정으로 형성될 수 있다. 채널 콘택 플러그들(220), 제 1 내지 제 3 셀 콘택 플러그들(230a, 230b, 230c), 및 제 1 및 제 2 주변 콘택 플러그들(240a, 240b)은 금속 물질(예를 들어, 구리 또는 텅스텐) 및 금속 질화물(예를 들어, TiN, TaN, WN) 중 적어도 하나를 포함할 수 있다.
실시예들에 있어서, 셀 게이트 전극들(120b)의 단부들의 상면들 및 접지 선택 게이트 전극(120a)의 단부의 상면은 기판(100)의 셀 어레이 영역(CAR) 및 주변회로 영역(PR)의 상면들로부터 동일한 높이에 위치하고 있기 때문에, 셀 게이트 전극들(120b)의 단부들의 상면들 및 접지 선택 게이트 전극(120a)의 단부의 상면 상에 배치되는 제 1 내지 제 2 셀 콘택 플러그들(230a, 230b)의 수직적 두께들은 실질적으로 동일할 수 있다. 예를 들어, 제 2 셀 콘택 플러그들(230b)의 길이들(SH)은 제 1 셀 콘택 플러그(230a)의 길이(SH)와 실질적으로 동일할 수 있다. 실시예들에 있어서, 제 1 내지 제 2 셀 콘택 플러그들(230a, 230b)의 길이들(SH)은 적층 구조체(ST)의 수직적 두께(VH)보다 작을 수 있다. 제 3 셀 콘택 플러그(230c)의 길이는 적층 구조체(ST)의 수직적 두께(VH)보다 작을 수 있다.
실시예들에 있어서, 제 1 주변 콘택 플러그(240a)의 수직적 두께는 적층 구조체(ST)의 수직적 두께(VH)보다 작을 수 있다. 예를 들어, 제 1 주변 콘택 플러그(240a)의 길이(H)는 적층 구조체(ST)의 수직적 두께(VH)보다 작을 수 있다(VH>H).
본 발명의 실시예에 따르면, 기판(100)의 콘택 영역(CR)의 상면을 기판(100)의 셀 어레이 영역(CAR)의 주변회로 영역(PR)의 상면들로부터 예각을 갖도록 형성하여, 기판(100)의 콘택 영역(CR) 상에 배치되는 접지 및 셀 게이트 전극들(120a, 120b)의 단부들의 상면들 또한 셀 어레이 영역(CAR)의 주변회로 영역(PR)의 상면들에 대해 예각들을 갖도록 형성할 수 있다. 접지 및 셀 게이트 전극들(120a, 120b)의 단부들의 상면들 상에 배치되는 제 1 및 제 2 셀 콘택 플러그들(230a, 230b)의 길이들은 서로 동일하게 형성될 수 있다. 이에 따라, 제 1 내지 제 3 셀 콘택 플러그들(230a, 230b, 230c)이 서로 다른 길이들을 가짐으로 인해 발생하는 식각 문제점을 개선할 수 있다.
본 발명의 실시예에 따르면, 기판(100)의 셀 어레이 영역(CAR)의 상면 및 콘택 영역(CR)의 상면을 기판(100)의 주변회로 영역(PR)의 상면보다 낮은 레벨에 위치하도록 형성하여, 제 1 내지 제 3 셀 콘택 플러그들(230a, 230b, 230c)의 길이들 및 제 1 주변 콘택 플러그(240a)의 길이가 적층 구조체(ST)의 수직적 두께보다 작도록 형성될 수 있다. 이에 따라, 제 1 내지 제 3 셀 콘택 플러그들(230a, 230b, 230c) 및 제 1 주변 콘택 플러그(240a) 간의 길이들의 차이를 감소시켜, 제 1 내지 제 3 셀 콘택 플러그들(230a, 230b, 230c) 및 제 1 주변 콘택 플러그(240a)가 하나의 식각 공정을 통해 동시에 형성되도록 할 수 있다.
비트 라인들(BL), 제 1 연결 배선들(CL1) 및 제 2 연결 배선들(CL2)이 제 2 층간 절연막(210) 상에 형성될 수 있다. 비트 라인들(BL)은 채널 콘택 플러그들(220)과 전기적으로 연결될 수 있고, 제 1 연결 배선들(CL1)은 제 1 내지 제 3 셀 콘택 플러그들(230a, 230b, 230c)과 전기적으로 연결될 수 있고, 제 2 연결 배선들(CL2)은 제 1 및 제 2 주변 콘택 플러그들(240a, 240b)과 전기적으로 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 셀 어레이 영역과 콘택 영역을 포함하는 기판;
    상기 기판 상에 차례로 적층된 게이트 전극들을 포함하는 적층 구조체;
    상기 적층 구조체를 관통하는 수직 구조체들; 및
    상기 기판의 상기 콘택 영역 상에서 노출되는 상기 게이트 전극들의 단부들의 상면들 상에 배치되는 셀 콘택 플러그들을 포함하되,
    상기 게이트 전극들의 상기 단부들의 상기 상면들은 상기 기판의 상기 셀 어레이 영역의 상면에 대해 예각을 갖는 3차원 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 게이트 전극들은 최상층 게이트 전극을 포함하고,
    상기 적층 구조체는 상기 게이트 전극들 사이의 제 1 절연 패턴들, 및 상기 최상층 게이트 전극 상에 배치되는 제 2 절연 패턴을 더 포함하되,
    상기 제 2 절연 패턴의 상면은 상기 게이트 전극들의 상기 단부들의 상기 상면들보다 높은 레벨에 위치하는 3차원 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 기판은 주변회로 영역을 더 포함하되,
    상기 게이트 전극들의 상기 단부들의 상기 상면들은 상기 기판의 상기 주변회로 영역의 상면 보다 높은 레벨에 위치하는 3차원 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 기판은 주변회로 영역을 더 포함하되, 상기 콘택 영역은 상기 셀 어레이 영역과 상기 주변회로 영역 사이에 배치되고,
    상기 기판의 상기 셀 어레이 영역의 상면 및 상기 콘택 영역의 상면은 상기 기판의 상기 주변회로 영역의 상면으로부터 리세스되되,
    상기 기판의 상기 셀 어레이 영역의 상기 상면은 상기 기판의 상기 주변회로 영역의 상기 상면과 평행하고,
    상기 기판의 상기 콘택 영역의 상기 상면은 상기 기판의 상기 셀 어레이 영역 및 상기 주변회로 영역의 상기 상면들에 대해 예각을 가지는 3차원 반도체 메모리 소자.
  5. 제 1 항에 있어서,
    상기 기판의 상기 셀 어레이 영역의 상기 상면으로부터 상기 게이트 전극들의 상기 단부들의 높이들은 동일한 3차원 반도체 메모리 소자.
  6. 제 1 항에 있어서,
    상기 기판은 주변회로 영역을 더 포함하되,
    상기 3차원 반도체 메모리 소자는:
    상기 기판의 상기 주변회로 영역 상에 배치되는 주변 게이트 전극;
    상기 주변 게이트 전극의 양 측의 상기 기판 내에 배치된 소오소/드레인 영역들; 및
    상기 소오스/드레인 영역들 각각 상에 배치되는 주변 콘택 플러그를 더 포함하되,
    상기 주변 콘택 플러그의 길이는 상기 적층 구조체의 수직적 두께보다 작은 3차원 반도체 메모리 소자.
  7. 제 1 항에 있어서,
    상기 기판은 주변회로 영역을 더 포함하되,
    상기 3차원 반도체 메모리 소자는:
    상기 기판의 상기 주변회로 영역 상에 배치되는 주변 게이트 전극;
    상기 게이트 전극의 양 측의 상기 기판 내에 배치된 소오스/드레인 영역들; 및
    상기 소오스/드레인 영역들 각각 상에 배치되는 주변 콘택 플러그를 더 포함하되,
    상기 주변 콘택 플러그의 길이는 상기 수직 채널 구조체들 각각의 길이보다 작은 3차원 반도체 메모리 소자.
  8. 제 1 항에 있어서,
    상기 게이트 전극들은 최하층 게이트 전극을 포함하고,
    상기 셀 콘택 플러그들은 상기 최하층 게이트 전극의 단부의 상면 상에 배치되는 제 1 셀 콘택 플러그를 포함하되,
    상기 제 1 셀 콘택 플러그의 길이는 상기 적층 구조체의 수직적 두께보다 작은 3차원 반도체 메모리 소자.
  9. 제 1 항에 있어서,
    상기 게이트 전극들은 최하층 게이트 전극, 최상층 게이트 전극, 및 상기 최하층 게이트 전극과 상기 최상층 게이트 전극 사이의 중간 게이트 전극들을 포함하되,
    상기 셀 콘택 플러그들은 상기 최하층 게이트 전극의 단부의 상면 상에 배치되는 제 1 셀 콘택 플러그 및 상기 중간 게이트 전극들 각각의 상면 상에 배치되는 제 2 셀 콘택 플러그를 포함하되,
    상기 제 1 셀 콘택 플러그의 길이는 상기 제 2 셀 콘택 플러그의 길이와 동일한 3차원 반도체 메모리 소자.
  10. 셀 어레이 영역, 주변회로 영역, 및 상기 셀 어레이 영역과 상기 주변회로 영역 사이의 콘택 영역을 포함하는 기판, 상기 기판의 상기 셀 어레이 영역 및 상기 콘택 영역은 상기 주변회로 영역의 상면으로부터 리세스되는 상면들을 갖고;
    상기 기판의 상기 셀 어레이 영역 및 상기 콘택 영역 상에 차례로 적층된 게이트 전극들을 포함하는 적층 구조체;
    상기 적층 구조체를 관통하는 수직 구조체들; 및
    상기 기판의 상기 콘택 영역 상에서 노출되는 상기 게이트 전극들의 단부들의 상면들 상에 배치되는 셀 콘택 플러그들을 포함하되,
    상기 게이트 전극들의 상기 단부들의 상기 상면들은 상기 기판의 상기 주변회로 영역의 상기 상면과 다른 레벨들에 배치되고,
    상기 셀 콘택 플러그들은 서로 동일한 길이들을 갖는 3차원 반도체 메모리 소자.
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