CN108389865A - 具有倾斜栅电极的三维半导体存储器件 - Google Patents

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Abstract

一种三维半导体存储器件包括包含单元阵列区域和接触区域的衬底、包含顺序地堆叠在衬底上的栅电极的堆叠结构、穿透堆叠结构的垂直结构、以及连接到接触区域中的栅电极的端部的单元接触插塞。栅电极的端部的上表面相对于单元阵列区域中的衬底的上表面具有锐角。

Description

具有倾斜栅电极的三维半导体存储器件
技术领域
本发明构思的示例实施方式涉及三维半导体器件，更具体地，涉及具有提高的可靠性的三维半导体存储器件。
背景技术
半导体器件可以高度集成以满足对高性能和低成本的需求。例如，二维(2D)或平面半导体器件的集成度可以与单位存储单元所需的面积有关。因此，2D或平面半导体器件的集成密度可以与用于器件的精细图案形成的技术有关。然而，在2D或平面半导体制造工艺中，这样的精细图案形成会需要高成本的设备。
为了帮助缓解该限制，已经开发了包括三维存储单元的三维(3D)半导体器件。然而，在与二维半导体器件相比降低其每位制造成本的同时，用于制造具有高可靠性的三维半导体器件的改善的工艺技术可以实现额外的益处。
发明内容
根据本发明构思的示例实施方式，一种三维半导体存储器件可以包括：衬底，其包括单元阵列区域和接触区域；堆叠结构，其包括顺序地堆叠在衬底上的栅电极；垂直结构，其穿透堆叠结构；以及单元接触插塞，其连接到接触区域中的栅电极的端部。接触区域中的栅电极的端部的上表面可以相对于单元阵列区域中的衬底的上表面具有锐角。
根据本发明构思的示例实施方式，一种三维半导体存储器件可以包括：衬底，其包括单元阵列区域、外围电路区域以及在单元阵列区域与外围电路区域之间的接触区域；堆叠结构，其包括顺序地堆叠在单元阵列区域和接触区域中的衬底上的栅电极；垂直结构，其穿透堆叠结构；以及单元接触插塞，其连接到接触区域中的栅电极的端部。单元阵列区域和接触区域中的衬底可以具有从外围电路区域中的衬底的上表面凹入的上表面。栅电极的端部的上表面可以位于与外围电路区域中的衬底的上表面不同的水平面处。单元接触插塞可以具有基本相同的垂直长度。
根据本发明构思的示例实施方式，一种三维半导体存储器件可以包括：衬底，其包括单元阵列区域和接触区域；多个栅电极，所述多个栅电极堆叠在衬底上并且从单元阵列区域延伸到接触区域；以及多个第一单元接触插塞，所述多个第一单元接触插塞中的各个第一单元接触插塞在接触区域中连接到栅电极中的各个栅电极。所述多个第一单元接触插塞中的各个第一单元接触插塞可以延伸基本相等的距离，以在接触区域中连接到所述多个栅电极中的各个栅电极。
附图说明
图1是示出根据本发明构思的示例实施方式的三维半导体器件的单元阵列的电路图。
图2是示出根据本发明构思的示例实施方式的三维半导体器件的俯视图。
图3示出根据本发明构思的示例实施方式的三维半导体器件，并且是沿图2的线I-I'截取的剖视图。
图4是根据本发明构思的示例实施方式的示出图3的部分A的放大图。
图5是示出根据本发明构思的示例实施方式的三维半导体器件的俯视图。
图6A示出根据本发明构思的示例实施方式的三维半导体器件，并且是沿图5的线I-I'截取的剖视图。
图6B示出根据本发明构思的示例实施方式的三维半导体器件，并且是沿图5的线II-II'截取的剖视图。
图7是示出根据本发明构思的示例实施方式的三维半导体器件中的衬底的接触区域中设置的栅电极的端部的透视图。
图8示出根据本发明构思的示例实施方式的三维半导体器件，并且是沿图2的线I-I'截取的剖视图。
图9是示出根据本发明构思的示例实施方式的三维半导体器件的剖视图。
图10A至10I示出制造根据本发明构思的示例实施方式的三维半导体器件的方法，并且是沿图2的线I-I'截取的剖视图。
具体实施方式
现在将参照其中示出了一些示例实施方式的附图更全面地描述各种各样的示例实施方式。然而，本发明构思可以以许多替代形式被体现，并且不应被解释为仅限于在此陈述的示例实施方式。
图1是示出根据本发明构思的示例实施方式的三维半导体器件的单元阵列的电路图。
参照图1，三维半导体器件可以包括公共源极线CSL、多个位线BL0-BL2、以及在公共源极线CSL与位线BL0-BL2之间的多个单元串CSTR。
公共源极线CSL可以是衬底(例如半导体衬底)上的导电层、或衬底中的杂质区域。位线BL0-BL2可以是衬底上的导电图案(例如金属线)，并且可以与衬底间隔开。位线BL0-BL2可以被布置成二维阵列。单元串CSTR中的各单元串可以连接到位线BL0-BL2中的一个。连接到位线BL0-BL2中的特定位线的单元串CSTR可以彼此并联连接。
单元串CSTR的每个可以由地选择晶体管GST、连接到位线BL0-BL2中的一个的串选择晶体管SST、以及在地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT构成。地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以彼此串联连接。此外，公共源极线CSL与位线BL0-BL2之间的地选择线GSL、多个字线WL0-WL3和多个串选择线SSL0-SSL2可以连接到地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的各个栅电极。
地选择晶体管GST可以每个设置在离衬底基本相同的距离处，并且其栅电极可以共同连接到地选择线GSL以处于相同的电位。地选择线GSL可以设置在公共源极线CSL与紧邻于其的存储单元晶体管MCT之间。设置在离公共源极线CSL基本相同的距离处的存储单元晶体管MCT的栅电极也可以共同连接到字线WL0-WL3中的一个以处于相同的电位。因为一个单元串CSTR由设置在离公共源极线CSL不同的距离处的多个存储单元晶体管MCT构成，所以多层字线WL0-WL3可以设置在公共源极线CSL与位线BL0-BL2之间。
地选择晶体管GST和串选择晶体管SST以及存储单元晶体管MCT可以每个是使用沟道结构作为沟道区域的MOS场效应晶体管(MOSFET)。
虽然图1示出了三个位线BL0-BL2、四个字线WL0-WL3和三个串选择线SSL0-SSL2，但是将理解，这些构造仅是示例，并且另外的量是可行的而不偏离本发明构思。类似地，将理解，图1中所示的布局是示意性的，并且在保持图1中所示的电构造的同时，根据本发明构思的另外的物理布局是可行的。
图2是示出根据示例实施方式的三维半导体器件的俯视图。图3示出根据本发明构思的示例实施方式的三维半导体器件，并且是沿图2的线I-I'截取的剖视图。图4是根据本发明构思的示例实施方式的示出图3的部分A的放大图。
参照图2和3，衬底100可以包括单元阵列区域CAR、外围电路区域PR以及在单元阵列区域CAR与外围电路区域PR之间的接触区域CR。单元阵列区域CAR和接触区域CR中的衬底100的上表面可以从外围电路区域PR中的衬底100的上表面凹入。例如，单元阵列区域CAR中的衬底100的上表面可以位于比外围电路区域PR中的衬底100的上表面更低的水平面处。在一些实施方式中，单元阵列区域CAR中的衬底100的上表面可以平行于外围电路区域PR中的衬底100的上表面。在一些实施方式中，接触区域CR中的衬底100的上表面可以在单元阵列区域CAR中的衬底100的上表面与外围电路区域PR中的衬底100的上表面之间。相对于外围电路区域PR和/或单元阵列区域CAR中的衬底100的上表面，接触区域CR中的衬底100的上表面可以具有第一倾斜角度θ1(例如约10°到约50°的锐角)。衬底100可以包括硅衬底、硅锗衬底、锗衬底或单晶硅衬底上生长的单晶外延层。
外围电路晶体管可以设置在衬底100的外围电路区域PR中。外围电路晶体管可以包括PMOS晶体管和/或NMOS晶体管。PMOS晶体管和/或NMOS晶体管可以被提供在衬底100的由隔离层101限定的有源区域上。PMOS晶体管和/或NMOS晶体管可以形成字线驱动器、读出放大器、行解码器与列解码器和/或控制器电路。
外围晶体管可以每个包括外围栅极绝缘层20、外围栅电极22和/或源极/漏极区域24。外围栅极绝缘层20可以设置在外围电路区域PR中的衬底100的上表面上。外围栅极绝缘层20可以包括例如硅氧化物、热氧化物和/或高k电介质材料(例如铝氧化物(Al2O3)和/或铪氧化物(HfO2))。外围栅电极22可以设置在外围栅极绝缘层20上。外围栅电极22可以包括例如掺杂多晶硅和/或金属。源极/漏极区域24可以设置在外围栅电极22的相反侧的衬底100中。源极/漏极区域24可以具有与衬底100的导电性不同的导电性。
外围绝缘图案30可以设置在外围晶体管上。例如，外围绝缘图案30可以在外围栅极绝缘层20、外围栅电极22和/或源极/漏极区域24上和/或覆盖外围栅极绝缘层20、外围栅电极22和/或源极/漏极区域24。在一些实施方式中，外围绝缘图案30可以局部地设置在外围电路区域PR中以暴露单元阵列区域CAR和接触区域CR中的衬底100的上表面。外围绝缘图案30可以包括例如硅氧化物。
堆叠结构ST可以设置在单元阵列区域CAR和接触区域CR中。堆叠结构ST可以在衬底100上在第一方向X上延伸，并且可以在交叉第一方向X的第二方向Y上彼此间隔开。公共源极区域CSR可以设置在衬底100的在堆叠结构ST之间的部分中。公共源极区域CSR可以在第一方向X上延伸。公共源极区域CSR可以具有与衬底100的导电性不同的导电性。
堆叠结构ST可以每个包括交替地和重复地堆叠在衬底100上的绝缘图案110和110a以及栅电极120a、120b和120c。绝缘图案110和110a可以在垂直于单元阵列区域CAR中的衬底100的上表面的第三方向Z上堆叠在衬底100上。绝缘图案110a可以是绝缘图案110中的最上面的(例如离衬底100的上表面最远的)绝缘图案。绝缘图案110和110a可以包括例如硅氧化物。
栅电极120a、120b和/或120c可以分别设置在绝缘图案110和110a之间。栅电极120a、120b和/或120c可以包括地选择栅电极120a、串选择栅电极120c和/或在地选择栅电极120a与串选择栅电极120c之间的单元栅电极120b。地选择栅电极120a可以对应于栅电极120a、120b和120c当中的最下面的(例如离衬底100的上表面最近的)栅电极，串选择栅电极120c可以对应于栅电极120a、120b和120c当中的最上面的(例如离衬底100的上表面最远的)栅电极。地选择栅电极120a可以对应于图1中所示的地选择线GSL。单元栅电极120b可以对应于图1中所示的字线WL。串选择栅电极120c可以对应于图1中所示的串选择线SSL。
栅电极120a、120b和/或120c在第一方向X上的长度可以彼此不同。例如，栅电极120a、120b和/或120c在第一方向X上的长度可以在远离衬底100的方向上减小。因此，地选择栅电极120a在第一方向X上的长度可以是栅电极120a、120b和/或120c当中最大的，串选择栅电极120c在第一方向X上的长度可以是栅电极120a、120b和/或120c当中最小的。栅电极120a、120b和/或120c的每个在第一方向X上的长度可以与紧挨在栅电极120a、120b和/或120c的每个下面的绝缘图案110在第一方向X上的长度基本相同。
栅电极120a、120b和/或120c的端部可以被暴露在衬底100的接触区域CR中。在一些实施方式中，相对于单元阵列区域CAR和外围电路区域PR中的衬底100的上表面，地选择栅电极120a和单元栅电极120b的端部的上表面可以是倾斜的。例如，相对于单元阵列区域CAR和外围电路区域PR中的衬底100的上表面，地选择栅电极120a和单元栅电极120b的端部的上表面可以具有第二倾斜角度θ2(例如约10°到约50°的锐角)。地选择栅电极120a和单元栅电极120b的端部的上表面可以基本上平行于接触区域CR中的衬底100的上表面。在一些实施方式中，接触区域CR中的堆叠结构ST的每个的端部可以具有锯齿形状。
相对于单元阵列区域CAR和外围电路区域PR中的衬底100的上表面，串选择栅电极120c的端部的上表面可以基本上是平坦的。相对于单元阵列区域CAR和外围电路区域PR中的衬底100的上表面，地选择栅电极120a和单元栅电极120b的端部的上表面的第二倾斜角度θ2可以大于串选择栅电极120c的端部的上表面的倾斜角度(例如约0°)。
相对于单元阵列区域CAR和外围电路区域PR中的衬底100的上表面，栅电极120a、120b和120c的端部的侧壁可以具有直角(例如90°)。
在一些实施方式中，地选择栅电极120a和单元栅电极120b的端部离单元阵列区域CAR和/或外围电路区域PR中的衬底100的上表面的高度可以基本上彼此相等。例如，地选择栅电极120a和单元栅电极120b的端部离单元阵列区域CAR和/或外围电路区域PR的衬底100的上表面的最大高度可以基本上彼此相等。换言之，在一些实施方式中，单元阵列区域CAR中的衬底100的上表面与地选择栅电极120a和单元栅电极120b的各端部之间的垂直距离可以基本相等，外围电路区域PR中的衬底100的上表面与地选择栅电极120a和单元栅电极120b的各端部之间的垂直距离可以基本相等。在一些实施方式中，地选择栅电极120a和单元栅电极120b的端部离单元阵列区域CAR和/或外围电路区域PR中的衬底100的上表面的最小高度可以基本上彼此相等。当在此使用时，地选择栅电极120a和/或单元栅电极120b的最小高度可以是地选择栅电极120a和/或单元栅电极120b的端部的侧壁的最低边缘的高度。
在一些实施方式中，串选择栅电极120c的端部离单元阵列区域CAR和/或外围电路区域PR中的衬底100的上表面的高度可以基本上等于地选择栅电极120a和单元栅电极120b的端部的最大高度。在另外的实施方式中，串选择栅电极120c的端部离单元阵列区域CAR和/或外围电路区域PR中的衬底100的上表面的高度可以大于地选择栅电极120a和单元栅电极120b的端部的最大高度。
在一些实施方式中，如图所示，栅电极120a、120b和/或120c的端部的上表面可以位于比外围电路区域PR中的衬底100的上表面更高的水平面处。在一些实施方式中，栅电极120a、120b和/或120c的端部的上表面可以位于比外围电路区域PR中的衬底100的上表面更低的水平面处。
层间绝缘图案130可以设置在接触区域CR和外围电路区域PR中的衬底100上。层间绝缘图案130可以覆盖外围绝缘图案30、外围电路区域PR中的衬底100的上表面、栅电极120a、120b和120c的端部的上表面和侧壁、以及绝缘图案110和110a的端部的侧壁。层间绝缘图案130的上表面可以与绝缘图案110和110a中的最上面的绝缘图案110a的上表面基本上共平面。
在一些实施方式中，层间绝缘图案130离外围电路区域PR中的衬底100的上表面的高度可以小于堆叠结构ST的每个离单元阵列区域CAR中的衬底100的上表面的垂直厚度VH。堆叠结构ST的垂直厚度VH可以对应于从单元阵列区域CAR中的衬底100的上表面到最上面的绝缘图案110a的上表面的最小垂直距离。层间绝缘图案130可以包括例如硅氧化物。
垂直沟道结构VC可以穿透堆叠结构ST的每个。垂直沟道结构VC可以以Z字形方式布置或者成排布置。垂直沟道结构VC可以具有中空管形状、圆筒形状或杯形状，但本发明构思不限于此。垂直沟道结构VC可以电连接到衬底100。垂直沟道结构VC可以包括单层或多层。垂直沟道结构VC可以包括单晶硅层、有机半导体层和/或碳纳米结构。
电荷存储结构140可以设置在垂直沟道结构VC与栅电极120a、120b和120c之间。电荷存储结构140可以在垂直沟道结构VC的外侧壁上在第三方向Z上延伸。例如，电荷存储结构140可以围绕垂直沟道结构VC的外侧壁。电荷存储结构140可以每个包括单层或多层，电荷存储结构140可以包括例如硅氧化物、硅氮化物、硅氮氧化物和/或高k电介质材料。
例如，如图4中所示，电荷存储结构140可以每个包括隧道绝缘层TL、阻挡绝缘层BLL和电荷存储层CTL。隧道绝缘层TL可以邻近于垂直沟道结构VC的每个设置并且可以围绕垂直沟道结构VC的每个的外侧壁。阻挡绝缘层BLL可以邻近于栅电极120a、120b和120c设置。电荷存储层CTL可以设置在隧道绝缘层TL与阻挡绝缘层BLL之间。隧道绝缘层TL可以包括例如硅氧化物和/或高k电介质材料(诸如铝氧化物(Al2O3)和/或铪氧化物(HfO2))。阻挡绝缘层BLL可以包括例如硅氧化物和/或高k电介质材料(诸如铝氧化物(Al2O3)和/或铪氧化物(HfO2))。电荷存储层CTL可以包括例如硅氮化物。
间隙填充层150可以设置在由垂直沟道结构VC围绕的内部空间中。间隙填充层150可以包括绝缘材料，例如硅氧化物、硅氮化物和/或硅氮氧化物。垫160可以设置在垂直沟道结构VC、电荷存储结构140和间隙填充层150之上。垫160可以电连接到垂直沟道结构VC。垫160可以包括导电材料和/或掺杂以与垂直沟道结构VC的导电类型不同的导电类型的杂质的半导体材料。
如图4中所示，水平绝缘层170可以设置在电荷存储结构140与栅电极120a、120b和120c之间，并且可以延伸到栅电极120a、120b和120c的上表面和下表面上。水平绝缘层170可以包括例如硅氧化物和/或高k电介质材料(诸如铝氧化物(Al2O3)和/或铪氧化物(HfO2))。
第一层间绝缘层180可以设置在堆叠结构ST和层间绝缘图案130上。第一层间绝缘层180可以在层间绝缘图案130的上表面和最上面的绝缘图案110a的上表面上和/或覆盖层间绝缘图案130的上表面和最上面的绝缘图案110a的上表面。第一层间绝缘层180可以包括例如硅氧化物。
接触结构190可以设置在堆叠结构ST之间。接触结构190可以在第一方向X上延伸并且可以穿透第一层间绝缘层180。当在俯视图中被观察时，接触结构190可以具有矩形形状或线形状。在一些实施方式中，多个接触结构190可以设置在衬底100上。接触结构190可以沿着公共源极区域CSR在第一方向X上布置为彼此间隔开，并且在一些实施方式中，可以具有柱形状。
接触结构190可以包括间隔物192和公共源极接触194。公共源极接触194可以电连接到公共源极区域CSR。公共源极接触194可以包括例如金属(诸如钨、铜和/或铝)和/或过渡金属(诸如钛或钽)。间隔物192可以包围公共源极接触194的外侧壁。间隔物192可以包括例如硅氧化物和/或硅氮化物。
第二层间绝缘层210可以设置在第一层间绝缘层180上。第二层间绝缘层210可以在第一层间绝缘层180的上表面和接触结构190的上表面上和/或覆盖第一层间绝缘层180的上表面和接触结构190的上表面。第二层间绝缘层210可以包括例如硅氧化物。
沟道接触插塞220可以设置在垫160上。沟道接触插塞220可以穿透第一层间绝缘层180和第二层间绝缘层210以电连接到垫160。沟道接触插塞220可以包括例如金属(诸如铜或钨)和/或金属氮化物(诸如钛氮化物、钽氮化物和/或钨氮化物)。
单元接触插塞230a、230b和230c可以在接触区域CR中设置在栅电极120a、120b和120c的端部上。单元接触插塞230a、230b和230c可以穿透第一层间绝缘层180和第二层间绝缘层210以及层间绝缘图案130，以分别电连接到栅电极120a、120b和120c。在一些实施方式中，单元接触插塞230a、230b和230c可以直接接触栅电极120a、120b和120c的端部的上表面。单元接触插塞230a、230b和230c可以包括第一单元接触插塞230a、第二单元接触插塞230b和第三单元接触插塞230c。在一些实施方式中，第一单元接触插塞230a可以直接接触地选择栅电极120a，第二单元接触插塞230b可以直接接触单元栅电极120b，第三单元接触插塞230c可以直接接触串选择栅电极120c。单元接触插塞230a、230b和230c可以包括例如金属(诸如铜和/或钨)和/或金属氮化物(诸如钛氮化物、钽氮化物和/或钨氮化物)。
在一些实施方式中，单元接触插塞230a、230b和230c的垂直长度可以彼此不同。例如，在一些实施方式中，第一单元接触插塞230a的垂直长度(或高度)SHa可以与第二单元接触插塞230b的垂直长度(或高度)SHb基本相同。第二单元接触插塞230b的垂直长度SHb可以基本上彼此相等。第一单元接触插塞230a的垂直长度SHa可以大于第三单元接触插塞230c的垂直长度(或高度)SHc。
在一些实施方式中，单元接触插塞230a、230b和230c的垂直长度可以基本上彼此相同。例如，第一单元接触插塞230a的垂直长度SHa可以与第二单元接触插塞230b的垂直长度SHb基本相同。第二单元接触插塞230b的垂直长度SHb可以基本上彼此相等。第一单元接触插塞230a的垂直长度SHa可以与第三单元接触插塞230c的垂直长度SHc基本相同。
在一些实施方式中，单元接触插塞230a、230b和230c的垂直长度可以小于堆叠结构ST的每个的垂直厚度VH。例如，每个堆叠结构ST的垂直厚度VH可以大于第一单元接触插塞230a的垂直长度SHa、第二单元接触插塞230b的每个的垂直长度SHb以及第三单元接触插塞230c的垂直长度SHc。
第一外围接触插塞240a和第二外围接触插塞240b可以设置在外围电路区域PR中。第一外围接触插塞240a可以穿透第一层间绝缘层180和第二层间绝缘层210、层间绝缘图案130以及外围绝缘图案30，使得第一外围接触插塞240a可以设置在源极/漏极区域24上并电连接到源极/漏极区域24。第二外围接触插塞240b可以穿透第一层间绝缘层180和第二层间绝缘层210、层间绝缘图案130以及外围绝缘图案30，使得第二外围接触插塞240b可以设置在外围栅电极22上并电连接到外围栅电极22。第一外围接触插塞240a和第二外围接触插塞240b可以包括例如金属(诸如铜和/或钨)和/或金属氮化物(诸如钛氮化物、钽氮化物和/或钨氮化物)。
在一些实施方式中，第一外围接触插塞240a的垂直长度(或高度)H可以小于堆叠结构ST的每个的垂直厚度VH(VH>H)。因此，第一外围接触插塞240a的垂直长度H可以小于从单元阵列区域CAR中的衬底100的上表面延伸的垂直沟道结构VC的垂直长度(或高度)。第一外围接触插塞240a的垂直长度H可以等于或大于单元接触插塞230a、230b和230c的垂直长度。
位线BL、第一连接线CL1和第二连接线CL2可以设置在第二层间绝缘层210上。位线BL可以电连接到沟道接触插塞220。位线BL可以在第二方向Y上延伸并且可以与堆叠结构ST相交。第一连接线CL1可以电连接到单元接触插塞230a、230b和230c。第二连接线CL2可以电连接到第一外围接触插塞240a和第二外围接触插塞240b。
图5是示出根据本发明构思的示例实施方式的三维半导体器件的俯视图。图6A示出根据本发明构思的示例实施方式的三维半导体器件，并且是沿图5的线I-I'截取的剖视图。图6B示出根据本发明构思的示例实施方式的三维半导体器件，并且是沿图5的线II-II'截取的剖视图。图7是示出根据本发明构思的示例实施方式的三维半导体器件中的衬底的接触区域中设置的栅电极的端部的透视图。在图5、6A、6B和7中，相同的附图标记用于表示与图2、3和4中相同或相似的元件。因此，省略其重复描述。
参照图5、6A、6B和7，堆叠结构ST可以包括第一堆叠结构ST1和第二堆叠结构ST2。第一堆叠结构ST1和第二堆叠结构ST2可以交替地设置在第二方向Y上。第一堆叠结构ST1和第二堆叠结构ST2可以每个包括顺序地堆叠在衬底100上的栅电极120a_a、120b_a和120c_a。第一堆叠结构ST1和第二堆叠结构ST2可以每个包括地选择栅电极120a_a、串选择栅电极120c_a和单元栅电极120b_a。
在第二方向Y上相邻的一对第一堆叠结构ST1和第二堆叠结构ST2的单元栅电极120b_a当中，单元栅电极120b_a中的相对于接触区域CR中的衬底100的上表面位于相同水平面处的至少两个可以通过连接电极CE彼此电连接。连接电极CE可以在沿第一方向X彼此平行且相对于接触区域CR中的衬底100的上表面位于相同水平面处的单元栅电极120b_a之间在第二方向Y上延伸，以将相邻的单元栅电极120b_a物理连接和电连接。连接电极CE可以不被提供在沿第二方向Y相邻的一对第一堆叠结构ST1和第二堆叠结构ST2的地选择栅电极120a_a之间和/或在其串选择栅电极120c_a之间。在第二方向Y上相邻的地选择栅电极120a_a可以彼此电隔离，在第二方向Y上相邻的串选择栅电极120c_a也可以彼此电隔离。
堆叠结构ST可以每个包括成对的地选择栅电极120a_a、在成对的地选择栅电极120a_a上的成对的串选择栅电极120c_a、以及在成对的地选择栅电极120a_a与成对的串选择栅电极120c_a之间的成对的单元栅电极120b_a。多对单元栅电极120b_a可以在成对的地选择栅电极120a_a与成对的串选择栅电极120c_a之间在垂直于衬底100的上表面的第三方向Z上顺序地堆叠。
成对的地选择栅电极120a_a可以在第一方向X上延伸并且可以在第二方向Y上彼此物理地分开。成对的串选择栅电极120c_a可以在第一方向X上延伸并且可以在第二方向Y上彼此物理地分开。成对的单元栅电极120b_a可以在第一方向X上延伸并且可以通过插置于其间的连接电极CE彼此物理地连接。
如图7中所示，多对单元栅电极120b_a可以包括在接触区域CR中的衬底100上在第三方向Z上堆叠的垫结构PS。在一些实施方式中，垫结构PS可以由多对单元栅电极120b_a的端部构成。
多对单元栅电极120b_a可以在第一方向X上具有不同的长度。多对单元栅电极120b_a在第一方向X上的长度可以在远离衬底100的上表面的方向上减小。例如，垫结构PS的每个可以暴露紧挨在其下方的另一垫结构PS的上表面。该对地选择栅电极120a_a的上表面可以被垫结构PS中的最下面的垫结构暴露。该对串选择栅电极120c_a可以暴露垫结构PS中的最上面的垫结构的上表面。堆叠结构ST的端部可以在接触区域CR中具有锯齿形状。
在一些实施方式中，垫结构PS的每个可以包括第一垫至第四垫P1、P2、P3和P4。第一垫P1至第四垫P4可以在第三方向Z上顺序地堆叠在衬底100上。垫结构PS的每个的第一垫P1至第四垫P4的上表面可以通过紧挨在其上的另一垫结构PS暴露。垫结构PS的每个的第一垫P1至第四垫P4可以在第二方向Y上具有台阶形状。例如，第二垫P2可以暴露第一垫P1的上表面的一部分。第三垫P3可以暴露第一垫P1的上表面的所述部分、以及第二垫P2的上表面的相对于第一垫P1的上表面的所述部分在水平方向(例如第二方向Y)上相邻且不重叠第一垫P1的上表面的所述部分的部分。第四垫P4可以暴露第一垫P1的上表面的所述部分、第二垫P2的上表面的所述部分、以及第三垫P3的上表面的相对于第二垫P2的上表面的所述部分在水平方向(例如第二方向Y)上相邻且不重叠第二垫P2的上表面的所述部分的部分。
在一些实施方式中，垫结构PS可以每个包括两个垫或多于四个垫(例如六个垫、八个垫或更多个垫)。
单元接触插塞230a、230b和230c可以设置在第一垫P1至第四垫P4的上表面的部分、该对地选择栅电极120a_a的端部的上表面和该对串选择栅电极120c_a的端部的上表面上。例如，第一单元接触插塞230a可以设置在该对地选择栅电极120a_a的端部的上表面上，第三单元接触插塞230c可以设置在该对串选择栅电极120c_a的端部的上表面上。第二单元接触插塞230b可以分别设置在垫结构PS的第一垫P1至第四垫P4中的垫的上表面上。
在一些实施方式中，第二单元接触插塞230b的垂直长度(或高度)SHb可以基本上等于第一单元接触插塞230a的垂直长度(或高度)SHa。第二单元接触插塞230b的垂直长度SHb可以基本上彼此相等。第二单元接触插塞230b的垂直长度SHb可以大于第三单元接触插塞230c的垂直长度(或高度)SHc。
在另外的实施方式中，第一单元接触插塞230a的垂直长度SHa、第二单元接触插塞230b的垂直长度SHb和第三单元接触插塞230c的垂直长度SHc可以基本上彼此相同。
图8示出根据本发明构思的示例实施方式的三维半导体器件，并且是沿图2的线I-I'截取的剖视图。在图8中，相同的附图标记用于表示与图2、3和4中相同的元件。因此，省略其重复描述。
参照图8，半导体柱PI可以设置在衬底100与垂直沟道结构VC之间。垂直沟道结构VC可以设置在衬底100上并且可以穿透地选择栅电极120a。垂直沟道结构VC和半导体柱PI可以彼此电连接。半导体柱PI可以包括本征半导体材料和/或与衬底100的导电类型相同的导电类型的半导体材料。例如，半导体柱PI可以包括单晶本征半导体材料和/或p型半导体材料。
图9是示出根据本发明构思的示例实施方式的三维半导体器件的剖视图。省略了对与参照图1至8描述的元件相同的元件的重复描述。
参照图9，栅电极120可以通过分隔结构SS在第二方向Y上分开。栅电极120中的最上面的栅电极可以包括通过分隔结构SS在第二方向Y上分开的串选择线SSL和地选择线GSL。多个沟道孔CH可以被提供为穿透栅电极120。在第二方向Y上彼此间隔开的一对沟道孔CH可以通过衬底100中的凹陷区域RSR彼此连接。穿透串选择线SSL的一个沟道孔CH可以连接到邻近于其且穿透地选择线GSL的另一沟道孔CH(或者与邻近于其且穿透地选择线GSL的另一沟道孔CH连通)。垂直结构VS可以被提供在各对沟道孔CH和连接所述各对沟道孔CH的各凹陷区域RSR中。
垂直结构VS可以每个包括顺序地提供在每对沟道孔CH的内表面和每个凹陷区域RSR的内表面上的电荷存储结构140和垂直沟道结构VC。在一些实施方式中，电荷存储结构140可以在沟道孔CH的周界上。用于连接到位线BL的第一接触410、辅助导电线420和第二接触430可以顺序地设置在垂直沟道结构VC的每个的穿透串选择线SSL的一端上。公共源极线CSL可以通过第一接触410连接到垂直结构VS的每个的穿透地选择线GSL的另一端。
图10A至10I示出制造根据本发明构思的示例实施方式的三维半导体器件的方法，并且是沿图2的线I-I'截取的剖视图。
参照图10A，可以准备衬底100。衬底100可以包括单元阵列区域CAR、外围电路区域PR以及在单元阵列区域CAR与外围电路区域PR之间的接触区域CR。衬底100可以包括硅衬底、硅锗衬底、锗衬底或单晶硅衬底上生长的单晶外延层。
隔离层101可以在衬底100中形成。例如，隔离层101可以在外围电路区域PR与接触区域CR之间的衬底100中形成。隔离层101可以限定衬底100的有源区域。隔离层101可以包括例如诸如硅氧化物的绝缘材料。
外围晶体管可以设置在外围电路区域PR中的衬底100上。外围晶体管可以每个包括外围栅极绝缘层20、外围栅电极22和/或源极/漏极区域24。外围栅极绝缘层20可以在外围电路区域PR中的衬底100上形成。外围栅电极22可以在外围栅极绝缘层20上形成。源极/漏极区域24可以在外围栅电极22的相反侧的衬底100中形成。
外围绝缘图案30可以形成为在外围晶体管上和/或覆盖外围晶体管。外围绝缘图案30可以暴露单元阵列区域CAR和接触区域CR中的衬底100的上表面。外围绝缘图案30可以包括例如硅氧化物。
单元阵列区域CAR和接触区域CR中的衬底100可以形成为从外围电路区域PR中的衬底100的上表面凹入。作为示例，暴露单元阵列区域CAR中的衬底100的上表面的掩模图案可以在接触区域CR和外围电路区域PR中形成，然后单元阵列区域CAR和接触区域CR中的衬底100的上部可以使用掩模图案作为蚀刻掩模被蚀刻。掩模图案的侧壁可以相对于外围电路区域PR中的衬底100的上表面具有倾斜角度。例如，掩模图案的侧壁可以相对于外围电路区域PR中的衬底100的上表面具有锐角(例如约10°到约50°)。因此，掩模图案可以具有随着从外围电路区域PR延伸到接触区域CR而减小的垂直厚度。
在一些实施方式中，掩模图案可以在蚀刻单元阵列区域CAR和接触区域CR中的衬底100的上表面的同时被蚀刻。接触区域CR中的衬底100的蚀刻量可以取决于掩模图案的垂直厚度而变化。例如，因为掩模图案被快速地从掩模图案的较薄部分去除，所以接触区域CR中的衬底100的邻近于单元阵列区域CAR的上部可以首先被蚀刻，并且接触区域CR中的衬底100的邻近于外围电路区域PR的上部可以稍后被蚀刻。在接触区域CR中被蚀刻的衬底100的量可以从接触区域CR的邻近于外围电路区域PR的部分到接触区域CR的邻近于单元阵列区域CAR的另一部分增加。因此，相对于单元阵列区域CAR中的衬底100的上表面，接触区域CR中的衬底100的上表面可以具有与掩模图案的侧壁的倾斜角度相等或相似的第一倾斜角度θ1。例如，相对于单元阵列区域CAR中的衬底100的上表面，接触区域CR中的衬底100的上表面可以具有锐角(例如约10°到约50°)。
在示例实施方式中，具有倾斜平面的衬底100可以使用如上所述的掩模图案被形成，但不限于此。接触区域CR中的衬底100的倾斜的上表面可以使用另外的蚀刻方法被形成。
模制结构MS可以在单元阵列区域CAR、接触区域CR和外围电路区域PR中的衬底100上形成。模制结构MS可以在单元阵列区域CAR、接触区域CR、外围电路区域PR中的衬底100的上表面以及外围绝缘图案30的上表面和侧壁上和/或覆盖单元阵列区域CAR、接触区域CR、外围电路区域PR中的衬底100的上表面以及外围绝缘图案30的上表面和侧壁。模制结构MS可以包括重复地和交替地堆叠在衬底100上的绝缘层310和牺牲层320。绝缘层310和牺牲层320可以包括相对于彼此具有蚀刻选择性的材料。例如，绝缘层310可以包括例如硅氧化物，牺牲层320可以包括例如硅氮化物和/或硅氮氧化物。在一些实施方式中，绝缘层310可以包括最上面的绝缘层310a。
在一些实施方式中，相对于单元阵列区域CAR和/或外围电路区域PR中的衬底100的上表面，堆叠的绝缘层310和牺牲层320的上表面可以具有第二倾斜角度θ2。例如，堆叠的绝缘层310和牺牲层320的第二倾斜角度θ2可以基本上等于接触区域CR中的衬底100的上表面的第一倾斜角度θ1。堆叠的绝缘层310和牺牲层320的第二倾斜角度θ2可以具有锐角(例如约10°到约50°)。
参照图10B，第一掩模图案330可以在单元阵列区域CAR中形成在最上面的绝缘层310a上。最上面的绝缘层310a使用第一掩模图案330作为蚀刻掩模被图案化的第一图案化工艺可以被执行。外围电路区域PR和接触区域CR中的最上面的绝缘层310a可以通过第一图案化工艺被蚀刻。因此，紧挨在最上面的绝缘层310a下面的牺牲层320的上表面可以被暴露，并且图案化的最上面的绝缘层310a可以局部地留在单元阵列区域CAR中。此后，第一掩模图案330可以被去除。
参照图10C，第二掩模图案340可以在接触区域CR的一部分和单元阵列区域CAR中形成在衬底100上。第二掩模图案340的宽度可以大于第一掩模图案330的宽度。因此，第二掩模图案340可以覆盖最上面的绝缘层310a的上表面和侧壁以及紧挨在最上面的绝缘层310a下面的牺牲层320的上表面的一部分。第二图案化工艺可以使用第二掩模图案340作为蚀刻掩模被执行以图案化在图案化的最上面的绝缘层310a下面的堆叠的牺牲层320和绝缘层310中的一些。第二图案化工艺可以包括重复地执行以下工艺：蚀刻由第二掩模图案340暴露的牺牲层320和绝缘层310中的至少一个的工艺、以及用于通过减小第二掩模图案340的宽度而扩大待蚀刻的牺牲层320和绝缘层310中的至少一个的平面面积的修剪(trimming)工艺。例如，重复四次蚀刻工艺和修剪工艺的第二图案化工艺可以如图所示地被执行。
在一些实施方式中，一个蚀刻工艺可以包括蚀刻由第二掩模图案340暴露的一个牺牲层320和紧挨在所述一个牺牲层320下面的一个绝缘层310。因此，蚀刻后的牺牲层320的每个可以具有与紧挨在所述蚀刻后的牺牲层320下面的蚀刻后的绝缘层310在第一方向X上的长度基本相等的在第一方向X上的长度。每个牺牲层320的端部的上表面可以由紧挨在其上的绝缘层310暴露。
在另外的实施方式中，一个蚀刻工艺可以包括蚀刻多个绝缘层310和多个牺牲层320。例如，一个蚀刻工艺可以包括蚀刻交替堆叠的两个牺牲层320和两个绝缘层310。因此，两个蚀刻后的牺牲层320和两个蚀刻后的绝缘层310可以在第一方向X上具有基本相同的长度。在一些实施方式中，一次蚀刻的层数可以多于四个(例如六个、八个、或另外的偶数个)。在执行第二图案化工艺之后，第二掩模图案340可以被去除。
参照图10D，第三掩模图案350可以在接触区域CR的一部分和单元阵列区域CAR中形成在衬底100上。第三掩模图案350的宽度可以大于第二掩模图案340的宽度。因此，第三掩模图案350可以在最上面的绝缘层310a的上表面和侧壁、经第二图案化工艺图案化的牺牲层320的端部的上表面和侧壁、以及经第二图案化工艺图案化的绝缘层310的侧壁上和/或覆盖最上面的绝缘层310a的上表面和侧壁、经第二图案化工艺图案化的牺牲层320的端部的上表面和侧壁、以及经第二图案化工艺图案化的绝缘层310的侧壁。
第三图案化工艺可以使用第三掩模图案350作为蚀刻掩模被执行以图案化在经第二图案化工艺图案化的牺牲层320和绝缘层310当中最下面的层(例如绝缘层310)下面的堆叠的牺牲层320和绝缘层310中的一些。第三图案化工艺可以包括重复与参照图10C描述的第二图案化工艺的蚀刻工艺和修剪工艺相似的蚀刻工艺和修剪工艺。在一些实施方式中，第三图案化工艺可以包括重复四次蚀刻工艺和修剪工艺。在执行第三图案化工艺之后，第三掩模图案350可以被去除。
参照图10E，第四掩模图案360可以在接触区域CR的一部分和单元阵列区域CAR中形成在衬底100上。第四掩模图案360的宽度可以大于第三掩模图案350的宽度。因此，第四掩模图案360可以在最上面的绝缘层310a的上表面和侧壁、经第二图案化工艺和第三图案化工艺图案化的牺牲层320的端部的上表面和侧壁、以及经第二图案化工艺和第三图案化工艺图案化的绝缘层310的侧壁上和/或覆盖最上面的绝缘层310a的上表面和侧壁、经第二图案化工艺和第三图案化工艺图案化的牺牲层320的端部的上表面和侧壁、以及经第二图案化工艺和第三图案化工艺图案化的绝缘层310的侧壁。
第四图案化工艺可以使用第四掩模图案360作为蚀刻掩模被执行以图案化在经第三图案化工艺图案化的牺牲层320和绝缘层310当中最下面的层(例如绝缘层310)下面的堆叠的牺牲层320和绝缘层310中的一些。第四图案化工艺可以包括重复与参照图10C和10D描述的第二图案化工艺和第三图案化工艺的蚀刻工艺和修剪工艺相似的蚀刻工艺和修剪工艺。在一些实施方式中，第四图案化工艺可以包括重复四次蚀刻工艺和修剪工艺。在执行第四图案化工艺之后，第四掩模图案360可以被去除。
参照图10F，第五掩模图案370可以在接触区域CR的一部分和单元阵列区域CAR中形成在衬底100上。第五掩模图案370的宽度可以大于第四掩模图案360的宽度。因此，第五掩模图案370可以在最上面的绝缘层310a的上表面和侧壁、经第二图案化工艺至第四图案化工艺图案化的牺牲层320的端部的上表面和侧壁、以及经第二图案化工艺至第四图案化工艺图案化的绝缘层310的侧壁上和/或覆盖最上面的绝缘层310a的上表面和侧壁、经第二图案化工艺至第四图案化工艺图案化的牺牲层320的端部的上表面和侧壁、以及经第二图案化工艺至第四图案化工艺图案化的绝缘层310的侧壁。
第五图案化工艺可以使用第五掩模图案370作为蚀刻掩模被执行以图案化在经第四图案化工艺图案化的牺牲层320和绝缘层310当中最下面的层(例如绝缘层310)下面的堆叠的牺牲层320和绝缘层310中的一些。第五图案化工艺可以包括重复与参照图10C至10E描述的第二图案化工艺至第四图案化工艺的蚀刻工艺和修剪工艺相似的蚀刻工艺和修剪工艺。在一些实施方式中，第五图案化工艺可以包括重复四次蚀刻工艺和修剪工艺。在执行第五图案化工艺之后，第五掩模图案370可以被去除。
参照图10G，第六掩模图案380可以在单元阵列区域CAR和接触区域CR中形成在衬底100上。第六掩模图案380的宽度可以大于第五掩模图案370的宽度。因此，第六掩模图案380可以在最上面的绝缘层310a的上表面和侧壁、经第二图案化工艺至第五图案化工艺图案化的牺牲层320的端部的上表面和侧壁、以及经第二图案化工艺至第五图案化工艺图案化的绝缘层310的侧壁上和/或覆盖最上面的绝缘层310a的上表面和侧壁、经第二图案化工艺至第五图案化工艺图案化的牺牲层320的端部的上表面和侧壁、以及经第二图案化工艺至第五图案化工艺图案化的绝缘层310的侧壁。
外围电路区域PR中的堆叠的牺牲层320和绝缘层310可以使用第六掩模图案380作为蚀刻掩模被蚀刻。因此，外围电路区域PR中的衬底100的上表面以及外围绝缘图案30可以被暴露，并且模制结构MS可以局部地留在单元阵列区域CAR和接触区域CR中的衬底100上。在蚀刻工艺之后，第六掩模图案380可以被去除。
参照图10H，层间绝缘图案130可以在接触区域CR和外围电路区域PR中形成在衬底100上。层间绝缘图案130可以在图案化的牺牲层320的端部的上表面和侧壁、图案化的绝缘层310的侧壁、外围电路区域PR中的衬底100的上表面、以及外围绝缘图案30的上表面和侧壁上和/或覆盖图案化的牺牲层320的端部的上表面和侧壁、图案化的绝缘层310的侧壁、外围电路区域PR中的衬底100的上表面、以及外围绝缘图案30的上表面和侧壁。层间绝缘图案130可以包括例如硅氧化物。
电荷存储结构140、垂直沟道结构VC和间隙填充层150可以在通过图案化模制结构MS形成的沟道孔CH的每个中形成。沟道孔CH可以通过使用在最上面的绝缘层310a和层间绝缘图案130上的掩模图案作为蚀刻掩模各向异性地蚀刻模制结构MS而形成。由于过度蚀刻，衬底100的上表面可以凹入。当在俯视图中被观察时，沟道孔CH可以具有圆形形状、椭圆形形状或多边形形状。
电荷存储结构140可以在沟道孔CH的每个的内侧壁上形成。电荷存储结构140可以覆盖每个沟道孔CH的内侧壁以及衬底100的上表面的由每个沟道孔CH暴露的部分。电荷存储结构140可以包括顺序地形成在每个沟道孔CH的内侧壁上的阻挡绝缘层BLL、电荷存储层CTL和隧道绝缘层TL。阻挡绝缘层BLL可以包括例如硅氧化物和/或高k电介质材料(例如铝氧化物(Al2O3)和/或铪氧化物(HfO3))。电荷存储层CTL可以包括例如硅氮化物。隧道绝缘层TL可以包括例如硅氧化物和/或高k电介质材料(例如铝氧化物和/或铪氧化物)。
垂直沟道结构VC可以形成为共形地覆盖电荷存储结构140的内侧壁以及由电荷存储结构140暴露的衬底100的上表面。垂直沟道结构VC可以包括例如半导体材料。例如，垂直沟道结构VC可以包括单晶硅层、有机硅层和/或碳纳米结构。
间隙填充层150可以在由垂直沟道结构VC围绕的内部空间中形成。在一些实施方式中，间隙填充层150可以完全地填充沟道孔CH的每个。间隙填充层150可以通过例如SOG涂覆工艺形成。间隙填充层150可以包括绝缘材料，诸如例如硅氧化物和/或硅氮化物。在形成间隙填充层150之前，可以对垂直沟道结构VC进一步执行氢退火工艺，在氢退火工艺中，热处理在包含氢或氘的气体气氛下被执行。通过氢退火工艺，可以减少和/或消除垂直沟道结构VC中的晶体缺陷。
垫160可以在电荷存储结构140、垂直沟道结构VC和间隙填充层150上形成。垫160可以通过蚀刻电荷存储结构140、垂直沟道结构VC和间隙填充层150的上部以形成凹陷区域、然后用导电材料填充凹陷区域而形成。在一些实施方式中，垫160可以通过用与垂直沟道结构VC不同的导电类型的杂质掺杂垂直沟道结构VC的上部而形成。
公共源极沟槽T可以通过对模制结构MS执行各向异性蚀刻工艺而形成。公共源极沟槽T可以通过在模制结构MS上形成第一层间绝缘层180并使用第一层间绝缘层180作为蚀刻掩模图案化模制结构MS直到暴露衬底100的上表面而形成。公共源极沟槽T可以在第一方向X上延伸。因此，公共源极沟槽T可以具有在第一方向X上延伸的线形状或矩形形状。堆叠结构ST可以在衬底100上形成为通过公共源极沟槽T在第二方向Y上彼此分开。堆叠结构ST可以每个包括交替地和重复地堆叠在衬底100上的绝缘图案110和110a(最上面的绝缘图案)以及牺牲图案321。堆叠结构ST的侧壁可以被公共源极沟槽T暴露。
参照图10I，凹陷区域RR可以通过去除由公共源极沟槽T暴露的牺牲图案321而形成。牺牲图案321可以通过湿蚀刻工艺和/或各向同性干蚀刻工艺被去除。凹陷区域RR可以在绝缘图案110和110a之间形成。例如，蚀刻工艺可以使用包含磷酸的蚀刻剂被执行。凹陷区域RR可以从公共源极沟槽T水平地或横向地延伸到绝缘图案110和110a之间。凹陷区域RR可以暴露绝缘图案110和110a的上表面和下表面以及电荷存储结构140的外侧壁的一部分。
如图4中所示，水平绝缘层170可以在凹陷区域RR中形成。例如，水平绝缘层170可以在绝缘图案110和110a的表面、由凹陷区域RR暴露的电荷存储结构140的外侧壁、以及由公共源极沟槽T暴露的第一层间绝缘层180的侧壁上共形地延伸和/或共形地覆盖绝缘图案110和110a的表面、由凹陷区域RR暴露的电荷存储结构140的外侧壁、以及由公共源极沟槽T暴露的第一层间绝缘层180的侧壁。水平绝缘层170可以通过具有改善的台阶覆盖特性的沉积工艺形成。例如，水平绝缘层170可以通过化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成。水平绝缘层170可以包括例如硅氧化物和/或高k电介质层(例如铝氧化物和/或铪氧化物)。
地选择栅电极120a、单元栅电极120b和串选择栅电极120c可以在凹陷区域RR中形成。地选择栅电极120a、单元栅电极120b和串选择栅电极120c可以通过用金属填充公共源极沟槽T和凹陷区域RR以及去除形成在公共源极沟槽T中的金属而形成。地选择栅电极120a、单元栅电极120b和串选择栅电极120c可以包括金属(例如钨)。
在一些实施方式中，相对于单元阵列区域CAR和/或外围电路区域PR中的衬底100的上表面，接触区域CR中的单元栅电极120b的端部的上表面和地选择栅电极120a的端部的上表面可以具有第二倾斜角度θ2。例如，相对于单元阵列区域CAR和/或外围电路区域PR中的衬底100的上表面，接触区域CR中的单元栅电极120b的端部的上表面和地选择栅电极120a的端部的上表面可以具有锐角(例如约10°到约50°)。在一些实施方式中，堆叠结构ST的每个的端部可以具有锯齿形状。
单元栅电极120b的端部离单元阵列区域CAR和/或外围电路区域PR中的衬底100的上表面的高度以及地选择栅电极120a的端部离单元阵列区域CAR和/或外围电路区域PR中的衬底100的上表面的高度可以基本上彼此相等。单元栅电极120b的端部的最大高度可以基本上彼此相等。在一些实施方式中，单元栅电极120b的端部的最小高度可以基本上彼此相等。地选择栅电极120a的端部的最大高度可以基本上等于单元栅电极120b的端部的最大高度。在一些实施方式中，地选择栅电极120a的端部的最小高度可以基本上等于单元栅电极120b的端部的最小高度。
公共源极区域CSR可以在由公共源极沟槽T暴露的衬底100中形成。公共源极区域CSR可以通过离子注入工艺形成。公共源极区域CSR可以具有与衬底100的导电性不同的导电性。
接触结构190可以在公共源极沟槽T中形成。接触结构190可以包括间隔物192和公共源极接触194。间隔物192可以在公共源极沟槽T的内侧壁上延伸和/或覆盖公共源极沟槽T的内侧壁。公共源极接触194可以形成为在其中形成间隔物192的公共源极沟槽T的剩余空间内和/或基本上填充其中形成间隔物192的公共源极沟槽T的剩余空间。间隔物192可以包括例如硅氧化物和/或硅氮化物。公共源极接触194可以包括例如金属(例如钨、铜和/或铝)、导电的金属氮化物(例如钛氮化物和/或钽氮化物)和/或过渡金属(例如钛和/或钽)。
再参照图2和3，第二层间绝缘层210可以在第一层间绝缘层180上形成。第二层间绝缘层210可以在第一层间绝缘层180的上表面和接触结构190的上表面上和/或覆盖第一层间绝缘层180的上表面和接触结构190的上表面。第二层间绝缘层210可以包括例如硅氧化物。
沟道接触插塞220、第一单元接触插塞至第三单元接触插塞230a、230b和230c、以及第一外围接触插塞240a和第二外围接触插塞240b可以在衬底100上形成。例如，沟道接触插塞220可以形成为穿透第一层间绝缘层180和第二层间绝缘层210，使得沟道接触插塞220可以形成在垫160上并连接到垫160。第一单元接触插塞至第三单元接触插塞230a、230b和230c可以形成为穿透第一层间绝缘层180和第二层间绝缘层210以及层间绝缘图案130，使得第一单元接触插塞至第三单元接触插塞230a、230b和230c可以在接触区域CR中形成在地选择栅电极120a、单元栅电极120b和串选择栅电极120c的端部上并连接到地选择栅电极120a、单元栅电极120b和串选择栅电极120c的端部。第一外围接触插塞240a可以形成为穿透第一层间绝缘层180和第二层间绝缘层210以及层间绝缘图案130，使得第一外围接触插塞240a可以在外围电路区域PR中形成在源极/漏极区域24上并连接到源极/漏极区域24。第二外围接触插塞240b可以形成为穿透第一层间绝缘层180和第二层间绝缘层210以及层间绝缘图案130，使得第二外围接触插塞240b可以在外围电路区域PR中形成在外围栅电极22上并连接到外围栅电极22。
在一些实施方式中，沟道接触插塞220、第一单元接触插塞至第三单元接触插塞230a、230b和230c、以及第一外围接触插塞240a和第二外围接触插塞240b可以通过同一刻蚀工艺被形成。在另外的实施方式中，第一单元接触插塞至第三单元接触插塞230a、230b和230c以及第一外围接触插塞240a和第二外围接触插塞240b可以通过同一刻蚀工艺被形成，沟道接触插塞220可以通过单独的刻蚀工艺被形成。沟道接触插塞220、第一单元接触插塞至第三单元接触插塞230a、230b和230c以及第一外围接触插塞240a和第二外围接触插塞240b可以包括金属(例如铜和/或钨)和/或金属氮化物(例如钛氮化物、钽氮化物和/或钨氮化物)。
在一些实施方式中，因为单元栅电极120b的端部的上表面和地选择栅电极120a的端部的上表面位于离单元阵列区域CAR和/或外围电路区域PR中的衬底100的上表面相同的高度处，所以设置在地选择栅电极120a的端部和单元栅电极120b的端部上的第一单元接触插塞230a和第二单元接触插塞230b可以具有基本相同的垂直长度。例如，第二单元接触插塞230b的垂直长度(或高度)SHb可以基本上等于第一单元接触插塞230a的垂直长度(或高度)SHa。在一些实施方式中，第一单元接触插塞230a和第二单元接触插塞230b的垂直长度SHa和SHb可以小于堆叠结构ST的垂直厚度VH。第三单元接触插塞230c的垂直长度(或高度)SHc可以小于堆叠结构ST的垂直厚度VH。
在一些实施方式中，第一外围接触插塞240a的垂直长度H可以小于堆叠结构ST的垂直厚度VH。例如，第一外围接触插塞240a的垂直长度(或高度)H可以小于堆叠结构ST的垂直厚度VH(VH>H)。
根据本发明构思的示例实施方式，接触区域CR中的衬底100的上表面可以相对于外围电路区域PR和/或单元阵列区域CAR中的衬底100的上表面以锐角形成，使得地选择栅电极120a和单元栅电极120b的端部的上表面可以相对于外围电路区域PR和/或单元阵列区域CAR中的衬底100的上表面以锐角形成。在地选择栅电极120a和单元栅电极120b的端部的上表面上的第一单元接触插塞230a和第二单元接触插塞230b的垂直长度SHa和SHb可以基本相同。因此，可以改善由第一单元接触插塞至第三单元接触插塞230a、230b和230c的垂直长度的差异导致的蚀刻问题。
根据本发明构思的示例实施方式，单元阵列区域CAR和接触区域CR中的衬底100的上表面可以位于比外围电路区域PR中的衬底100的上表面更低的水平面处，使得第一单元接触插塞230a和第二单元接触插塞230b的垂直长度SHa和SHb、第三单元接触插塞230c的垂直高度SHc以及第一外围接触插塞240a和第二外围接触插塞240b的垂直长度H可以小于堆叠结构ST的垂直厚度VH。因此，因为第一单元接触插塞230a和第二单元接触插塞230b的垂直长度SHa和SHb、第三单元接触插塞230c的垂直长度SHc以及第一外围接触插塞240a的垂直长度H的差异被减小，所以第一单元接触插塞至第三单元接触插塞230a、230b和230c以及第一外围接触插塞240a可以通过相同的刻蚀工艺被同时形成。
位线BL以及第一连接线CL1和第二连接线CL2可以在第二层间绝缘层210上形成。位线BL可以电连接到沟道接触插塞220。第一连接线CL1可以电连接到第一单元接触插塞至第三单元接触插塞230a、230b和230c。第二连接线CL2可以电连接到第一外围接触插塞240a和第二外围接触插塞240b。
虽然已经参照本发明构思的示例实施方式具体显示和描述了本发明构思，但本领域普通技术人员将理解，可以在其中进行形式和细节上的各种改变而不背离如由所附权利要求限定的本公开的精神和范围。
本申请要求享有2017年2月3日在韩国知识产权局提交的韩国专利申请第10-2017-0015725号的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种三维半导体存储器件，包括：
衬底，其包括单元阵列区域和接触区域；
堆叠结构，其包括顺序地堆叠在所述衬底上的栅电极；
垂直结构，其穿透所述堆叠结构；以及
单元接触插塞，其连接到所述接触区域中的所述栅电极的端部，
其中所述接触区域中的所述栅电极的所述端部的上表面相对于所述单元阵列区域中的所述衬底的上表面具有第一锐角。
2.如权利要求1所述的三维半导体存储器件，其中所述栅电极包括最上面的栅电极，
其中所述堆叠结构还包括在所述栅电极之间的第一绝缘图案和在所述最上面的栅电极上的第二绝缘图案，以及
其中所述第二绝缘图案的上表面相对于所述单元阵列区域中的所述衬底的所述上表面位于比所述栅电极的所述端部的所述上表面更高的水平面处。
3.如权利要求1所述的三维半导体存储器件，其中所述衬底还包括邻近于所述接触区域的外围电路区域，以及
其中所述栅电极的所述端部的所述上表面在比所述外围电路区域中的所述衬底的上表面更高的水平面处。
4.如权利要求1所述的三维半导体存储器件，其中所述衬底还包括外围电路区域，所述接触区域设置在所述单元阵列区域与所述外围电路区域之间，
其中所述单元阵列区域中的所述衬底的所述上表面位于比所述外围电路区域中的所述衬底的上表面更低的水平面处，以及
其中所述接触区域中的所述衬底的上表面相对于所述单元阵列区域中的所述衬底的所述上表面具有第二锐角并且从所述外围电路区域中的所述衬底的所述上表面延伸到所述单元阵列区域中的所述衬底的所述上表面。
5.如权利要求1所述的三维半导体存储器件，其中所述接触区域中的所述栅电极的所述端部离包括所述单元阵列区域中的所述衬底的所述上表面的平面基本上等距。
6.如权利要求1所述的三维半导体存储器件，其中所述衬底还包括邻近于所述接触区域的外围电路区域，所述接触区域设置在所述单元阵列区域与所述外围电路区域之间。
7.如权利要求6所述的三维半导体存储器件，还包括：
外围栅电极，其在所述外围电路区域中；
源极/漏极区域，其在所述外围栅电极的相反侧的所述衬底中；以及
外围接触插塞，其连接到所述源极/漏极区域中的至少一个，
其中所述外围接触插塞的垂直长度小于所述堆叠结构的垂直长度。
8.如权利要求1所述的三维半导体存储器件，其中所述栅电极包括最下面的栅电极，
其中所述单元接触插塞包括连接到所述最下面的栅电极的端部的第一单元接触插塞，以及
其中所述第一单元接触插塞的垂直长度小于所述堆叠结构的垂直长度。
9.如权利要求1所述的三维半导体存储器件，其中所述栅电极包括最下面的栅电极、最上面的栅电极以及在所述最下面的栅电极与所述最上面的栅电极之间的中间栅电极，
其中所述单元接触插塞包括连接到所述最下面的栅电极的端部的第一单元接触插塞、以及连接到所述中间栅电极中的各个中间栅电极的端部的第二单元接触插塞，以及
其中所述第一单元接触插塞的垂直长度基本上等于所述第二单元接触插塞的垂直长度。
10.如权利要求1所述的三维半导体存储器件，其中所述栅电极包括最上面的栅电极，
其中所述衬底还包括外围电路区域，以及
其中所述堆叠结构还包括在所述最上面的栅电极上的最上面的绝缘图案。
11.如权利要求10所述的三维半导体存储器件，还包括：
层间绝缘图案，其在所述接触区域和所述外围电路区域中，所述层间绝缘图案的上表面与所述最上面的绝缘图案的上表面基本上共平面，
其中所述堆叠结构垂直长度大于所述层间绝缘图案离所述外围电路区域中的所述衬底的上表面的高度。
12.如权利要求1所述的三维半导体存储器件，其中所述堆叠结构包括多个堆叠结构，
其中所述多个堆叠结构包括在第一方向上彼此间隔开的第一堆叠结构和第二堆叠结构，
其中所述第一堆叠结构和所述第二堆叠结构包括所述栅电极，以及
其中所述栅电极中的在所述第一方向上相邻并且相对于所述接触区域中的所述衬底的上表面位于相同水平面处的至少两个通过插置在其间的连接电极彼此连接。
13.如权利要求1所述的三维半导体存储器件，其中所述栅电极在第一方向上延伸，所述栅电极包括由所述栅电极的所述端部构成并且垂直地堆叠在所述接触区域中的所述衬底上的垫结构，
其中所述垫结构包括顺序地堆叠在所述衬底上的第一垫和第二垫，以及
其中所述第二垫暴露所述第一垫的上表面的在交叉所述第一方向的第二方向上邻近于所述第二垫的部分。
14.一种三维半导体存储器件，包括：
衬底，其包括单元阵列区域、外围电路区域以及在所述单元阵列区域与所述外围电路区域之间的接触区域，所述单元阵列区域和所述接触区域中的所述衬底具有从所述外围电路区域中的所述衬底的上表面凹入的上表面；
堆叠结构，其包括顺序地堆叠在所述单元阵列区域和所述接触区域中的所述衬底上的栅电极；
垂直结构，其穿透所述堆叠结构；以及
单元接触插塞，其连接到所述接触区域中的所述栅电极的端部，
其中所述栅电极的所述端部的上表面位于与所述外围电路区域中的所述衬底的所述上表面不同的水平面处，以及
其中所述单元接触插塞具有基本相同的垂直长度。
15.如权利要求14所述的三维半导体存储器件，其中所述单元阵列区域中的所述衬底的所述上表面平行于所述外围电路区域中的所述衬底的所述上表面，以及
其中所述接触区域中的所述衬底的所述上表面相对于所述单元阵列区域和所述外围电路区域中的所述衬底的所述上表面具有锐角。
16.一种三维半导体存储器件，包括：
衬底，其包括单元阵列区域和接触区域；
多个栅电极，所述多个栅电极堆叠在所述衬底上并从所述单元阵列区域延伸到所述接触区域；以及
多个第一单元接触插塞，所述多个第一单元接触插塞中的各个第一单元接触插塞在所述接触区域中连接到所述多个栅电极中的各个栅电极，
其中所述多个第一单元接触插塞中的各个第一单元接触插塞延伸基本相等的距离，以在所述接触区域中连接到所述多个栅电极中的各个栅电极。
17.如权利要求16所述的三维半导体存储器件，还包括：
垂直结构，其在所述单元阵列区域中穿透所述多个栅电极，
其中所述垂直结构的第二高度大于所述多个第一单元接触插塞的第一高度。
18.如权利要求17所述的三维半导体存储器件，其中所述衬底还包括外围电路区域，
其中所述接触区域中的所述衬底的第一上表面相对于所述单元阵列区域中的所述衬底的第二上表面倾斜，以及
其中所述衬底的所述第一上表面从与所述单元阵列区域中的所述衬底的所述第二上表面共平面的第一水平面延伸到与所述外围电路区域中的所述衬底的第三上表面共平面的第二水平面。
19.如权利要求16所述的三维半导体存储器件，其中所述多个栅电极是多个第一栅电极，并且还包括：
第二栅电极，其在所述多个第一栅电极上；以及
第二单元接触插塞，其在所述接触区域中连接到所述第二栅电极，
其中所述第二单元接触插塞的第二高度小于所述多个第一单元接触插塞的第一高度。
20.如权利要求16所述的三维半导体存储器件，其中所述多个第一单元接触插塞中的各个第一单元接触插塞的最下表面相对于所述衬底的最下表面倾斜。
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