CN107799529A - 半导体存储器件及其制造方法 - Google Patents

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Abstract

一种半导体存储器件包括衬底、地选择线、字线、绝缘层、竖直通道部分和第一外围电路栅极图案。衬底包括单元阵列区域和外围电路区域。地选择线在单元阵列区域上。字线在地选择线上。绝缘层在地选择线与字线之间。竖直通道部分在与衬底的顶表面垂直的方向上穿过地选择线、字线和绝缘层。第一外围电路栅极图案在衬底的外围电路区域上。绝缘层从单元阵列区域延伸到外围电路区域上以覆盖第一外围电路栅极图案的顶表面。

Description

半导体存储器件及其制造方法
相关申请的交叉引用
于2016年9月6日提交的题为“Semiconductor Memory Device and Method ofFabricating the Same，”的韩国专利申请No.10-2016-0114488通过引用整体并入本文。
技术领域
本文所述的一个或多个实施例涉及一种半导体存储器件和用于制造半导体存储器件的方法。
背景技术
半导体存储器件的集成密度直接影响制造成本。可以基于其单位存储单元的面积来确定二维(2D)或平面半导体存储器件的集成密度。因此，2D半导体存储器件的集成密度可能很大地受到用于形成精细图案的技术的影响。然而，用于形成精细图案的装置非常昂贵。因此，已经开发了三维(3D)半导体存储器件。
发明内容
根据一个或多个实施例，一种半导体存储器件包括：包括单元阵列区域和外围电路区域的衬底；在所述衬底的所述单元阵列区域上的地选择线；在所述地选择线上的字线；在所述地选择线与所述字线之间的绝缘层；在与所述衬底的顶表面垂直的方向上穿过所述地选择线、所述字线和所述绝缘层的竖直通道部分；以及在所述衬底的所述外围电路区域上的第一外围电路栅极图案，其中所述绝缘层从所述单元阵列区域延伸到所述外围电路区域上以覆盖所述第一外围电路栅极图案的顶表面。
根据一个或多个其他实施例，一种半导体存储器件包括：衬底，包括单元阵列区域、外围电路区域以及在所述单元阵列区域与所述外围电路区域之间的接触区域；第一堆叠结构，在所述衬底的所述单元阵列区域和所述接触区域上，所述第一堆叠结构在第一方向上延伸，并且包括第一地选择线、第一字线以及在所述第一地选择线和所述第一字线之间的第一绝缘部分；竖直通道部分，在与所述衬底的顶表面垂直的方向上穿过所述单元阵列区域上的所述第一堆叠结构；外围电路栅极图案，在所述衬底的所述外围电路区域上；以及第二绝缘部分，覆盖所述外围电路栅极图案的顶表面，其中所述第二绝缘部分的顶表面低于所述第一字线的顶表面，并且其中所述第一绝缘部分延伸到所述外围电路区域上，并且连接到所述第二绝缘部分。
根据一个或多个其他实施例，一种半导体存储器件包括：单元区域；外围电路区域；堆叠在所述单元区域中的多条字线；以及在所述外围电路区域中的第一晶体管，其中所述第一晶体管的顶层处于等于或低于所述字线中最下面一条字线的高度。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得显然，在附图中：
图1示出了半导体存储器件的单元阵列的实施例；
图2示出了半导体存储器件的实施例的平面图；
图3示出了沿图2的线I-I′截取的截面图；
图4A示出了沿图2中的线II-II′截取的截面图，图4B示出了绝缘层的实施例的平面图；
图5示出了图3中的部分“A”的放大图；
图6示出了图3中的部分“B”的放大图；
图7示出了沿图2中的线I-I′截取的另一实施例的截面图；
图8示出了半导体存储器件的另一实施例；
图9A示出了沿图8中的线III-III′截取的截面图，图9B示出了包括绝缘层的实施例；
图10示出了半导体存储器件的另一实施例；以及
图11A至图11K示出了用于制造半导体存储器件的方法的实施例的各个阶段。
具体实施方式
下文参考附图描述示例实施例；然而，它们可以以不同的形式实施，并且不应解释为限于本文所阐述的实施例。更确切地说，提供这些实施例使得本公开将是全面和完整的，并且将示例性实现完全传达给本领域技术人员。实施例(或其部分)可以组合以形成附加的实施例。
在附图中，为了图示的清楚，可以放大层和区域的尺寸。还将理解，当层或元件被称为在另一层或衬底“上”时，其可以直接在另一层或衬底上，或者还可以存在中间层。此外，将理解，当层被称为在另一层“下面”时，其可以直接在下面，并且也可以存在一个或多个中间层。此外，还将理解，当层被称为在两层“之间”时，其可以是两层之间的唯一层，或者也可以存在一个或多个中间层。类似的附图标记始终表示类似的元件。
图1示出了半导体存储器件的单元阵列的实施例，该半导体存储器件可以包括公共源极线CSL、多条位线BL0至BL2以及设置在公共源极线CSL和位线BL0至BL2之间的多个单元串CSTR。位线BL0至BL2可以二维地布置。多个单元串CSTR可以并联连接到位线BL0至BL2中的每一条。因此，单元串CSTR可以二维地布置在例如公共源极线CSL或衬底上。
单元串CSTR中的每一个可以包括连接到公共源极线CSL的地选择晶体管GST、连接到位线BL0至BL2之一的串选择晶体管SST、以及在地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST可以按照所列顺序彼此串联连接。位于公共源极线CSL和位线BL0至BL2之间的地选择线GSL、多条字线WL0至WL3以及串选择线SSL0至SSL2可以分别用作地选择晶体管GST的栅电极、存储单元晶体管MCT的栅电极和串选择晶体管SST的栅电极。
由于一个单元串CSTR包括分别位于与公共源极线CSL不同的高度处的存储单元晶体管MCT，所以分别位于不同高度处的字线WL0至WL3可以在公共源极线CSL和位线BL0至BL2之间。地选择晶体管GST和串选择晶体管SST以及存储单元晶体管MCT可以是使用沟道结构作为沟道区的金属氧化物半导体(MOS)场效应晶体管。
图2是示出了半导体存储器件的实施例的平面图。图3是沿图2中的线I-I′截取的截面图。图4A是沿图2中的线II-II′截取的截面图，图4B是示出了绝缘层的实施例的平面图。图5是图3中的部分‘A’的放大图。图6是图3中的部分‘B’的放大图。
参考图2和图3，衬底100可以包括单元阵列区域CAR、外围电路区域PR和在单元阵列区域CAR与外围电路区域PR之间的接触区域CR。在一些实施例中，当从平面图观察时，接触区域CR可以围绕单元阵列区域CAR。衬底100可以是或包括例如硅衬底、硅锗衬底、锗衬底或在单晶硅衬底上生长的单晶外延层。
高压晶体管HT和低压晶体管LT可以在衬底100的外围电路区域PR上。高压晶体管HT和低压晶体管LT可以在由衬底100的外围电路区域PR的器件隔离沟槽STT中的器件隔离层20限定的有源区上。
低压晶体管LT可以包括低压栅极绝缘图案31、低压栅极图案33和低压源极/漏极区SD1。低压栅极绝缘图案31可以在衬底100上。低压栅极图案33可以在低压栅极绝缘图案31上。低压栅极图案33可以包括顺序地堆叠在低压栅极绝缘图案31上的第一多晶硅图案2a、第二多晶硅图案4a、金属图案6a和盖图案8a。低压源极/漏极区SD1可以位于在低压栅极图案33的不同侧的衬底100的有源区中。
高压晶体管HT可以包括高压栅极绝缘图案41、高压栅极图案43和高压源极/漏极区SD2。高压栅极绝缘图案41的厚度可以大于低压栅极绝缘图案31的厚度。高压栅极绝缘图案41的至少一部分可以在衬底100中。例如，高压栅极绝缘图案41的底表面可以处于比单元阵列区域CAR和接触区域CR中衬底100的顶表面低的高度处。高压栅极绝缘图案41的顶表面可以处于比单元阵列区域CAR和接触区域CR中衬底100的顶表面高的高度处。高压栅极绝缘图案41的底表面可以处于比低压栅极绝缘图案31的底表面低的高度处。高压栅极绝缘图案41的顶表面可以处于与低压栅极绝缘图案31的顶表面基本相同的高度处。
高压栅极图案43可以包括顺序地堆叠在高压栅极绝缘图案41上的第一多晶硅图案2b、第二多晶硅图案4b、金属图案6b和盖图案8b。高压源极/漏极区SD2可以位于在高压栅极图案43的不同侧的衬底100的有源区中。
侧墙60可以位于低压栅极图案33的侧壁和高压栅极图案43的侧壁上。
第一堆叠结构ST1和第二堆叠结构ST2可以在衬底100的单元阵列区域CAR和接触区域CR上。第一堆叠结构ST1和第二堆叠结构ST2可以在第一方向X上延伸，并且可以在与第一方向X相交的第二方向Y上在衬底100上彼此间隔开。单元掺杂区域CSR可以在第一堆叠结构ST1和第二堆叠结构ST2之间的衬底100中。单元掺杂区域CSR可以在第一方向X上延伸。单元掺杂区域CSR可以是例如参考图1所描述的公共源极线CSL。在这种情况下，单元掺杂区域CSR可以具有与衬底100不同的导电类型。
第一堆叠结构ST1和第二堆叠结构ST2中的每一个可以包括栅电极210a、210b和210c、绝缘图案222和绝缘层220。栅电极210a、210b和210c可以在与衬底100的顶表面垂直的第三方向Z上堆叠。栅电极210a、210b和210c可以在第一方向X上延伸。栅电极210a、210b和210c在第一方向X上的长度可以彼此不同。例如，栅电极210a、210b和210c的长度可以随着与衬底100的垂直距离的增加而依次减小。因此，最下面的栅电极在第一方向X上的长度可以是栅电极210a、210b和210c的长度中最大的一个。最上面的栅电极第一方向X上的长度可以是栅电极210a、210b和210c的长度中最小的长度。
栅电极210a、210b和210c可以包括地选择栅电极210a、串选择栅电极210c以及在地选择栅电极210a和串选择栅电极210c之间的单元栅电极210b。在一些实施例中，低压栅极图案33和高压栅极图案43的顶表面可以处于地选择栅电极210a和最下面的单元栅电极210b之间的高度处。地选择栅电极210a可以对应于最下面的栅电极。串选择栅电极210c可以对应于最上面的栅电极。地选择栅电极210a可以是图1中的地选择线GSL，单元栅电极210b可以是图1中的字线WL，串选择栅电极210c可以是图1中的串选择线SSL。
绝缘图案222可以在单元栅电极210b之间，在最上面的单元栅电极210b和串选择栅电极210c之间以及在串选择栅电极210c上。每个绝缘图案222在第一方向X上的长度可以基本上等于直接设置在每个绝缘图案222上的栅电极的第一方向X上的长度。在衬底100的接触区域CR上，单元栅电极210b和串选择栅电极210c中的每一个的端部可以通过直接设置在其上的绝缘图案222而暴露。例如，第一叠结构ST1和第二堆叠结构ST2的端部可以在衬底100的接触区域CR上具有阶梯结构。
绝缘层220可以在地选择栅电极210a和最下面的单元栅电极210b之间。绝缘层220可以延伸到外围电路区域PR的低压栅极图案33和高压栅极图案43上。单元阵列区域CAR和接触区域CR上的绝缘层220的顶表面可以处于比外围电路区域PR上的绝缘层220的顶表面低的高度处或与外围电路区域PR上的绝缘层220的顶表面基本相同的高度处。外围电路区域PR上的绝缘层220的顶表面可以处于比最下面的单元栅电极210b的顶表面低的高度处。绝缘层220可以包括第一绝缘层220a和第二绝缘层220b。第二绝缘层220b可以在最下面的单元栅电极210b和第一绝缘层220a之间。第一绝缘层220a的厚度可以大于第二绝缘层220b的厚度。例如，第一绝缘层220a和第二绝缘层220b中的每一个可以包括高密度等离子体(HDP)氧化层。
在一个实施例中，绝缘层220可以包括第一绝缘部分P1、第二绝缘部分P2和第三绝缘部分P3，如图4A和图4B所示。第二绝缘部分P2可以在衬底100的外围电路区域PR上，并且可以覆盖低压栅极图案33和高压栅极图案43。第一绝缘部分P1可以在第一堆叠结构ST1的地选择栅电极210a和第一堆叠结构ST1的最下面的单元栅电极210b之间。第一绝缘部分P1可以延伸到外围电路区域PR上，以便连接到第二绝缘部分P2。第三绝缘部分P3可以在第二堆叠结构ST2的地选择栅电极210a和第二堆叠结构ST2的最下面的单元栅电极210b之间。第三绝缘部分P3可以延伸到外围电路区域PR上并连接到第二绝缘部分P2。
竖直通道部分VC可以穿过第一堆叠结构ST1和第二堆叠结构ST2。穿过第一堆叠结构ST1和第二堆叠结构ST2中的每一个的竖直通道部分VC可以沿着第二方向Y以预定方式(例如，线形或以之字形形式)布置。每个竖直通道部分VC可以具有例如中空管形状、圆柱形形状或杯形状。竖直通道部分VC可以包括半导体材料。例如，竖直通道部分VC可以包括多晶硅层、有机半导体层或碳纳米结构中的至少一个。
电荷存储结构230可以在竖直通道部分VC与堆叠结构ST1和ST2之间。例如，每个电荷存储结构230可以在竖直通道部分VC和单元栅电极210b之间以及在竖直通道部分VC和串选择栅电极210c之间。每个电荷存储结构230可以在第三方向Z上沿着竖直通道部分VC的侧壁延伸。电荷存储结构230的至少一部分可以围绕竖直通道部分VC的外侧壁。
参考图5，每个电荷存储结构230可以包括隧道绝缘层TL、阻挡绝缘层BLL以及在隧道绝缘层TL和阻挡绝缘层BLL之间的电荷存储层CTL。隧道绝缘层TL可以与竖直通道部分VC邻近并且可以围绕竖直通道部分VC的外侧壁。阻挡绝缘层BLL可以与栅电极210a、210b和210c邻近。电荷存储结构230可以是单层或包括氧化硅层、氮化硅层、氮氧化硅层或高k电介质层中的至少一个在内的多层。在一些实施例中，阻挡绝缘层BLL可以包括氧化硅层或高k电介质层(例如，氧化铝(Al2O3)或氧化铪(HfO2))。电荷存储层CTL可以包括氮化硅层。隧道绝缘层TL可以包括氧化硅层或高k电介质层(例如，氧化铝(Al2O3)或氧化铪(HfO2))。
间隙填充层240可以在由每个竖直通道部分VC围绕的内部空间中。间隙填充层240可以包括绝缘材料，例如氧化硅、氮化硅或氮氧化硅。焊盘D可以在竖直通道部分VC、电荷存储结构230和间隙填充层240上。焊盘D可以电连接到竖直通道部分VC。焊盘D可以包括导电材料或掺杂有掺杂物的半导体材料，所述掺杂物具有与竖直通道部分VC的导电类型不同的导电类型。
半导体柱250可以分别位于衬底100和各竖直通道部分VC之间。半导体柱250可以在衬底100的顶表面上并且可以穿过地选择栅电极210a。竖直通道部分VC可以电连接到半导体柱250。半导体柱250可以包括具有与衬底100相同的导电类型的半导体材料，或者可以包括本征半导体材料。例如，半导体柱250可以包括单晶本征半导体材料或P型半导体材料。
水平绝缘层224可以在电荷存储结构230与栅电极210a、210b和210c之间，并且可以延伸到栅电极210a、210b和210c的顶表面和底表面上。例如，水平绝缘层224可以包括氧化硅层(例如，SiO2)或高k电介质层(例如，氧化铝(Al2O3)层或氧化铪(HfO2)层)中的至少一个。
阻挡图案50可以在衬底100的外围电路区域PR上。阻挡图案50可以在衬底100和绝缘层220之间。此外，阻挡图案50可以在绝缘层220和低压栅极图案33的侧壁之间、在绝缘层220和低压栅极图案33的顶表面之间、在绝缘层220和高压栅极图案43的侧壁之间以及在绝缘层220和高压栅极图案43的顶表面之间延伸。阻挡图案50可以与绝缘层220接触。绝缘层220的一部分可以填充阻挡图案50和地选择栅电极210a之间的空间。阻挡图案50可以包括与绝缘层220不同的绝缘材料。例如，阻挡图案50可以包括氮化硅层。
参考图6，阻挡图案50可以包括第一部分PA1和第二部分PA2。第一部分PA1可以在低压栅极图案33和高压栅极图案43的顶表面上。第二部分PA2可以在低压栅极图案33和高压栅极图案43的侧壁上。阻挡图案50可以通过具有差的阶梯覆盖性的沉积工艺形成。因此，第一部分PA1的厚度可以不同于第二部分PA2的厚度。例如，第一部分PA1的最小厚度tl可以大于第二部分PA2的最小厚度t2。
缓冲层15可以在衬底100和地选择栅电极210a之间。缓冲层15可以在衬底100和绝缘层220之间、在衬底100和阻挡图案50之间、在阻挡图案50和侧墙60之间、在阻挡图案50和低压栅极图案33的顶表面之间以及在阻挡图案50和高压栅极图案43的顶表面之间延伸。在一些实施例中，绝缘层220可以与设置在地选择栅电极210a和阻挡图案50之间的缓冲层15的顶表面接触。缓冲层15可以包括例如氧化硅层或热氧化层。
层间绝缘图案260可以在衬底100的接触区域CR和外围电路区域PR上。层间绝缘图案260可以在绝缘层220的顶表面以及衬底100的接触区域CR上的单元栅电极210b和串选择栅电极210c的端部上。层间绝缘图案260的顶表面可以与绝缘图案222中最上面一个的顶表面处于相同的高度。层间绝缘图案260可以包括例如原硅酸四乙酯(TEOS)氧化层。
第一层间绝缘层262可以在层间绝缘图案260以及第一堆叠结构ST1和第二堆叠结构ST2上。第一层间绝缘层262可以在层间绝缘图案260的顶表面和最上面的绝缘图案222的顶表面上。第一层间绝缘层262可以包括例如氧化硅层。
接触结构270可以在第一堆叠结构ST1和第二堆叠结构ST2之间。接触结构270可以包括侧墙271和公共源极接触部272。公共源极接触部272可以电连接到衬底100中的单元掺杂区域CSR。公共源极接触部272可以包括例如金属材料(例如，钨、铜或铝)或过渡金属材料(例如，钛或钽)中的至少一种。侧墙271可以围绕公共源极接触部272的外侧壁。侧墙271可以包括例如绝缘材料(例如，氧化硅层或氮化硅层)。
在一些实施例中，接触结构270可以在第一方向X上沿着单元掺杂区域CSR延伸，并且可以电连接到单元掺杂区域CSR。接触结构270可以在第三方向Z上延伸并且可以穿过第一层间绝缘层262。接触结构270可以具有例如从平面图观察时在第一方向X上延伸的矩形形状或线形形状。在某些实施例中，可以在第一方向X上沿着单元掺杂区域CSR提供和布置多个接触结构270。在这种情况下，接触结构270可以具有例如柱形状。
第二层间绝缘层280可以在第一层间绝缘层262和接触结构270上。第二层间绝缘层280可以包括例如氧化硅层。
位线接触插塞292可以分别位于焊盘D上。位线接触插塞292可以穿过第二层间绝缘层280和第一层间绝缘层262。位线接触插塞292可以电连接到焊盘D和竖直通道部分VC。单元接触插塞294可以分别位于栅电极210a、210b和210c的端部上。单元接触插塞294可以在衬底100的接触区域CR上。单元接触插塞294可以分别电连接到栅电极210a、210b和210c。栅极接触插塞296可以分别位于低压栅极图案33和高压栅极图案43上。栅极接触插塞296可以分别电连接到低压栅极图案33和高压栅极图案43。源极/漏极接触插塞298可以在低压源极/漏极区SD1和高压源极/漏极区SD2上，并且可以电连接到低压源极/漏极区SD1和高压源极/漏极区SD2。
位线BL、第一互连线CL1和第二互连线CL2可以在第二层间绝缘层280上。位线BL可以电连接到位线接触插塞292并且可以在第二方向Y上延伸。位线BL可以与第一堆叠结构ST1和第二堆叠结构ST2相交。第一互连线CL1可以电连接到单元接触插塞294。第二互连线CL2可以电连接到栅极接触插塞296。
图7示出了沿着图2中的线I-I′截取的另一实施例的截面图。参考图7，竖直通道部分VC和电荷存储结构230可以进一步穿过地选择栅电极210a和缓冲层15以便与衬底100接触。因此，图3中的半导体柱250在图7的实施例中可以被省略。
图8是示出了半导体存储器件的另一实施例的平面图。图9A是沿着图8中的线III-III′截取的截面图，图9B是示出了绝缘层220的实施例的平面图。
参考图8、图9A和图9B，绝缘层220可以包括第一绝缘部分P1、第二绝缘部分P2、第三绝缘部分P3和第四绝缘部分P4。第二绝缘部分P2可以在衬底100的外围电路区域PR上，并且可以覆盖低压栅极图案33和高压栅极图案43以及阻挡图案50。
第一绝缘部分P1可以在第一堆叠结构ST1的地选择栅电极210a和第一堆叠结构ST1的最下面的单元栅电极210b之间。此外，第一绝缘部分P1可以延伸到外围电路区域PR上，以便连接到第二绝缘部分P2。
第三绝缘部分P3可以在第二堆叠结构ST2的地选择栅电极210a和第二堆叠结构ST2的最下面的单元栅电极210b之间。此外，第三绝缘部分P3可以延伸到外围电路区域PR上，以便连接到第二绝缘部分P2。
第四绝缘部分P4可以在与衬底100的单元阵列区域CAR相邻的接触区域CR上位于第一绝缘部分P1和第三绝缘部分P3之间。第四绝缘部分P4可以在第二方向Y上延伸。第四绝缘部分P4可以连接到第一绝缘部分P1和第三绝缘部分P3。第四绝缘部分P4可以在第一堆叠结构ST1的地选择栅电极210a和第二堆叠结构ST2的地选择栅电极210a之间。因此，第一堆叠结构ST1的地选择栅电极210a可以通过第四绝缘部分P4与第二堆叠结构ST2的地选择栅电极210a隔离。
每个连接电极部分CEP可以位于一对单元栅电极210b之间，该一对单元栅电极210b在与单元阵列区域CAR相邻的接触区域CR上在第二方向Y上彼此面对并且距衬底100的高度相同。例如，每个连接电极部分CEP可以在距衬底100的高度相同的第一堆叠结构ST1的每个单元栅电极210b和第二堆叠结构的每个单元栅电极210b之间。每个连接电极部分CEP可以在第二方向Y上延伸，以便电连接到在第二方向Y上彼此面对的一对单元栅电极210b。因此，距衬底100的高度相同的第一和第二堆叠结构ST1和ST2的单元栅电极210b可以通过连接电极部分CEP而处于等电位状态。在一些实施例中，第四绝缘部分P4和连接电极部分CEP可以彼此竖直重叠。
图10是示出了半导体存储器件的另一实施例的截面图。参考图10，通道结构CHS可以穿过衬底100的单元阵列区域CAR上的堆叠结构ST1和ST2。通道结构CHS可以穿过栅电极210a、210b和210c、绝缘图案222和绝缘层220。
在一些实施例中，每个通道结构CHS可以包括穿过堆叠结构ST1和ST2的第一竖直通道VC1和第二竖直通道VC2、以及用于将第一竖直通道VC1和第二竖直通道VC2彼此连接的在堆叠结构ST1和ST2下面的水平通道HS。第一竖直通道VC1和第二竖直通道VC2可以在穿过堆叠结构STl和ST2的竖直孔中。水平通道HS可以在形成在衬底100的上部中的凹入区域中。
在一些实施例中，水平通道HS可以具有连续地连接到第一竖直通道VC1和第二竖直通道VC2的预定(例如，中空或通心粉)形状。例如，第一竖直通道VC1和第二竖直通道VC2以及水平通道HS可以具有形成为具有一体结构的管形状。在一个实施例中，第一竖直通道VC1和第二竖直通道VC2以及水平通道HS可以由连续延伸而其中没有界面的一个半导体层形成。该一个半导体层可以由例如具有包括单晶结构、非晶结构或多晶结构中的至少一种在内的晶体结构的半导体材料形成。电荷存储结构可以在通道结构CHS和栅电极210a、210b和210c之间。
根据一些实施例，每个通道结构CHS的第一竖直通道VC1可以连接到位线BL，并且每个通道结构CHS的第二竖直通道VC2可以连接到公共源极线CSL。通道结构CHS可以彼此电隔离。
图11A至图11K是示出了用于制造半导体存储器件的方法的实施例的各个阶段的截面图。所述截面图可以沿着图2中的线I-I′截取。
参考图11A，衬底100可以包括单元阵列区域CAR、外围电路区域PR以及在单元阵列区域CAR和外围电路区域PR之间的接触区域CR。衬底100可以是或包括例如硅衬底、硅锗衬底、锗衬底或在单晶硅衬底上生长的单晶外延层。
可以蚀刻衬底100的外围电路区域PR的一部分以形成沟槽301。衬底100的外围电路区域PR的形成沟槽301的该部分可以是形成高压晶体管的区域。栅极绝缘层303可以形成在衬底100上。栅极绝缘层303可以形成为完全填充沟槽301。栅极绝缘层303可以包括热氧化层和/或氧化硅层。第一掩模图案305可以形成在栅极绝缘层303的形成在衬底100的外围电路区域PR上的部分上。例如，第一掩模图案305可以形成在栅极绝缘层303的填充沟槽301的部分上。
可以使用第一掩模图案305作为蚀刻掩模来蚀刻栅极绝缘层303。因此，可以减小栅极绝缘层303的由第一掩模图案305暴露的部分的厚度。栅极绝缘层303的覆盖有第一掩模图案305的部分的厚度可以大于栅极绝缘层303的由第一掩模图案305暴露的部分的厚度。栅极绝缘层303的由第一掩模图案305暴露的部分可以通过湿蚀刻工艺进行蚀刻。在该蚀刻工艺之后，可以去除第一掩模图案305。
参考图11B，可以在栅极绝缘层303上顺序地形成第一导电层307、第一绝缘层309和第二掩模图案401。第一导电层307和第一绝缘层309可以形成为具有均匀的厚度。例如，第一导电层307可以包括多晶硅层，例如掺杂有掺杂物的多晶硅层。第一绝缘层309可以包括例如氧化硅层。第二掩模图案401可以暴露第一绝缘层309的形成在衬底100的外围电路区域PR上的部分。第二掩模图案401可以包括例如氮化硅和/或氮氧化硅。
参考图11C，可以使用第二掩模图案401作为蚀刻掩模来顺序地蚀刻第一绝缘层309、第一导电层307、栅极绝缘层303和衬底100，以在衬底100的外围电路区域PR中形成器件隔离沟槽STT，并且形成顺序地堆叠在衬底100上的初步栅极绝缘图案403、初步栅极图案405和第一绝缘图案407。
第二绝缘层409可以形成在第一绝缘图案407上。第二绝缘层409可以形成为覆盖第一绝缘图案407并填充器件隔离沟槽STT。
参考图11D，可以在第二绝缘层409和第一绝缘图案407上执行平坦化工艺，直到初步栅极图案405的顶表面被暴露。因此，器件隔离层20可以形成在器件隔离沟槽STT中。例如，可以使用例如化学机械抛光(CMP)工艺来执行平坦化工艺。由于形成了器件隔离层20，因此可以限定衬底100的有源区。可以在具有器件隔离层20的衬底100的初步栅极图案405上顺序地形成第二导电层411、金属层413、盖层415和第三掩模图案417。第三掩模图案417可以在衬底100的外围电路区域PR上。第二导电层411可以包括例如多晶硅层，例如掺杂有掺杂物的多晶硅层。例如，金属层413可以包括金属材料(例如，钨)和/或金属硅化物材料(例如，硅化钨)。盖层415可以包括例如氧化硅层。例如，第三掩模图案417可以包括例如氮化硅和/或氮氧化硅。
参考图11E，可以使用第三掩模图案417作为蚀刻掩模来蚀刻盖层415、金属层413、第二导电层411、初步栅极图案405、器件隔离层20和初步栅极绝缘图案403。因此，可以在衬底100的外围电路区域PR上形成低压栅极绝缘图案31、低压栅极图案33、高压栅极绝缘图案41和高压栅极图案43。低压栅极绝缘图案31和高压栅极绝缘图案41可以分别形成在衬底100的有源区上。低压栅极绝缘图案31可以比高压栅极绝缘图案41薄。低压栅极图案33可以形成在低压栅极绝缘图案31上。低压栅极图案33可以包括顺序地形成在低压栅极绝缘图案31上的第一多晶硅图案2a、第二多晶硅图案4a、金属图案6a和盖图案8a。
高压栅极图案43可以形成在高压栅极绝缘图案41上。高压栅极图案43可以包括顺序地形成在高压栅极绝缘图案41上的第一多晶硅图案2b、第二多晶硅图案4b、金属图案6b和盖图案8b。可以通过用于形成栅极绝缘图案31和41以及栅极图案33和43的蚀刻工艺来暴露单元阵列区域CAR和接触区域CR的衬底100的顶表面。
可以在衬底100的外围电路区域PR中形成低压源极/漏极区SD1和高压源极/漏极区SD2。低压源极/极漏区SD1可以形成在在低压栅极图案33的不同侧的衬底100的有源区中。高压源极/漏极区SD2可以形成在在高压栅极图案43的不同侧的衬底100的有源区中。可以通过离子注入工艺将掺杂物注入衬底100的有源区中，从而形成低压源极/漏极区SD1和高压源极/漏极区SD2。侧墙60可以形成在低压栅极图案33和高压栅极图案43的侧壁上。
在一些实施例中，可以形成绝缘层以覆盖衬底100的顶表面以及低压栅极图案33和高压栅极图案43的表面。可以在该绝缘层上执行蚀刻工艺(例如，回蚀工艺)以形成侧墙60。缓冲层15可以形成为保形地覆盖低压栅极图案33和高压栅极图案43的顶表面、侧墙60的侧壁以及衬底100的顶表面。例如，缓冲层15可以包括氧化硅层或热氧化层。
阻挡层420可以形成在缓冲层15上。在一个实施例中，阻挡层420可以形成在衬底100的单元阵列区域CAR、接触区域CR和外围电路区域PR上。阻挡层420可以具有与图11H的牺牲层440相同的厚度，并且可以使用与图11H的牺牲层440相同的材料和相同的沉积工艺来形成。阻挡层420可以包括例如氮化硅层，可以通过化学气相沉积(CVD)工艺来形成。
第四和第五掩模图案422a和422b可以形成在阻挡层420上。第四掩模图案422a可以形成在衬底100的单元阵列区域CAR和接触区域CR上。第五掩模图案422b可以形成在衬底100的外围电路区域PR上。阻挡层420的在接触区域CR和外围电路区域PR之间的一部分可以由第四掩模图案422a和第五掩模图案422b暴露。第四掩模图案422a可以包括开口，所述开口用于暴露阻挡层420的在与衬底100的单元阵列区域CAR相邻的接触区域CR上的另一部分。
参考图11F，可以使用第四掩模图案422a和第五掩模图案422b作为蚀刻掩模来蚀刻阻挡层420。因此，可以在衬底100的单元阵列区域CAR和接触区域CR上形成牺牲图案52。可以在衬底100的外围电路区域PR上形成阻挡图案50。阻挡图案50可以是在阻挡图案50上形成层间绝缘图案260的工艺期间防止氢被注入到低压栅极图案33和高压栅极图案43中的保护图案。
在一些实施例中，牺牲图案52可以包括通过蚀刻由所述开口暴露的阻挡层420而形成的孔。该孔可以在图9A中的第一堆叠结构ST1的地选择栅电极210a和第二堆叠结构ST2的地选择栅电极210a之间。在图8和图9A的实施例中，该孔可以形成为将第一堆叠结构ST1的地选择栅电极210a与第二堆叠结构ST2的地选择栅电极210a电隔离。在蚀刻工艺之后，可以去除第四掩模图案422a和第五掩模图案422b以暴露牺牲图案52和阻挡图案50的顶表面。
参考图11G，可以在牺牲图案52和阻挡图案50上形成第一绝缘层220a。第一绝缘层220a可以覆盖牺牲图案52和阻挡图案50，并且可以填充牺牲图案52和阻挡图案50之间的空间。在一些实施例中，第一绝缘层220a可以填充牺牲图案52的孔。第一绝缘层220a可以包括例如高密度等离子体(HDP)氧化层。
可以在第一绝缘层220a上执行蚀刻工艺以降低第一绝缘层220a距衬底100的高度。可以使用例如化学机械抛光(CMP)工艺和/或回蚀工艺来执行蚀刻工艺。因此，可以暴露阻挡图案50的顶表面。更具体地，可以暴露设置在低压栅极图案33和高压栅极图案43的顶表面上的阻挡图案50的顶表面。第一绝缘层220a的顶表面可以处于与阻挡图案50的顶表面(例如，栅极图案33和43的顶表面上的阻挡图案50的顶表面)相同的高度处或比阻挡图案50的顶表面(例如，栅极图案33和43的顶表面上的阻挡图案50的顶表面)低的高度处。
第二绝缘层220b可以形成在第一绝缘层220a上。第二绝缘层220b可以具有预定薄的厚度并且可以覆盖由第一绝缘层220a暴露的阻挡图案50的顶表面。第二绝缘层220b可以由与第一绝缘层220a相同的材料形成，例如HDP氧化层。
根据一些实施例，可以在衬底100中形成具有预定厚的厚度的高压栅极绝缘图案41的至少一部分。因此，可以减小低压栅极图案33和高压栅极图案43距衬底100的高度。此外，阻挡图案50可以与牺牲图案52一起形成，以在随后的工艺中被地选择栅电极210a替代。此外，可以连续地形成覆盖栅极图案33和43的第一绝缘层220a和第二绝缘层220b。第一绝缘层220a和第二绝缘层220b可以形成在牺牲图案52和在随后工艺中形成的最下面的牺牲层440之间。因此，可以简化半导体存储器件的制造工艺。
参考图11H，可以在第二绝缘层220b上形成模制结构MS。模制结构MS可以包括交替形成在第二绝缘层220b上的牺牲层440和绝缘层442。可以使用与牺牲图案52和阻挡图案50相同的材料和相同的工艺来形成牺牲层440。每个牺牲层440可以包括例如氮化硅层。牺牲层440可以例如通过CVD工艺形成。绝缘层442可以由相对于牺牲层440具有蚀刻选择性的材料形成。每个绝缘层442可以包括例如氧化硅层。
参考图11I，模制结构MS可以被图案化以在接触区域CR上具有阶梯结构。在一个实施例中，模制结构MS可以包括具有阶梯结构的端部。模制结构MS可以形成在衬底100的单元阵列区域CAR和接触区域CR上。外围电路区域PR上的第二绝缘层220b可以被暴露。对模制结构MS进行图案化可以包括：形成掩模图案，该掩模图案暴露模制结构MS上的外围电路区域PR的最上面的绝缘层442的一部分；通过使用该掩模图案作为蚀刻掩模来蚀刻绝缘层442和牺牲层440；以及减小该掩模图案的宽度以增加待蚀刻的绝缘层442和牺牲层440的暴露的平面面积。
此时，可以交替地重复绝缘层442和牺牲层440的蚀刻以及模制结构的宽度的减小。牺牲层440的端部的顶表面可以暴露在衬底100的接触区域CR上。最下面的牺牲层440在第一方向X上的长度可以小于牺牲图案52在第一方向X上的长度。牺牲层440在第一方向X上的长度可以随着距衬底100的垂直距离的增加而依次减小。类似地，绝缘层442在第一方向X上的长度可以随着距衬底100的垂直距离的增加而依次减小。每个绝缘层442在第一方向X上的长度可以等于直接设置在每个绝缘层442上的牺牲层440在第一方向X上的长度。
可以在模制结构MS和第二绝缘层220b上形成层间绝缘层450。层间绝缘层450可以覆盖形成在衬底100的单元阵列区域CAR、模制结构MS的端部和第二绝缘层220b上的最上面的绝缘层442。层间绝缘层450可以包括例如原硅酸四乙酯(TEOS)氧化层。
参考图11J，可以蚀刻层间绝缘层450以形成层间绝缘图案260。为了减小形成在外围电路区域PR上的层间绝缘层450的顶表面与形成在单元阵列区域CAR和接触区域CR上的层间绝缘层450的顶表面之间的高度差，可以蚀刻单元阵列区域CAR和接触区域CR中的层间绝缘层450的上部，然后可以在层间绝缘层450上执行平坦化工艺，直到暴露最上面的绝缘层442的顶表面。因此，可以形成层间绝缘图案260。
模制结构MS和缓冲层15可以被图案化以形成暴露衬底100的通道孔CH。在一些实施例中，可以在最上面的绝缘层442和层间绝缘图案260上形成掩模图案。可以使用该掩模图案作为蚀刻掩模来各向异性地蚀刻模制结构MS和缓冲层15，以形成通道孔CH。通过通道孔CH暴露的衬底100的顶表面可能通过过度蚀刻而凹入。当从平面图观察时，每个通道孔CH具有预定的形状，例如圆形形状、椭圆形形状或多边形形状。
半导体柱250可以形成在每个通道孔CH中。可以通过使用通过通道孔CH暴露的衬底100作为籽晶执行选择性外延生长(SEG)工艺来从衬底100生长出半导体柱250。半导体柱250可以包括具有与衬底100相同取向的材料。半导体柱250可以包括例如本征半导体材料或P型半导体材料。
电荷存储结构230可以形成在通道孔CH的侧壁上。电荷存储结构230可以覆盖通道孔CH的侧壁并且可以覆盖由通道孔CH暴露的半导体柱250的顶表面的一部分。
参考图5，电荷存储结构230可以包括顺序地形成在通道孔CH的侧壁上的阻挡绝缘层BLL、电荷存储层CTL和隧道绝缘层TL。例如，阻挡绝缘层BLL可以包括氧化硅层或高k电介质层(例如，Al2O3或HfO2)，电荷存储层CTL可以包括氮化硅层。隧道绝缘层TL可以包括氧化硅层或高k电介质层(例如，Al2O3或HfO2)。
竖直通道部分VC可以形成在形成有电荷存储结构230的通道孔CH中。竖直通道部分VC可以保形地覆盖电荷存储结构230的内侧壁和由电荷存储结构230暴露的半导体柱250的顶表面。竖直通道部分VC可以包括例如半导体材料。例如，竖直通道部分VC可以包括多晶硅层、有机半导体层或碳纳米结构中的至少一个。
间隙填充层240可以形成在由竖直通道部分VC围绕的内部空间中。间隙填充层240可以完全填充该内部空间。间隙填充层240可以例如使用旋涂玻璃(SOG)技术来形成。间隙填充层240可以包括绝缘材料，例如氧化硅层或氮化硅层。在形成间隙填充层240之前，可以通过在包括氢或重氢的气体气氛下执行的氢退火工艺来对竖直通道部分VC进行热处理。可以通过氢退火工艺治愈存在于竖直通道部分VC中的晶体缺陷。
焊盘D可以形成在竖直通道部分VC、电荷存储结构230和间隙填充层240上。在一些实施例中，电荷存储结构230、竖直通道部分VC和间隙填充层240的上部可以被蚀刻以形成凹入区域。可以通过用导电材料填充该凹入区域来形成焊盘D。在某些实施例中，可以通过用与竖直通道部分VC具有不同导电类型的掺杂物掺杂竖直通道部分VC的上部来形成焊盘D。
参考图11K，可以在模制结构MS上执行各向异性蚀刻工艺以形成公共源极沟槽T。在一些实施例中，可以在模制结构MS上形成第一层间绝缘层262，并且可以对第一层间绝缘层262和模制结构MS进行图案化，直到暴露衬底100的顶表面，从而形成公共源极沟槽T。公共源极沟槽T可以在第一方向X上延伸。因此，公共源极沟槽T可以具有例如在第一方向X上延伸的线形或矩形形状。
在第二方向Y上彼此间隔开的第一堆叠结构ST1和第二堆叠结构ST2可以通过形成公共源极沟槽T而形成在衬底100上。第一堆叠结构ST1和第二堆叠结构ST2中的每一个可以包括图案化的牺牲图案52、图案化的第一绝缘层220a和第二绝缘层220b、图案化的牺牲层440以及绝缘图案222。第一堆叠结构ST1和第二堆叠结构ST2的侧壁可以由公共源极沟槽T暴露。
可以去除通过公共源极沟槽T暴露的图案化的牺牲图案52和图案化的牺牲层440以形成凹入区域RR。可以通过执行湿蚀刻工艺和/或各向同性干蚀刻工艺来去除图案化的牺牲图案52和图案化的牺牲层440。凹入区域RR可以形成在绝缘图案222之间、最下面的绝缘图案222和第二绝缘层220b之间以及第一绝缘层220a和缓冲层15之间。
在一些实施例中，可以通过形成凹入区域RR的蚀刻工艺来通过凹入区域RR部分地蚀刻绝缘图案222以及第一绝缘层220a和第二绝缘层220b。因此，凹入区域RR的最小高度可以大于阻挡图案50的最小厚度。凹入区域RR的最小高度例如可以对应于在第三方向Z上彼此相邻的缓冲层15与第一绝缘层220a之间的最小距离、在第三方向Z上彼此相邻的第二绝缘层220b与最下面的绝缘图案222之间的最小距离以及在第三方向Z上彼此相邻的绝缘图案222之间的最小距离。可以使用包括磷酸的蚀刻溶液执行蚀刻工艺。
凹入区域RR可以从公共源极沟槽T横向延伸到绝缘图案222之间。绝缘图案222的顶表面和底表面以及电荷存储结构230的外侧壁的部分可以通过凹入区域RR而暴露。
可以在凹入区域RR中形成水平绝缘层224。例如，水平绝缘层224可以保形地覆盖绝缘图案222的表面、电荷存储结构230的外侧壁和第一层间绝缘层262的侧壁。水平绝缘层224可以使用具有优异的阶梯覆盖性的沉积工艺来形成。例如，水平绝缘层224可以使用CVD工艺或原子层沉积(ALD)工艺来形成。在一些实施例中，水平绝缘层224可以包括氧化硅层(例如，SiO2)或高k电介质层(例如，氧化铝(Al2O3)或氧化铪(HfO2))中的至少一个。
地选择栅电极210a、单元栅电极210b和串选择栅电极210c可以分别局部地形成在凹入区域RR中。在一些实施例中，可以形成金属层以填充公共源极沟槽T和凹入区域RR。可以去除形成在公共源极沟槽T中的金属层以形成地选择栅电极210a、单元栅电极210b和串选择栅电极210c。可以在通过公共源极沟槽T暴露的衬底100中形成单元掺杂区域CSR。可以使用离子注入工艺形成单元掺杂区域CSR。单元掺杂区域CSR可以具有与衬底100不同的导电类型。
再次参考图3，可以在公共源极沟槽T中形成接触结构270。接触结构270可以包括侧墙271和公共源极接触部272。侧墙271可以覆盖公共源极沟槽T的侧壁。公共源极接触部272可以形成为填充具有侧墙271的公共源极沟槽T的剩余空间。侧墙271可以包括例如氧化硅层或氮化硅层中的至少一个。公共源极接触部272可以包括例如金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)或过渡金属(例如，钛或钽)中的至少一种。
第二层间绝缘层280可以形成在第一层间绝缘层262上。第二层间绝缘层280可以覆盖第一层间绝缘层262和接触结构270的顶表面。第二层间绝缘层280可以包括例如氧化硅层。位线接触插塞292可以形成在焊盘D上。单元接触插塞294可以分别形成在地选择栅电极210a的端部、单元栅电极210b的端部和串选择栅电极210c的端部上。栅极接触插塞296可以分别形成在低压栅极图案33和高压栅极图案43上。源极/漏极接触插塞298可以分别形成在低压源级/漏级区SD1和高压源级/漏级区SD2上。接触插塞292、294、296和298可以包括例如金属层和金属硅化物层。
位线BL、第一互连线CL1和第二互连线CL2可以形成在第二层间绝缘层280上。位线BL可以电连接到位线接触插塞292，第一互连线CL1可以电连接到单元接触插塞294，并且第二互连线CL2可以电连接到栅极接触插塞296。
根据上述实施例中的一个或多个，外围电路区域上的高压栅极图案和低压栅极图案的顶表面可以处于比在地选择线和最下面的字线之间的绝缘层的顶表面低的高度处。因此，可以与形成在高压栅极图案和低压栅极图案上的阻挡图案一起形成被地选择线替代的牺牲图案。此外，高压栅极图案和低压栅极图案的至少侧壁上的绝缘层可以与在地选择线和最下面的字线之间的绝缘层同时形成。结果，可以简化半导体存储器件的制造工艺。
本文中已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅用于且将被解释为一般和描述性意义，而不是为了限制的目的。在一些情况下，如本领域普通技术人员在提交本申请时将清楚的，除非另有说明，否则结合特定实施例描述的特征、特性和/或元件可以单独地使用，或与结合其他实施例描述的特征、特性和/或元件相组合地使用。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的前提下，可以进行形式和细节上的各种改变。

Claims (20)

1.一种半导体存储器件，包括：
包括单元阵列区域和外围电路区域的衬底；
在所述衬底的所述单元阵列区域上的地选择线；
在所述地选择线上的字线；
在所述地选择线与所述字线之间的绝缘层；
在与所述衬底的顶表面垂直的方向上穿过所述地选择线、所述字线和所述绝缘层的竖直通道部分；以及
在所述衬底的所述外围电路区域上的第一外围电路栅极图案，其中所述绝缘层从所述单元阵列区域延伸到所述外围电路区域上以覆盖所述第一外围电路栅极图案的顶表面。
2.根据权利要求1所述的半导体存储器件，还包括：
在所述第一外围电路栅极图案和所述衬底之间的第一栅极绝缘图案，其中所述第一栅极绝缘图案的底表面比所述单元阵列区域中所述衬底的顶表面低。
3.根据权利要求2所述的半导体存储器件，还包括：
在所述衬底的所述外围电路区域上的第二外围电路栅极图案；以及
在所述第二外围电路栅极图案和所述衬底之间的第二栅极绝缘图案，其中所述第一栅极绝缘图案的厚度大于所述第二栅极绝缘图案的厚度，并且其中所述第一栅极绝缘图案的顶表面与所述第二栅极绝缘图案的顶表面处于基本相同的高度处。
4.根据权利要求1所述的半导体存储器件，还包括：
从所述绝缘层和所述第一外围电路栅极图案的顶表面之间延伸到所述绝缘层和所述衬底之间的阻挡图案。
5.根据权利要求4所述的半导体存储器件，其中所述阻挡图案包括与所述绝缘层不同的绝缘材料。
6.根据权利要求4所述的半导体存储器件，其中所述阻挡图案包括：
在所述第一外围电路栅极图案的顶表面上的第一部分；以及
在所述第一外围电路栅极图案的侧壁上的第二部分，其中所述第一部分的最小厚度大于所述第二部分的最小厚度。
7.根据权利要求4所述的半导体存储器件，其中所述绝缘层位于所述地选择线和所述阻挡图案之间。
8.根据权利要求4所述的半导体存储器件，还包括：
在所述衬底和所述地选择线之间的缓冲层，
其中所述缓冲层在所述绝缘层和所述衬底之间、在所述衬底和所述阻挡图案之间以及在所述阻挡图案和所述第一外围电路栅极图案之间延伸。
9.根据权利要求8所述的半导体存储器件，其中所述绝缘层与在所述地选择线和所述阻挡图案之间的所述缓冲层的顶表面接触。
10.根据权利要求1所述的半导体存储器件，其中所述第一外围电路栅极图案的顶表面处于所述地选择线和所述字线之间的高度处。
11.一种半导体存储器件，包括：
衬底，包括单元阵列区域、外围电路区域以及在所述单元阵列区域和所述外围电路区域之间的接触区域；
第一堆叠结构，在所述衬底的所述单元阵列区域和所述接触区域上，所述第一堆叠结构在第一方向上延伸，并且包括第一地选择线、第一字线以及在所述第一地选择线和所述第一字线之间的第一绝缘部分；
竖直通道部分，在与所述衬底的顶表面垂直的方向上穿过所述单元阵列区域上的所述第一堆叠结构；
外围电路栅极图案，在所述衬底的所述外围电路区域上；以及
第二绝缘部分，覆盖所述外围电路栅极图案的顶表面，其中所述第二绝缘部分的顶表面低于所述第一字线的顶表面，并且其中所述第一绝缘部分延伸到所述外围电路区域上，并且连接到所述第二绝缘部分。
12.根据权利要求11所述的半导体存储器件，还包括：
第二堆叠结构，在所述衬底的所述单元阵列区域和所述接触区域上，所述第二堆叠结构在与所述第一方向相交的第二方向上与所述第一堆叠结构间隔开，其中：
所述第二堆叠结构包括第二地选择线、第二字线以及在所述第二地选择线与所述第二字线之间的第三绝缘部分，
所述第三绝缘部分延伸到所述外围电路区域上，以便连接到所述第二绝缘部分，以及
所述第一绝缘部分和所述第三绝缘部分在所述第一方向上彼此平行地延伸。
13.根据权利要求12所述的半导体存储器件，还包括：
第四绝缘部分，在所述衬底的所述接触区域上的所述第一绝缘部分和所述第三绝缘部分之间，其中所述第四绝缘部分在所述第二方向上延伸，以便连接到所述第一绝缘部分和所述第三绝缘部分。
14.根据权利要求13所述的半导体存储器件，其中所述第四绝缘部分在所述第一地选择线和所述第二地选择线之间延伸。
15.根据权利要求11所述的半导体存储器件，其中所述第一绝缘部分的顶表面处于比所述第二绝缘部分的顶表面低的高度处或与所述第二绝缘部分的顶表面基本相同的高度处。
16.一种半导体存储器件，包括：
单元区域；
外围电路区域；
堆叠在所述单元区域中的多条字线；以及
在所述外围电路区域中的第一晶体管，其中所述第一晶体管的顶层处于等于或低于所述字线中最下面一条字线的高度。
17.根据权利要求16所述的半导体存储器件，还包括：
在所述外围电路区域中的第二晶体管，
其中所述第二晶体管的顶层处于等于或低于所述字线中最下面一条字线的高度。
18.根据权利要求17所述的半导体存储器件，其中：
所述第一晶体管是低压晶体管，以及
所述第二晶体管是高压晶体管。
19.根据权利要求17所述的半导体存储器件，其中所述第一晶体管和所述第二晶体管的顶层处于相同的高度处。
20.根据权利要求19所述的半导体存储器件，其中：
所述第一晶体管具有第一栅极绝缘层，
所述第二晶体管具有第二栅极绝缘层，以及
所述第一栅极绝缘层和所述第二栅极绝缘层具有相同的厚度。
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