CN108573979A - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括多个堆叠结构和多个分离绝缘层，所述多个堆叠结构包括顺序地堆叠在衬底上并且沿第一方向设置的栅电极，所述多个分离绝缘层的每一个设置在所述堆叠结构之间。多个竖直柱穿透每个堆叠结构并且连接到所述衬底。多个位线设置在所述竖直柱上并且沿第一方向跨所述堆叠结构延伸。多个位线接触结构将所述竖直柱连接到所述位线。多个第一单元虚拟线设置在所述多个分离绝缘层上，并沿与所述第一方向交叉的第二方向延伸。

Description

半导体器件
相关申请的交叉引用
该美国非临时专利申请基于35U.S.C§119，要求于2017年3月7日递交的韩国专利申请No.10-2017-0029010的优先权，其全部内容通过引用合并于此。
技术领域
本发明构思涉及一种半导体器件，并且更具体地涉及具有多个三维排列的存储单元的三维半导体器件。
背景技术
闪存可以包括存储器阵列，所述存储器阵列包括以行和列方式排列的非易失性存储单元。这些单元可以分组为块。NAND存储器阵列可以包括闪存的基本架构。3D NAND闪存器件可以包括彼此堆叠的电荷存储器件的多个串。各个串的电荷存储器件可以共享公共沟道区，例如在半导体材料的相应柱中形成的公共沟道区。多个串的每个组可以包括共享多个字线的一组串。多个串的每个组可以包括由对应位线耦接的一组串。
发明内容
根据本发明构思的示例性实施例，一种半导体器件可以包括多个堆叠结构和多个分离绝缘层，所述多个堆叠结构包括顺序地堆叠在衬底上并且沿第一方向设置的栅电极，所述多个分离绝缘层中的每一个设置在所述堆叠结构之间；多个竖直柱，所述多个竖直柱穿透所述堆叠结构中的每一个并且连接到所述衬底；多个位线，所述多个位线设置在所述竖直柱上并沿第一方向跨所述堆叠结构延伸；多个位线接触结构，所述多个位线接触结构将所述竖直柱连接到所述位线；以及多个第一单元虚拟线，所述多个第一单元虚拟线设置在所述多个分离绝缘层上并且沿与所述第一方向交叉的第二方向延伸。
根据本发明构思的示例性实施例，一种半导体器件可以包括：衬底，所述衬底包括单元阵列区域和虚拟区域；多个堆叠结构，所述多个堆叠结构包括竖直堆叠在所述衬底上的栅电极；多个堆叠结构，沿所述第一方向设置并且沿与所述第一方向交叉的第二方向延伸；多个竖直柱，所述多个竖直柱穿透每个堆叠结构并且连接到所述衬底；多个位线，沿第一方向跨所述堆叠结构延伸；多个位线接触结构，设置在穿透所述单元阵列区域上的所述堆叠结构的竖直柱上；以及多个单元虚拟线，所述多个单元虚拟线在截面图中设置在所述堆叠结构与所述位线之间，并且在平面图中不与所述位线接触结构重叠的同时构成栅格结构。
附图说明
图1是示出了根据本发明构思的示例性实施例的半导体器件中的单元阵列区域CAR和外围电路区域的示意图。
图2是示出了根据本发明构思的示例性实施例的半导体器件的单元阵列的电路图。
图3是用于解释根据本发明构思的示例性实施例的半导体器件的平面图。
图4A、图4B和图4C是分别沿图3的I-I′线、II-II′线和III-III′线得到的截面图。
图5A和图5B是与图4A的部分A相对应的放大视图。
图6A、图6C和图6D是与图3的部分B相对应的放大平面图，示出了根据本发明构思的示例性实施例的竖直柱、位线接触结构和位线的布置。
图6B是示出根据本发明构思的示例性实施例的竖直柱、位线接触结构和位线的布置的部分截面图。
图7是与图3的单元阵列区域相对应的平面图，示出了根据本发明构思的示例性实施例的半导体器件。
图8是根据示例性实施例的沿图7的I-I′线得到的截面图。
图9是示出根据本发明构思的示例性实施例的半导体器件的平面图。
图10A至图15A是与图3的I-I'线相对应的截面图，示出了根据本发明构思的示例性实施例的制造半导体器件的方法。
图10B至图15B是根据示例性实施例的与图3的II-II'线相对应的截面图。
图16和图18是根据本发明构思的示例性实施例的半导体器件的平面图。
图17是根据示例性实施例的沿图16的A-A′线得到的截面图。
图19是根据示例性实施例的沿图18的A-A′线得到的截面图。
具体实施方式
在下文中，将结合附图详细描述本发明构思的示例性实施例。
图1是示出根据本发明构思的示例性实施例的半导体器件的示意图。
参考图1，半导体器件可以包括单元阵列区域CAR和外围电路区域。外围电路区域可以包括行解码器区域ROW DCR、页缓冲器区域PBR、列解码器区域COL DCR和控制电路区域。在一些实施例中，可以在单元阵列区域CAR和每个行解码器区域ROW DCR之间设置连接区域CNR。
单元阵列区域CAR可以包括由多个存储单元组成的存储单元阵列。存储单元阵列可以包括三维排列的存储单元、电连接到所述存储单元的多个字线以及电连接到所述存储单元的多个位线。
行解码器区域ROW DCR可以被设置有选择存储单元阵列的字线的行解码器，并且连接区域CNR可以被设置有将存储单元阵列和行解码器彼此电连接的布线结构。行解码器可以根据地址信息来选择存储单元阵列的字线之一。行解码器可以响应于来自控制电路的控制信号而将字线电压提供给所选择的字线和未选择的字线。
页缓冲器区域PBR可以被设置有读取在存储单元中存储的数据的页缓冲器。根据操作模式，页缓冲器可以将数据临时存储在存储单元中或者读出在存储单元中存储的数据。页缓冲器可以在编程操作模式下用作写入驱动器，并且在读取操作模式下用作读出放大器。
列解码器区域COL DCR可以被设置有与存储单元阵列的位线连接的列解码器。列解码器可以提供页缓冲器和外部设备(例如，存储器控制器)之间的数据传输路径。
图2是示出了根据本发明构思的示例性实施例的半导体器件的单元阵列的电路图。
参考图2，单元阵列可以包括公共源极线CSL、多个位线BL以及设置在公共源极线CSL和位线BL之间的多个单元串CSTR。
位线BL可以二维地布置，并且多个单元串CSTR可以与每个位线BL并联连接。单元串CSTR可以共同连接到公共源极线CSL。也就是说，多个单元串CSTR可以设置在多个位线BL和一个公共源极线CSL之间。例如，公共源极线CSL可以设置成二维排列的多个公共源极线。在这种结构中，可以向公共源极线CSL供应相同的电压，或者可以彼此独立地电控制公共源极线CSL。
每个单元串CSTR可以包括与公共源极线CSL相耦接的接地选择晶体管GST、与位线BL相耦接的串选择晶体管SST以及设置在地选择晶体管GST和串选择晶体管SST之间的多个存储器单元晶体管MCT。接地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以串联连接。
公共源极线CSL可以共同连接到接地选择晶体管GST的源极。在公共源极线CSL和位线BL之间设置的接地选择线GSL、多个字线WL0至WL3以及多个串选择线SSL可以分别用作接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极。每个存储单元晶体管MCT可以包括数据存储元件。
图3是用于解释根据本发明构思的示例性实施例的半导体器件的平面图。图4A、图4B和图4C是分别沿图3的I-I′线、II-II′线和III-III′线得到的截面图。图5A和图5B是与图4A的部分A相对应的放大视图。
参考图3、图4A至4C和图5A，衬底100可以设置为包括单元阵列区域CAR、连接区域CNR以及在单元阵列区域CAR与连接区域CNR之间的边界区域BDR。衬底100可以是具有第一导电类型的半导体衬底，例如p型导电性。所述半导体衬底可以包括从以下组成的组中选择的至少一种：单晶硅层、SOI(绝缘体上硅)衬底、在硅锗(SiGe)层上形成的硅层、在绝缘层上形成的单晶硅层和在绝缘层上形成的多晶硅层。
可以在衬底100上设置多个堆叠结构ST。如图3所示，堆叠结构ST可以沿第一方向D1延伸，并且可以沿与第一方向D1交叉(例如垂直)的第二方向D2彼此间隔开。例如，堆叠结构ST可以从单元阵列区域CAR向连接区域CNR延伸，并且可以通过沿第一方向D1延伸的第一分离区域140沿第二方向D2彼此间隔开。
每个堆叠结构ST可以包括竖直且交替地堆叠在衬底100上的绝缘图案116和栅电极EL。栅电极EL可以包括顺序地堆叠在衬底100上的接地选择线GSL、字线WL和串选择线SSL。接地选择线GSL、字线WL和串选择线SSL可以分别对应于参考图2讨论的接地选择线GSL、字线WL0至WL3和串选择线SSL。接地选择线GSL和串选择线SSL均可以分别设置为单个，并且六个字线WL可以堆叠在接地选择线GSL和串选择线SSL之间，但是本发明构思的实施例不限于此。接地选择线GSL和串选择线SSL均可以设置为多个，并且可以设置七个或更多个字线WL。栅电极EL可以包括掺杂硅、金属(例如钨)、金属氮化物、金属硅化物或其组合。
绝缘图案116可以具有基于半导体器件的特性而改变的厚度。例如，绝缘图案116可以具有基本上相同的厚度。替代地，绝缘图案116的至少一个(例如，最上面的绝缘图案)可以形成得比字线WL之间的其它绝缘图案116更厚。绝缘图案116可以包括例如氧化硅层。缓冲绝缘层105可以设置在衬底100和堆叠结构ST之间。缓冲绝缘层105的厚度可以比覆盖缓冲绝缘层105的绝缘图案116的厚度小。缓冲绝缘层105可以是例如氧化硅层。
堆叠结构ST均可以具有在连接区域CNR上的阶梯状结构。详细地说，堆叠结构ST均可以具有在连接区域CNR上的高度，并且所述高度可以随者远离单元阵列区域CAR(即，沿第一方向D1)步进地减小。换句话说，栅电极EL可以具有随着相距衬底100的顶表面的距离增加而减小的面积。在这种结构中，栅电极EL可以具有在连接区域CNR上的不同水平位置处的侧壁，并且除了最上面的栅电极(例如，串选择线SSL)之外的每个栅电极EL可以具有通过相邻的上部栅电极EL暴露的端部。
第一分离绝缘层142可以设置在彼此相邻的堆叠结构ST之间。也就是说，第一分离绝缘层142可以设置在第一分离区域140中。第一分离绝缘层142可以水平地分离彼此相邻的堆叠结构ST的栅电极EL。可以在第一分离绝缘层142下的衬底100中设置公共源极区域CSR。公共源极区域CSR可以在衬底100中沿第一方向D1延伸。公共源极区域CSR可以具有与第一导电性不同的第二导电性(例如，n型导电性)。如图4C所示，公共源极区域CSR可以耦接到穿透第一分离绝缘层142的公共源极柱塞144。例如，公共源极柱塞144可以穿透第一分离绝缘层142并且可以局部地耦接到公共源极区域CSR。公共源极柱塞144可以具有柱形形状。多个公共源极柱塞144可以沿第二方向D2布置以穿透对应的第一分离绝缘层142，并且共同电连接至沿第二方向D2延伸的一条公共源极线CSL。尽管在图中未示出，但是单个第一分离绝缘层142可以在其中被设置有沿第一方向D1布置的多个公共源极柱塞144。
堆叠结构ST可以被竖直孔125穿透，通过所述竖直孔暴露衬底100，并且所述竖直柱VP可以设置在竖直孔125中。衬底100可以耦接到穿透堆叠结构ST的竖直柱VP。此外，竖直柱VP可以与栅电极EL组合。竖直柱VP可以均具有从衬底100向上延伸(即沿第三方向D3延伸)的主轴。导电焊盘D可以位于每个竖直柱VP的上端处或上端上。导电焊盘PAD可以由掺杂杂质区域或者导电材料组成。
竖直柱VP可以包括半导体材料或导电材料。在一些实施例中，如图5A所示，每个竖直柱VL可以包括下部半导体图案LSP和上部半导体图案USP。例如，下部半导体图案LSP和上部半导体图案USP可以包括硅(Si)、锗(Ge)或其组合，并且具有彼此不同的晶体结构。下部半导体图案LSP和上部半导体图案USP可以具有从单晶结构、非晶结构和多晶结构中选择的一个或多个。下部半导体图案LSP和上部半导体图案USP可以是未掺杂杂质的或掺杂杂质的，所述杂质的导电性与衬底100的导电性相同。
衬底100可以与穿透接地选择线GSL的下部半导体图案LSP直接接触。下部半导体图案LSP可以具有插入到衬底100中的下端。上部半导体图案USP可以包括第一半导体图案SP1和第二半导体图案SP2。第一半导体图案SP1可以耦接到下部半导体图案LSP，并且可以具有底端封闭的通心粉或管道形状。在实施例中，第一半导体图案SP1可以具有填充有填充绝缘层127的内部。第一半导体图案SP1可以与第二半导体图案SP2的的内壁以及下部半导体图案LSP的顶表面相接触。在这种结构中，第一半导体图案SP1可以将第二半导体图案SP2电连接到下部半导体图案LSP。第二半导体图案SP2可以具有顶端和底端开放的通心粉或管道形状。第二半导体图案SP2可以与下部半导体图案LSP间隔开而不与其接触。栅极电介质层GD可以插入在下部半导体图案LSP和接地选择线GSL之间。栅极电介质层GD可以是例如氧化硅层。
在其他实施例中，竖直柱VP可以不具有下部半导体图案LSP。例如，如图5B所示，竖直柱VP可以由第一半导体图案SP1和第二半导体图案SP2组成。衬底100可以与穿透接地选择线GSL的第一半导体图案SP1直接接触。在实施例中，第一半导体图案SP1可以与第二半导体图案SP2的的内壁以及衬底100的顶表面相接触。在这种结构中，第一半导体图案SP1可以将第二半导体图案SP2电连接到衬底100。第一半导体图案SP1的底表面可以低于衬底100的顶表面。
穿透一个堆叠结构ST的竖直柱VP可以包括沿第二方向D2或沿与第二方向D2相反的方向以Z字形方式设置的第一、第二、第三和第四竖直柱VP1、VP2、VP3和VP4。例如，第一竖直柱VP1和第三竖直柱VP3可以沿第二方向D2彼此相邻，并且相对于第二竖直柱VP2和第四竖直柱VP4沿对角线方向设置。第一至第四竖直柱VP1至VP4中的每一个可以设置成多个，其可以沿第一方向D1设置以构成一行。在一些实施例中，耦接到一个串选择线SSL(换句话说，穿透一个堆叠结构ST)的第一至第四竖直柱VP1至VP4以及耦接到下一个相邻的串选择线SSL的第一至第四竖直柱VP1至VP4可以布置成关于第一分离绝缘层142镜像对称。本实施例示出了用构成四行的竖直柱VP1至VP4穿透每个堆叠结构ST，但是本发明构思不限于此。穿透一个串选择线SSL的竖直柱VP的行数可以不同地改变。
构成多个行的一些竖直柱VP可以是虚拟竖直柱DVP1和DVP2。例如，虚拟竖直柱DVP1和DVP2可以包括在单元阵列区域CAR上设置的第一虚拟竖直柱DVP1和在边界区域BDR上设置的第二虚拟竖直柱DVP2。如在平面图中看到的，第一虚拟竖直柱DVP1可以设置为与公共电源线CSL的相对侧中的一个相邻，并且沿第二方向D2以Z字形方式布置。虚拟竖直柱DVP1和DVP2可以上面没有设置位线下触点152和/或位线上触点172，这将在下面讨论。因此，虚拟竖直柱DVP1和DVP2可以不连接到将在下面讨论的位线BL1和BL2。尽管图中未示出，但是堆叠结构ST可以被在连接CNR上设置的其他虚拟竖直柱穿透。
数据存储层DS可以设置在堆叠结构ST和竖直柱VP之间。如图5A所示，数据存储层DS可以包括竖直绝缘层VL和水平绝缘层HL。竖直绝缘层VL可以穿透堆叠结构ST，并且水平绝缘层HL可以从栅电极EL和竖直绝缘层VL之间延伸到栅电极EL的顶表面和底表面上。在一些实施例中，本发明构思的半导体器件可以是NAND闪存器件。例如，数据存储层DS可以包括隧道绝缘层、电荷存储层和阻挡绝缘层。电荷存储层可以是电荷俘获层或包括导电纳米颗粒在内的绝缘层。更详细地，电荷存储层可以包括氮化硅层、氮氧化硅层、富硅氮化物层和纳米晶硅(Si)层中的一种或多种。隧道绝缘层可以包括带隙比电荷存储层的带隙大的材料之一。例如，隧道绝缘层TL可以是氧化硅层。阻挡绝缘层可以包括包含氧化硅层在内的第一阻挡层和包含诸如氧化铝层或氧化铪层的高k电介质层在内的第二阻挡层中的一个或多个。在数据存储层DS中存储的数据可以通过由栅电极EL和包括半导体材料的竖直柱VP之间的电压差感应的福勒-诺德海姆隧道效应来改变。
衬底100可以在其整个表面上被设置有覆盖多个堆叠结构ST的掩埋绝缘层120。掩埋绝缘层120可以具有在连接区域CNR上的竖直厚度，并且竖直厚度可以在远离单元阵列区域CAR时步进地增加。掩埋绝缘层120可以具有平坦化的顶表面。竖直柱VP可以具有与掩埋绝缘层120的顶表面基本上相同高度的顶表面。也就是说，竖直柱VP的顶表面可以与掩埋绝缘层120的顶表面共面。掩埋绝缘层120可以在其上依次被设置有覆盖堆叠结构ST的第一、第二和第三层间电介质层150、160和170。掩埋绝缘层120以及每个层间电介质层150、160和170可以包括氧化硅层、氮化硅层、氮氧化硅层和介电常数低于氧化硅层的介电常数的低k电介质层中的一个或多个。
位线BL1和BL2可以设置在单元阵列区域CAR的第三层间电介质层170上。位线BL1和BL2可以在沿第二方向D2延伸的同时跨堆叠结构ST延伸。位线BL1和BL2可以包括沿第一方向D1交替设置的第一位线BL1和第二位线BL2。根据本发明构思的实施例，第一位线BL1和第二位线BL2中的每一个可以通过对应的位线接触结构BCS共同连接到沿第二方向D2彼此间隔开的至少一对竖直柱VP。例如，如图3所示，第一位线BL1可以共同电连接到跨第一分离绝缘层142沿第二方向D2彼此间隔开的一对第一竖直柱VP1。类似地，第二位线BL2可以共同电连接到跨第一分离绝缘层142沿第二方向D2彼此间隔开的一对第三竖直柱VP3。在这个意义上，共同连接至位线BL1和BL2之一的一对竖直柱VP可以沿第二方向D2彼此间隔开，并且可以分别耦接到串选择线SSL。位线BL1和BL2可以不设置在边界区域BDR的第三层间电介质层170上。
每个位线接触结构BCS可以包括位线下触点152和位线上触点172。位线下触点152可以在穿透第一层间电介质层150的同时耦接到竖直柱VP。位线上触点172可以穿透第二层间电介质层160和第三层间电介质层170，并且可以将位线下触点152连接到位线BL1和BL2中的对应一个位线。在实施例中，位线上触点172可以具有耦接到位线BL1和BL2中的一个位线的顶表面以及耦接到位线下触点152的底表面。下文中，参考图6A至6D详细描述竖直柱VP、位线接触结构BCS和位线BL1和BL2的布置。图6A、图6C和图6D是与图3的部分B相对应的放大平面图，用于解释根据本发明构思的示例性实施例的竖直柱、位线接触结构和位线的布置。图6B是用于解释根据本发明构思的示例性实施例的竖直柱、位线接触结构和位线的布置的部分截面图。
参考图6A和图6B，竖直柱VP的顶表面可以具有从位线上触点172的顶表面的中心C3(或者位线上触点172的中心轴)偏移的中心C1(或者竖直柱VP的中心轴)。也就是说，位线上触点172可以从位线上触点172下的竖直柱VP的顶表面的中心C1沿特定方向偏移。例如，位线上触点172中的每一个的顶表面可以具有从竖直柱VP的顶表面的中心C1沿第一方向D1或与第一方向D1相反的方向偏移的中心C3。
详细地说，如图6A所示，第一竖直柱VP1可以在其上被设置有沿与第一方向D1相反的方向偏移的位线上触点172，其与第一位线BL1重叠并且与第二位线BL2间隔开。第三竖直柱VP3可以在其上被设置有沿第一方向D1偏移的位线上触点172，其与第二位线BL2重叠并且与第一位线BL1间隔开。这样，位线BL1和BL2可以分别连接到沿第二方向D2彼此间隔开并且连接到一条串选择线SSL的一对竖直柱VP1和VP3。在一些实施例中，位线下触点152的顶表面的中心C2和竖直柱VP的顶表面的中心C1可以沿与衬底100的顶表面垂直的第三方向D3对齐。然而，本发明构思的实施例不限于此。
在其他实施例中，位线下触点152的顶表面的中心C2可以从竖直柱VP的顶表面的中心C1偏移。例如，如图6C所示，位线下触点152的顶表面的中心C2可以从位线下触点152下的第一竖直柱VP1的顶表面的中心C1沿与第一方向D1相反的方向偏移。备选地，位线下触点152的顶表面的中心C2可以从位线下触点152下的第三竖直柱VP3的顶表面的中心C1沿第一方向D1偏移。
在其他实施例中，位线上触点172的顶表面的中心C3可以从竖直柱VP的顶表面的中心C1沿对角线方向偏移。在这种描述中，对角线方向可以意味着与第一方向D1和第二方向D2中的所有方向都交叉的方向。例如，如图6D所示，位线下触点152的顶表面的中心C2可以从位线下触点152下的第一竖直柱VP1的顶表面的中心C1沿第一对角线方向D4偏移。备选地，位线下触点152的顶表面的中心C2可以从位线下触点152下的第三竖直柱VP3的顶表面的中心C1沿第二对角线方向D5偏移。
如图6A、图6C和图6D所示，位线上触点172可以具有平面椭圆形状，所述平面椭圆形状具有长轴和短轴。例如，位线上触点172可以具有与第二方向D2平行的长轴和与第一方向D1平行的短轴。如图6B所示，位线上触点172的竖直长度可以大于位线下触点152的竖直长度。
参考图3、图4A至图4C和图5A，虚拟线162、164和166可以设置在第二层间电介质层160中。虚拟线162、164和166可以包括设置在单元阵列区域CAR上的第二层间电介质层160中的单元虚拟线162和164以及设置在边界区域BDR上的第二层间电介质层160中的外围虚拟线166。单元虚拟线162、164和外围虚拟线166可以与第二层间电介质层160的顶表面共面。换句话说，单元虚拟线162、164和外围虚拟线166的顶表面可以比位线下触点152高并且比位线上触点172的顶表面低。
单元虚拟线162和164可以设置在没有形成位线下触点152的区域上。例如，单元虚拟线162和164可以包括设置在彼此相邻的堆叠结构ST之间的第一分离绝缘层142上的第一单元虚拟线162和设置在公共源极线CSL下的第二单元虚拟线164。也就是说，如在平面图中所看到的，第一单元虚拟线162可以与第一分离绝缘层142重叠，并且第二单元虚拟线164可以与公共源极线CSL重叠。如上所述，与公共电源线CSL相邻的竖直柱可以对应于第一虚拟竖直柱DVP1，并且位线下触点152可以不设置在第一虚拟竖直柱DVP1上。公共源极线CSL可以被定位在与位线BL1和BL2相同的水平处。例如，公共源极线CSL可以设置在单元阵列区域CAR的第三层间电介质层170上，并插入到位线BL1和BL2之间。
根据本发明构思的实施例，多个第一单元虚拟线162可以沿第一方向D1延伸，同时每个都设置在沿第二方向D2彼此间隔开的第一分离绝缘层142中的对应一个上。第二单元虚拟线164可以沿公共源极线CSL沿第二方向D2延伸，并且可以连接到多个第一单元虚拟线162。第二单元虚拟线164可以部分地重叠每个第一单元虚拟线162。尽管图中未示出，但是第二单元虚拟线164可以设置成沿第一方向D1设置的多个。在这种情况下，第一单元虚拟线162和第二单元虚拟线164可以构成晶格或栅格结构。
第一下触点154可以设置在第二单元虚拟线164与公共源极柱塞144之间。例如，单元阵列区域CAR上的第一层间电介质层150可以在其中被设置有第一下触点154，第一下触点154中的每一个可以将公共源极柱塞144中对应一个连接到第二单元虚拟线164。一个第二单元虚拟线164可以共同连接到沿第二方向D2设置的多个第一下触点154。
第一上触点174可以设置在第二单元虚拟线164和公共源极线CSL之间。例如，第一上触点174可以设置在单元阵列区域CAR上的第三层间电介质层170上，并且可以将第二单元虚拟线164连接到公共源极线CSL。第一上触点174可以设置为多个，并且多个第一上触点174可以沿第二方向D2布置。如在平面图中所看到的，公共源极柱塞144、第一下触点154和第一上触点174可以被定位在第一和第二单元虚拟线162和164之间的交叉点处。因此，公共源极线CSL可以通过第一上触点174、第二单元虚拟线164和第一下触点154电连接到多个公共源极柱塞144。
外围虚拟线166可以设置在边界区域BDR上的第二层间电介质层160中，同时与单元虚拟线162和164间隔开。外围虚拟线166可以沿第一方向D1设置并且可以具有沿第二方向D2延伸的线性形状。在一些实施例中，边界区域BDR可以在其上被设置有三条外围虚拟线166，但是本发明构思不限于此。
连接区域CNR可以在其上被设置有将竖直堆叠的栅电极EL连接到外围逻辑电路(例如，解码器)的布线结构。详细地，连接区域CNR可以在其上被设置有接触柱塞148，所述接触柱塞穿透掩埋绝缘层120并且耦接到栅电极EL的端部。接触柱塞148可以具有与掩埋绝缘层120的顶表面共面的顶表面，并且具有随着远离单元阵列区域CAR而增加的竖直长度。第二下触点156均可以设置在接触柱塞148中的对应一个上。第二下触点156可以穿透第一层间电介质层150并且可以耦接到接触柱塞148。接触柱塞148可以包括金属(例如钨)和导电金属氮化物(例如，氮化钛、氮化钽或氮化钨)中的一种或多种。
连接区域CNR上的第二层间电介质层160可以在其上被设置有沿第一方向D1设置的下部线168。每个下部线168可以共同耦接到沿第二方向D2彼此间隔开的一对第二下触点156。因此，每个下部线168可以共同连接到沿第二方向D2彼此间隔开的一对接触柱塞148。下部线168均可以具有沿第二方向D2具有长轴的条形，但是本发明构思不限于此。下部线168可以具有与第二层间电介质层160共面的顶表面。
上部线180可以设置在下部线168上。上部线180可以被定位在与位线BL1和BL2相同的水平处。例如，上部线180可以设置在连接区域CNR的第三层间电介质层170上。上部线180可以通过第二上触点176连接到下部线168。第二上触点176可以设置在连接区域CNR的第三层间电介质层170中。如在平面图中所看到的，第二上触点176可以与第一分离绝缘层142重叠并且可以沿第一方向D1彼此间隔开地设置。在一些实施例中，上部线180中的每一个可以包括沿第一方向D1延伸的第一部分和从第一部分的端部沿第二方向D2或与第二方向D2相反的方向延伸的第二部分。例如，每条上部线180可以具有“L”形状。然而，本发明构思的实施例不限于此。上部线180的第二部分可以耦接到第二上部触点176。上部线180的第二部分可以具有随着接近单元阵列区域CAR而增加的长度。
触点152、154、156、172、174和176、虚拟线162、164和166、位线BL1和BL2、公共源极线CSL、线168和180均可以包括金属(例如钨或铜)和导电金属氮化物(例如，氮化钛、氮化钽或氮化钨)中的一个或多个。在一些实施例中，第一金属(例如，钨)可以被包括在触点152、154、156、172、174和176、虚拟线162、164和166以及下部线168中，并且第二金属(例如，铜)可以被包括在位线BL1和BL2、公共源极线CSL和上部线180中。
根据本发明构思的实施例，竖直柱VP可以通过位线接触结构BCS直接连接到位线BL1和BL2。位线BL1和BL2中的一个可以通过对应的位线接触结构BCS共同连接到沿第二方向D2彼此间隔开的一对竖直柱VP，并且每对竖直柱都耦接到串选择线SSL中的对应一个。也就是说，本发明构思的实施例可以不具有辅助线，要求辅助线将沿第二方向D2彼此相邻的各对位线下触点152连接在一起。通常，辅助线可以形成在单元阵列区域CAR上的第二层间电介质层160中，并且与连接区域CNR上的下部线168同时形成。当在没有辅助线的情况下形成下部线168时，由于单元阵列区域CAR和连接区域CNR之间的图案密度差异，可能发生故障(例如由CMP引起的凹陷)。相反，根据本发明构思的实施例，可以在单元阵列和边界区域CAR和BDR上的第二层间电介质层160中形成虚拟线162、164和166，使得可以最小化或减少由上述图案密度差异引起的故障的发生。
图7是与图3的单元阵列区域相对应的平面图，示出了根据本发明构思的示例性实施例的半导体器件。图8是沿图7的线I-I'截取的截面图。为了简化描述，将省略与参考图3、图4A至图4C和图5A如上所述的半导体器件的技术特征相同的技术特征的详细解释。
参考图7和图8，每个堆叠结构ST中的串选择线SSL可以分成两个串选择线。例如，堆叠结构ST中的每一个可以包括跨第二分离绝缘层146沿第二方向D2彼此间隔开的第一串选择线SSL1和第二串选择线SSL2。第二分离绝缘层146可以设置在第二分离区域145中。第二分离区域145可以只划分串选择线SSL而不划分串选择线SSL下的栅电极EL。参考图8，第二分离绝缘层146可以具有高于最上面的字线WL的顶表面且等于或低于串选择线SSL的底表面的底表面。
根据本发明构思的示例性实施例的分离绝缘层可以包括沿第二方向D2彼此间隔开的第一分离绝缘层142和第二分离绝缘层146，并且第一分离绝缘层142和第二分离绝缘层146可以限定串选择线。沿第二方向D2彼此间隔开的分离绝缘层中的至少一个可以是将字线WL沿第二方向D2分离的分离绝缘层。在一些实施例中，第一分离绝缘层142可以是将字线WL沿第二方向D2分离的分离绝缘层，并且第二分离绝缘层146可以是将串选择线SSL分离的分离绝缘。第二分离绝缘层146的宽度可以小于第一分离绝缘层142的宽度。第一分离绝缘层142和第二分离绝缘层146可以沿第二方向D2交替地设置。
穿透一个堆叠结构ST的竖直柱VP可以包括沿第二方向D2以Z字形方式设置的第一竖直柱V1至第八竖直柱VP8。第一至第四竖直柱VP1至VP4可以耦接至第一串选择线SSL1，并且第五至第八竖直柱VP5至VP8可以耦接至第二串选择线SSL2。例如，第一竖直柱VP1和第三竖直柱VP3可以沿第二方向D2彼此相邻，并且相对于第二竖直柱VP2和第四竖直柱VP4沿对角线方向设置。类似地，第五竖直柱VP5和第七竖直柱VP7可以沿第二方向D2彼此相邻，并且相对于第六竖直柱VP6和第八竖直柱VP8沿对角线方向设置。第一至第八竖直柱VP1至VP8中的每一个可以设置成多个，其可以沿第一方向D1构成一行。在平面图中，穿透第一串选择线SSL1的第一至第四竖直柱VP1至VP4以及穿透第二串选择线SSL2的第五至第八竖直柱VP5至VP8可以被布置为关于第二分离绝缘层镜像对称146。例如，第四和第八竖直柱VP4和VP8可以跨第二分离绝缘层146沿第二方向D2彼此相邻。
根据本发明构思的实施例，第三虚拟竖直柱DVP3可以进一步设置在单元阵列区域CAR上。第三虚拟竖直柱DVP3可以穿透第二分离绝缘层146，并且可以设置成沿第一方向D1构成一行。类似地，第一虚拟竖直柱DVP1和第二虚拟竖直柱DVP2、第三虚拟竖直柱DVP3可以具有与竖直柱VP相同的结构，并且可以在其上不具有位线下触点152。换句话说，当在包括由第二分离绝缘层146划分的串选择线SSL1和SSL2在内的堆叠结构ST中设置九行竖直柱时，第三虚拟竖直柱DVP3可以是第五行上的竖直柱。
图5B和图6A至图6D的实施例也可以适用于图7和图8的实施例。
图9是与图7相对应的平面图，示出了根据本发明构思的示例性实施例的半导体器件。
参考图9，第二单元虚拟线164可具有从第二单元虚拟线164的相对侧壁沿第一方向D1或与第一方向D1相反的方向延伸的突起164P。最相邻的突起164P可以沿相反的方向突出。突起164P可以沿第二方向D2以Z字形方式设置。如在平面图中所看到的，每个突起164P可以与在每个突起164P下设置的第一虚拟竖直柱DVP1或第三虚拟竖直柱DVP3重叠。在当前实施例中讨论的第二单元虚拟线164的特征也可以适用于图3、图4A至图4C和图5A的其他实施例。
图10A至图15A是与图3的I-I'线相对应的截面图，用于解释根据本发明构思的示例性实施例的制造半导体器件的方法。图10B和图15B是与图3的线II-II'相对应的截面图。
参考图3、图10A和图10B，衬底100可以设置为包括单元阵列区域CAR、连接区域CNR以及在单元阵列区域CAR与连接区域CNR之间的边界区域BDR。衬底100可以是具有第一导电类型的半导体衬底，例如p型导电性。
薄层结构110可以形成在衬底100的整个表面上。薄层结构110可以包括交替且重复地堆叠在衬底100上的牺牲层112和绝缘层114。牺牲层112可以由能够在具有相对于绝缘层114的蚀刻选择性的情况下进行蚀刻的材料构成。例如，牺牲层112可以是硅层、碳化硅层、氮氧化硅层和氮化硅层中的一种或多种。绝缘层114可以是硅层、氧化硅层、碳化硅层、氮氧化硅层和氮化硅层中的一种或多种，并且可以具有与牺牲层112不同的材料。在一些实施例中，牺牲层112可以由氮化硅层形成，且绝缘层114可以由氧化硅层形成。在其他实施例中，牺牲层112可以由硅层形成，且绝缘层114可以由氧化硅层形成。牺牲层112和绝缘层114可以通过例如化学气相沉积形成。绝缘层114可以具有相同的厚度，或者备选地，绝缘层114中的一个或多个可以具有与其他绝缘层114不同的厚度。例如，最上面的绝缘层的厚度可以大于其他绝缘层的厚度。
薄层结构110可以形成为具有在连接区域CNR上的阶梯状结构。薄层结构110的牺牲层112和绝缘层114可以具有设置在连接区域CNR上的端部，并且牺牲层112的侧壁可以设置在连接区域CNR上的不同的水平位置处。竖直相邻的牺牲层112的侧壁可以以基本上相同的水平距离彼此间隔开。
薄层结构110的形成可以包括形成包括交替地堆叠在衬底100的整个表面上的牺牲层112和绝缘层114在内的预备薄层结构，然后对所述预备薄层结构进行图案化。预备薄层结构的图案化可以包括交替地并且重复地执行其中减小掩模图案的水平面积的工艺以及其中各向异性地蚀刻预备薄层结构的工艺。可以交替地并且重复地执行上述工艺，使得绝缘层114的端部可以在朝向单元阵列区域CAR的上升方向上顺序地暴露在连接区域CNR上。换句话说，绝缘层114均可以具有部分暴露在连接区域CNR上的顶表面。
在形成薄层结构110之前，可以在衬底100上形成缓冲绝缘层105。缓冲绝缘层105可以是例如通过热氧化形成的氧化硅层。备选地，缓冲绝缘层105可以是通过沉积技术形成的氧化硅层。缓冲绝缘层105的厚度可以小于其上方覆盖的牺牲层112和绝缘层114的厚度。
掩埋绝缘层120可以形成在衬底100上，从而覆盖薄层结构110。可以通过采用沉积技术形成覆盖薄层结构110的绝缘层并对绝缘层进行平坦化工艺来获得掩埋绝缘层120。掩埋绝缘层120因此可以具有平坦化的顶表面。掩埋绝缘层120可以包括氧化硅层、氮化硅层、氮氧化硅层和介电常数低于氧化硅层的介电常数的低k电介质层中的一个或多个。
参考图3、图11A和图11B，竖直孔125可以形成为穿透薄层结构110，从而暴露出衬底100。在一些实施例中，可以通过在薄层结构110上形成掩模图案并且执行使用掩模图案作为蚀刻掩模的各向异性蚀刻工艺来获得竖直孔125。各向异性蚀刻工艺可以过蚀刻衬底100的顶表面，并且因此竖直孔125下的衬底100可以凹进至预定深度。
可以通过使用通过竖直孔125而暴露的衬底100作为籽晶执行选择性外延生长(SEG)工艺来形成下部半导体图案LSP。下部半导体图案LSP可以由具有与衬底100的导电性相同导电性的材料组成，并且可以形成为具有填充竖直孔125的下部的柱形状。
竖直绝缘层VL和上部半导体图案USP可以顺序地形成在其中形成有下部半导体图案LSP的每个竖直孔125的侧壁上。竖直绝缘层VL可以包括顺序地堆叠在每个竖直孔125的侧壁上的阻挡绝缘层、隧道绝缘层和电荷存储层。上部半导体图案USP可以形成为具有中空管形状或通心粉形状。上部半导体图案USP可以具有闭合的底端。上部半导体图案USP可以具有填充有填充绝缘层127的内部。上部半导体图案USP的底表面可以低于下部半导体图案LSP的顶表面。也就是说，上部半导体图案USP可以具有插入到下部半导体图案LSP中的结构。上部半导体图案USP可以由半导体材料组成。上部半导体图案USP可以包括参考图5A讨论的第一半导体图案SP1和第二半导体图案SP2。下部半导体图案LSP和上部半导体图案USP可以定义为表示竖直柱VP。例如，竖直柱VP可以包括沿第二方向D2或沿与第二方向D2相反的方向以Z字形方式设置的第一至第四竖直柱VP1至VP4，如图3所示。第一至第四竖直柱VP1至VP4可以沿第一方向D1设置以分别构成第一至第四行。
导电焊盘D可以形成在竖直柱VP的上端。导电焊盘D可以通过使竖直柱VP的上部凹进以在其上部形成凹进区域、然后用导电材料填充凹进区域来形成。导电焊盘D可以掺杂有导电性与导电焊盘D下的竖直柱VP的导电性不同的杂质。因此，导电焊盘D及其下面的区域可以构成二极管。
参考图3、图12A和图12B，可以对薄层结构110图案化以形成第一分离区域140，其中通过所述第一分离区域暴露衬底100。例如，薄层结构110的图案化可以包括在薄层结构110上形成掩模图案，然后使用掩模图案作为蚀刻掩模来蚀刻缓冲绝缘层105、牺牲层112和绝缘层114。第一分离区域140可以形成为具有沿第一方向D1延伸的沟槽形状。在形成第一分离区域140期间，可以在衬底100上执行过蚀刻，使得通过第一分离区域140暴露的其顶表面可以凹进到预定深度。图案化的绝缘层114在下文中可以称为绝缘图案116。
暴露于第一分离区域140的牺牲层112可以被去除以在绝缘图案116之间形成栅极区域GR。可以通过选择性地去除绝缘图案116之间的牺牲层112而形成栅极区域GR。各向同性蚀刻工艺可以用于选择性地去除牺牲层112。在一些实施例中，当牺牲层112包括氮化硅层并且绝缘图案116包括氧化硅层时，可以使用包括磷酸的蚀刻剂来执行各向同性蚀刻工艺。栅极区域GR可以在来自第一分离区域140的绝缘图案116之间水平地延伸，并且可以暴露竖直绝缘层VL的侧壁。栅极区域GR可以由彼此竖直相邻的绝缘图案116和竖直绝缘层VL的侧壁限定。
参考图3、图13A和图13B，可以通过对暴露于最下面的栅极区域GR的下部半导体图案LSP执行热氧化来形成栅极电介质层GD(例如，氧化硅层或硅-锗氧化物层)。
栅电极EL可以形成在栅极区域GR中。例如，可以通过提供穿过第一分离区域140的导电材料以在栅极区域GR中形成第一导电层、然后从第一分离区域140部分地去除第一导电层来形成栅电极EL。第一导电层可以包括多晶硅、金属(例如钨)和导电金属氮化物(例如，氮化钛、氮化钽或氮化钨)中的一种或多种。第一导电层可以通过原子层沉积形成。在一些实施例中，在形成第一导电层之前，可以形成水平绝缘层HL以共形地覆盖栅极区域GR的内侧壁。例如，水平绝缘层HL可以由诸如氧化铝层和/或氧化铪层的高k电介质层形成。
由于在栅极区域GR中形成栅电极EL，堆叠结构ST可以形成为包括交替且重复地堆叠在衬底100上的绝缘图案116和栅电极EL。堆叠结构ST可以沿第一方向D1延伸并且可以沿第二方向D2彼此间隔开。公共源极区域CSR可以形成在堆叠结构ST之间的衬底100中。可以通过用导电性不同于衬底100的导电性的杂质来掺杂衬底100来形成公共源极区域CSR。公共源极区域CSR可以沿第一方向D1延伸。
第一分离绝缘层142可以形成在每个第一分离区域140中。例如，第一分离绝缘层142可以由氧化硅层形成。公共源极柱塞144可以形成在第一分离区域140中，从而耦接到公共源极区域CSR。公共电源柱塞144可以穿透第一分离绝缘层(参见图4C的142)。
参考图3、图14A和图14B，接触柱塞148可以形成为穿透掩埋绝缘层120，从而耦接到栅电极EL的端部。可以通过形成接触孔以穿透掩埋绝缘层120并暴露栅电极EL的端部、然后用导电材料(例如钨)填充接触孔而获得接触柱塞148。
可以在掩埋绝缘层120上形成第一层间电介质层150，并且可以在第一层间电介质层150中形成下触点152、154和156。下触点152、154和156可以包括耦接到竖直柱VP的位线下触点152、耦接到公共源极柱塞144的第一下触点(参见图4C的154)以及耦接到接触柱塞148的第二下触点156。在一些实施例中，可以执行镶嵌工艺以形成下触点152、154和156。竖直柱VP中的多个可以是虚拟竖直柱DVP1和DVP2，而不会在其上形成位线下触点152。
参考图3、图15A和图15B，可以在第一层间电介质层150上形成第二层间电介质层160，然后可以在第二层间电介质层160中形成虚拟线162、164和166以及下部线168。虚拟线162、164和166可以包括第一单元虚拟线162、第二单元虚拟线164和外围虚拟线166。虚拟线162、164和166以及下部线168的形状和布置如上面参考图3和图4A至图4C讨论的，因此将省略其详细描述。
可以执行镶嵌工艺以形成虚拟线162、164和166以及下部线168。详细地，虚拟线162、164和166以及下部线168的形成可以包括：在第二层间电介质层160中形成虚拟线沟槽162T、164T和166T以及下部线沟槽168T，在第二中间层电介质层160中形成填充虚拟线沟槽162T、164T和166T以及下部线沟槽168T的第二导电层，以及平坦化第二导电层直到露出第二层间电介质层160的顶表面为止。虚拟线沟槽162T、164T和166T可以包括其中形成第一单元虚拟线162的第一单元虚拟线沟槽162T、其中形成第二单元虚拟线164的第二单元虚拟线沟槽164T以及其中形成外围虚拟线166的外围虚拟线沟槽166T。第二导电层可以包括金属(例如钨或铜)和导电金属氮化物(例如，氮化钛、氮化钽或氮化钨)中的一种或多种。可以通过执行例如CMP来实现第二导电层的平坦化。在第二导电层的平坦化(例如，CMP)期间，虚拟线162、164和166可以最小化或减少由单元阵列区域CAR、边界区域BDR和连接区域CNR之间的图案密度差异引起的故障(例如凹陷)的发生。
回去参考图3、图4A至图4C，可以在第二层间电介质层160上形成第三层间电介质层170，然后可以在第三层间电介质层170中形成上触点172、174和176。上触点172、174、176可以包括耦接到位线下触点152的位线上触点172、耦接到第二单元虚拟线164的第一上触点174以及耦接到下部线168的第二上触点176。位线下触点152可以穿透第三层间电介质层170并延伸到第二层间电介质层160中。与下触点152、154、156和158类似，可以采用镶嵌工艺来形成上触点172、174和176。
第三层间电介质层170可以在其上被设置有耦接到位线上触点172的位线BL1和BL2、耦接到第一上触点174的公共源极线CSL和耦接到第二上触点176的上部线180。可以通过如上所述的工艺来制造图3和图4的半导体器件。
图16和图18是根据本发明构思的示例性实施例的半导体器件的平面图。图17是沿图16的A-A'线截取的截面图，而图19是沿图18的A-A'线截取的截面图。为了简化描述，将省略与参考图3、图4A至图4C和图5A如上所述的半导体器件的技术特征相同的技术特征的详细解释。
参考图16和图17，衬底100可以包括单元阵列区域CAR、在单元阵列区域CAR的沿第一方向D1的相对侧处的连接区域CNR、单元阵列区域CAR和每个连接区域CNR之间的边界区域BDR以及在单元阵列区域CAR的沿第二方向D2的相对侧处的虚拟区域DMR。
可以在衬底100上设置堆叠结构ST。堆叠结构ST可以沿第一方向D1延伸并且可以沿与第一方向D1交叉的第二方向D2设置。每个堆叠结构ST可以包括竖直且交替地堆叠在衬底100上的绝缘图案116和栅电极EL。栅电极EL可以包括接地选择线GSL、字线WL和串选择线SSL。彼此相邻的堆叠结构ST可以在其间被设置有沿第一方向D1延伸的第一分离绝缘层142。
堆叠结构ST可以从单元阵列区域CAR向连接区域CNR延伸，并且均可以具有在连接区域CNR上沿第一方向D1或者沿与第一方向D1相反的方向的阶梯状结构。例如，在连接区域CNR上，栅电极EL可以具有彼此间隔开的侧壁，并且栅电极EL的面积可以随着栅电极EL的竖直高度的增加而减小。另外，堆叠结构ST中最外面的一个可以具有沿第二方向D2或者沿与第二方向D2相反的方向的阶梯状结构。
可以用与衬底100相连的竖直柱VP穿透每个堆叠结构ST。竖直柱VP可以包括半导体材料或导电材料。如在平面图中所看到的，竖直柱VP可以沿第一方向D1或第二方向D2以Z字形方式布置。单元阵列区域CAR的竖直柱VP(除了在平面图中与公共源极线CSL接近的虚拟竖直柱，如图3所示)可以通过位线接触结构BCS连接到位线BL1和BL2。备选地，边界区域BDR和虚拟区域DMR上的竖直柱可以不连接到位线BL1和BL2。也就是说，边界区域BDR和虚拟区域DMR的竖直柱可以是虚拟竖直柱DVP。例如，虚拟竖直柱DVP可能不在其上被设置有位线下触点152或位线上触点172。竖直柱VP可以通过位线接触结构BCS连接到位线BL1和BL2。
单元阵列区域CAR、边界区域BDR和虚拟区域DMR可以在其上被设置有其中具有第一单元虚拟线162、第二单元虚拟线164和外围虚拟线166的第二层间电介质层160。在单元阵列区域CAR和虚拟区域DMR上，第一单元虚拟线162可以沿第一方向D1延伸并且可以沿第二方向D2彼此间隔开地设置。单元阵列区域CAR上的第一单元虚拟线162可以设置在堆叠结构ST之间的第一分离绝缘层142上。虚拟区域DMR上的第一单元虚拟线162也可以设置在相邻的第一分离绝缘层142之间的堆叠结构ST上以及第一分离绝缘层142上。单元阵列区域CAR上的第一单元虚拟线162可以按照与虚拟区域DMR上的第一单元虚拟线162不同的间隔彼此间隔开。例如，单元阵列区域CAR上的第一单元虚拟线162可以按照比虚拟区DMR上的第一单元虚拟线162的第二间距d2大的第一间距d1彼此间隔开。换句话说，第一单元虚拟线162的图案密度在虚拟区域DMR处可以大于在单元阵列区域CAR处。
在其他实施例中，如图18和图19所示，虚拟区域DMR上的第一单元虚拟线162可以按照随着接近单元阵列区域CAR逐步增加的间隔彼此分隔开。例如，最外层堆叠结构ST上的第一单元虚拟线162可以按照比在与单元阵列区域CAR相邻的其他堆叠结构ST上的第一单元虚拟线162的第三间隔d3小的第二间距d2彼此间隔开。换句话说，第一单元虚拟线162可以具有随着接近单元阵列区域CAR而逐步减小的图案密度。
第二单元虚拟线164可以沿第一方向D1设置，并且可以沿第二方向D2延伸以延伸跨过单元阵列区域CAR和虚拟区域DMR上的第一单元虚拟线162。每个第二单元虚拟线164可以部分地重叠每个第一单元虚拟线162。在单元阵列区域CAR和虚拟区域DMR上，第一单元虚拟线162和第二单元虚拟线164可以构成晶格或栅格结构。边界区域BDR上的外围虚拟线166可以沿第一方向D1设置，并且可以沿第二方向D2延伸以延伸跨过单元阵列区域CAR和虚拟区域DMR。
其他配置可以与参考图3、图4A至图4C和图5A讨论的配置相同或相似。尽管在图中未示出，图5B和图6A至图6D的实施例也可以适用于图17至图19的当前实施例。
根据本发明构思的实施例，竖直柱可以通过位线接触结构直接连接到位线。单个位线可以通过对应的位线接触结构共同连接到一对竖直柱，所述一对竖直柱沿位线的延伸方向彼此间隔开，并且所述一对竖直柱中的每一个耦接到串选择线的对应一个。虚拟线可以形成在没有形成位线接触结构的区域上，使得可以最小化或减少由图案密度的差异引起的故障的发生。结果，可以提供具有增强的可靠性和高集成度的半导体器件。
尽管已经参考附图讨论了本发明构思的示范性实施例，应该理解的是在不脱离本发明构思的精神和范围的情况下可以进行各种形式和细节上的改变。

Claims (20)

1.一种半导体器件，包括：
多个堆叠结构，所述多个堆叠结构包括顺序地堆叠在衬底上并且沿第一方向设置的栅电极；
多个分离绝缘层，所述多个分离绝缘层的每一个设置在所述堆叠结构之间；
多个竖直柱，所述多个竖直柱穿透每个堆叠结构并且连接到所述衬底；
多个位线，所述多个位线设置在所述竖直柱上并且沿第一方向跨所述堆叠结构延伸；
多个位线接触结构，所述多个位线接触结构将所述竖直柱连接到所述位线；以及
多个第一单元虚拟线，所述多个第一单元虚拟线设置在所述多个分离绝缘层上并沿与所述第一方向交叉的第二方向延伸。
2.根据权利要求1所述的半导体器件，其中每个位线接触结构包括：
位线下触点，耦接到所述位线下触点下面的竖直柱；以及
位线上触点，直接连接所述位线下触点，
其中所述第一单元虚拟线的顶表面比所述位线下触点的顶表面高且比所述位线上触点的顶表面低。
3.根据权利要求2所述的半导体器件，其中所述位线上触点的顶表面的第一中心从在所述位线上触点下的所述竖直柱的顶表面的第二中心偏移。
4.根据权利要求3所述的半导体器件，其中所述第一中心沿所述第二方向或者沿与所述第二方向相反的方向从所述第二中心偏移。
5.根据权利要求2所述的半导体器件，其中所述位线上触点具有平面椭圆形状，所述平面椭圆形状沿所述第一方向具有长轴并且沿所述第二方向具有短轴，并且具有比所述位线下触点的竖直长度更大的竖直长度。
6.根据权利要求1所述的半导体器件，还包括第二单元虚拟线，所述第二单元虚拟线沿所述第一方向延伸并连接到所述第一单元虚拟线中的每一个。
7.根据权利要求6所述的半导体器件，其中所述第二单元虚拟线包括从所述第二单元虚拟线的相对侧壁沿所述第二方向或与所述第二方向相反的方向突出的突起，
其中最相邻的突起沿相反的方向突出。
8.根据权利要求6所述的半导体器件，还包括：
在所述多个分离绝缘层下的所述衬底中的多个公共源极区；以及
多个公共源极柱塞，所述公共源极柱塞穿透所述多个分离绝缘层并且耦接到所述公共源极区域，所述公共源极柱塞沿所述第一方向设置，
其中所述第二单元虚拟线共同电连接到所述公共源极柱塞。
9.根据权利要求6所述的半导体器件，还包括沿所述第二方向设置并与所述第一单元虚拟线和所述第二单元虚拟线间隔开的多个外围虚拟线，
其中所述第一单元虚拟线和所述第二单元虚拟线以及所述外围虚拟线具有基本上相同高度的顶表面。
10.根据权利要求1所述的半导体器件，其中：
所述位线包括沿所述第二方向交替且重复设置的第一位线和第二位线，
所述竖直柱包括沿所述第一方向或沿与所述第一方向相反的方向以Z字形方式设置的第一至第四竖直柱，
所述第一位线之一共同电连接到沿所述第一方向彼此间隔开的一对第一竖直柱，并且所述一对第一竖直柱中的每一个穿透所述堆叠结构中的对应一个，以及
所述第二位线之一共同电连接到沿所述第一方向彼此间隔开的一对第三竖直柱，并且所述一对第三竖直柱中的每一个穿透所述堆叠结构中的对应一个，所述第二位线之一与所述第一位线之一相邻。
11.一种半导体器件，包括：
包括单元阵列区域和虚拟区域的衬底；
多个堆叠结构，所述多个堆叠结构包括竖直堆叠在所述衬底上的栅电极，所述多个堆叠结构沿第一方向设置并沿与所述第一方向交叉的第二方向延伸；
多个竖直柱，所述多个竖直柱穿透每个堆叠结构并且连接到所述衬底；
多个位线，沿所述第一方向跨所述堆叠结构延伸；
多个位线接触结构，设置在穿透所述单元阵列区域上的所述堆叠结构的竖直柱上；以及
多个单元虚拟线，所述多个单元虚拟线设置在所述堆叠结构与所述位线之间，并且在平面图中不与所述位线接触结构重叠的同时构成栅格结构。
12.根据权利要求11所述的半导体器件，其中所述单元虚拟线包括：
多个第一单元虚拟线，所述多个第一单元虚拟线沿所述第一方向设置并且沿所述第二方向延伸；以及
多个第二单元虚拟线，所述多个第二单元虚拟线沿所述第二方向设置并沿所述第一方向延伸，所述第二单元虚拟线与所述第一单元虚拟线部分地重叠。
13.根据权利要求12所述的半导体器件，其中所述第一单元虚拟线包括在所述单元阵列区域上的以第一间距彼此间隔开的单元虚拟线和在所述虚拟区域上的以第二间距彼此间隔开的单元虚拟线，所述第一间距大于所述第二间距。
14.根据权利要求11所述的半导体器件，其中每个位线接触结构包括：
位线下触点，耦接到所述位线下触点下面的竖直柱；以及
位线上触点，将所述位线下触点直接连接到其对应位线，
其中所述位线上触点的顶表面的第一中心沿所述第二方向或与所述第二方向相反的方向从在所述位线上触点下的所述竖直柱的顶表面的第二中心偏移。
15.根据权利要求11所述的半导体器件，其中所述虚拟区域沿所述第一方向被定位在所述单元阵列区域的一侧，并且
所述衬底还包括沿所述第二方向定位在所述单元阵列区域的另一侧的连接区域以及在所述单元阵列区域与所述连接区域之间的边界区域，
所述半导体器件还包括多个外围虚拟线，所述多个外围虚拟线沿所述第二方向设置在所述边界区域上，并且在跨所述单元阵列区域和所述虚拟区域延伸的同时沿所述第一方向延伸，其中所述单元虚拟线和所述外围虚拟线具有基本上相同高度的顶表面。
16.一种半导体器件，包括：
衬底，包括单元阵列区域、连接区域以及在所述单元阵列区域和所述连接区域之间的边界区域；
多个堆叠结构，所述多个堆叠结构包括竖直堆叠在所述衬底上的栅电极；
多个竖直柱，所述多个竖直柱穿透每个堆叠结构并且连接到所述衬底；
多个位线，设置在所述单元阵列区域上的所述堆叠结构上；以及
导电线，被定位在比所述堆叠结构高并且比所述位线低的水平处，所述导电线包括所述单元阵列区域上的单元虚拟线、所述边界区域上的外围虚拟线以及所述连接区域上的下部线。
17.根据权利要求16所述的半导体器件，其中所述堆叠结构沿从所述单元阵列区域朝向所述连接区域延伸的第一方向延伸并且沿与所述第一方向交叉的第二方向设置，
其中所述单元虚拟线包括：
第一单元虚拟线，所述第一单元虚拟线设置在相邻的所述堆叠结构之间并且在平面图中沿所述第一方向延伸；以及
第二单元虚拟线，所述第二单元虚拟线沿所述第一方向设置并沿所述第二方向延伸，所述第二单元虚拟线与所述第一单元虚拟线部分地重叠，以及
其中所述外围虚拟线沿所述第一方向设置并且沿所述第二方向延伸。
18.根据权利要求16所述的半导体器件，还包括多个位线接触结构，所述多个位线接触结构将所述单元阵列区域上的所述竖直柱连接到所述位线，每个所述位线接触结构包括：
位线下触点，耦接到所述位线下触点下面的竖直柱；以及
位线上触点，将所述位线下触点直接连接到其对应位线，
其中所述单元虚拟线、所述外围虚拟线和所述下部线的顶表面比所述位线下触点的顶表面高并且比所述位线上触点的顶表面低。
19.根据权利要求18所述的半导体器件，其中所述位线上触点的顶表面的第一中心从在所述位线上触点下的所述竖直柱的顶表面的第二中心偏移。
20.根据权利要求16所述的半导体器件，其中所述堆叠结构中的每一个具有在所述连接区域上的阶梯状结构，以及
所述半导体器件还包括耦接到每个所述堆叠结构的所述栅电极的端部的接触柱塞，所述接触柱塞电连接到所述下部线。
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