CN105304633A - 半导体装置和制造半导体装置的方法 - Google Patents

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Abstract

提供了半导体装置和制造半导体装置的方法。所述半导体装置包括：基板、堆叠结构、外围栅极结构和剩余间隔件。基板包括单元阵列区和外围电路区。堆叠结构设置在单元阵列区上，具有交替地堆叠的电极和绝缘层。外围栅极结构设置在外围电路区上，沿一个方向彼此分隔开并且具有设置在基板上的外围栅极图案和设置在外围栅极图案的侧壁上的外围栅极间隔件。剩余间隔件设置在外围栅极结构的侧壁上，具有堆叠的牺牲图案和绝缘图案。绝缘图案包括与堆叠结构的绝缘层的材料基本相同的材料。

Description

半导体装置和制造半导体装置的方法
本申请要求于2014年7月23日在韩国知识产权局提交的第10-2014-0093314号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思涉及半导体装置和制造该半导体装置的方法。更具体地讲，本发明构思涉及能够改善可靠性和集成密度的三维(3D)半导体装置和制造该半导体装置的方法。
背景技术
为了高性能和低成本已经使半导体装置高度集成。传统二维(2D)或平面存储装置的集成密度主要由单位存储单元占据的面积来决定。因此，传统2D存储装置的集成密度取决于成本昂贵的精细图案化技术。
为了比2D半导体装置的集成更高的集成，已经开发了包括三维布置的存储单元的三维(3D)半导体装置。
发明内容
根据本发明构思的示例性实施例，一种半导体装置包括：基板、堆叠结构、外围栅极结构和剩余间隔件。基板包括单元阵列区和外围电路区。堆叠结构设置在单元阵列区上，具有交替地堆叠的电极和绝缘层。外围栅极结构设置在外围电路区上，沿一个方向彼此分隔开并且具有设置在基板上的外围栅极图案和设置在外围栅极图案的侧壁上的外围栅极间隔件。剩余间隔件设置在外围栅极结构的侧壁上，具有堆叠的牺牲图案和绝缘图案。绝缘图案包括与堆叠结构的绝缘层的材料基本相同的材料。
根据本发明构思的示例性实施例，提供了一种制造半导体装置的方法。在基板的外围电路区上设置外围栅极结构。每个外围栅极结构包括外围栅极图案和设置在外围栅极图案的侧壁上的外围栅极间隔件。通过在具有外围栅极结构的外围电路区的整个顶表面上交替且重复地堆叠牺牲层和绝缘层来形成薄层结构。重复进行使薄层结构图案化的工艺以顺序地暴露基板的单元阵列区和外围电路区之间的绝缘层的顶表面，从而在单元阵列区上形成堆叠结构并且在外围栅极结构的侧壁上形成剩余间隔件。
根据本发明构思的示例性实施例，提供了一种半导体装置。基板包括单元阵列区和外围电路区。堆叠结构设置在单元阵列区上。沿第一方向延伸的第一外围栅极结构设置在外围电路区的第一区上。第一外围栅极结构沿与第一方向交叉的第二方向以第一距离彼此分隔开。第一剩余间隔件设置在第一区中，至少两个第一剩余间隔件设置在两个相邻的第一外围栅极结构之间。第二外围栅极结构设置在外围电路区的第二区上。第二外围栅极结构沿第二方向以第二距离彼此分隔开。第二剩余间隔件设置在第二区中，一个第二剩余间隔件设置在两个相邻的第二外围栅极结构之间。第一外围接触塞连接到基板并且设置在至少两个第一剩余间隔件之间。第二外围接触塞连接到基板并且贯穿设置在两个相邻的第二外围栅极结构之间的一个第二剩余间隔件。
附图说明
参照本发明构思的附图，通过详细描述本发明构思的示例性实施例，本发明构思的这些和其他特征将变得更加清楚，在附图中：
图1是示出根据本发明构思的示例性实施例的半导体存储装置的示意图；
图2是示出根据本发明构思的示例性实施例的半导体存储装置的示意性框图；
图3A和图3B是示出根据本发明构思的示例性实施例的半导体存储装置的单元阵列的示意性电路图；
图4A至图4D是示出根据本发明构思的示例性实施例的半导体存储装置的单元阵列的透视图；
图5是示出根据本发明构思的示例性实施例的半导体存储装置的平面图；
图6是沿图5的线I-I’、II-II’和III-III’截取以示出根据本发明构思的示例性实施例的半导体存储装置的剖视图；
图7至图13是对应于图5的线I-I’、II-II’和III-III’的用于示出根据本发明构思的示例性实施例的用于制造半导体存储装置的方法的剖视图；
图14是沿图5的线I-I’、II-II’和III-III’截取以示出根据本发明构思的其他实施例的半导体存储装置的剖视图；
图15是示出包括根据本发明构思的示例性实施例的半导体存储装置的存储系统的示意性框图；
图16是示出包括根据本发明构思的示例性实施例的半导体存储装置的存储卡的示意性框图；以及
图17是示出包括根据本发明构思的示例性实施例的半导体存储装置的信息处理系统的示意性框图。
具体实施方式
下面将参照附图详细描述本发明的示例性实施例。然而，本发明以不同的形式实施并且不应被解释为限制于这里阐述的实施例。在附图中，为了清晰起见，夸大了层和区域的厚度。还将理解的是，当元件被称为“在”另一元件或基板“上”时，该元件直接在所述另一元件或基板上，或者也可以存在中间层。还将理解的是，当元件被称为“结合到”或“连接到”另一元件时，该元件直接结合或连接到所述另一元件，或者也可以存在中间元件。在整个说明书和附图中，同样的附图标记可以表示同样的元件。
图1是示出根据本发明构思的示例性实施例的半导体存储装置的示意图。图2是示出根据本发明构思的示例性实施例的半导体存储装置的示意性框图。
参照图1，半导体存储装置包括单元阵列区CAR和外围电路区。外围电路区包括行解码器区ROWDCR、页缓冲器区PBR和列解码器区COLDCR。另外，接触区CTR设置在单元阵列区CAR和行解码器区ROWDCR之间。
参照图1和图2，包括多个存储单元的存储单元阵列1设置在单元阵列区CAR中。存储单元阵列1包括多个存储单元、多条字线和多条位线。字线和位线电连接到存储单元。存储单元阵列1包括多个存储块BLK0至BLKn。存储块BLK0至BLKn中的每个可以同时被擦除。这样，设置在存储块BLK0至BLKn中的每个存储块中的存储单元的数据同时被擦除。随后将参照图3A、图3B以及图4A至图4D来更详细地描述存储单元阵列1。
用于选择存储单元阵列1的字线的行解码器2设置在行解码器区ROWDCR中。用于将存储单元阵列1电连接到行解码器2的互连结构设置在接触区CTR中。响应于地址数据，行解码器2可以选择存储块BLK0至BLKn中的一个并且可以选择所选择的存储块的字线中的一条字线。行解码器2可以分别向所选择的字线和未选择的字线提供由电压产生电路(未示出)产生的字线电压。
用于感测存储在存储单元中的数据的页缓冲器3设置在页缓冲器区PBR中。根据操作模式，页缓冲器3可以临时存储将被存储在存储单元中的数据，或者可以感测存储在存储单元中的数据。页缓冲器3可以在编程操作模式期间作为写入驱动器而操作，并且可以在读取操作模式(或感测操作模式)期间作为感测放大器而操作。
连接到存储单元阵列1的位线的列解码器4设置在列解码器区COLDCR中。列解码器4可以在页缓冲器3和外部装置(例如，存储控制器)之间提供数据传输路径。
图3A和图3B是示出根据本发明构思的示例性实施例的半导体存储装置的单元阵列的示意性电路图。
参照图3A，根据示例性实施例的半导体存储装置的单元阵列包括共源极线CSL、多条位线BL以及设置在共源极线CSL和位线BL之间的多个单元串CSTR。
位线BL二维地布置，多个单元串CSTR并联地连接到每条位线BL。单元串CSTR共同连接到共源极线CSL。多个单元串CSTR连接在一条共源极线CSL和多条位线BL之间。共源极线CSL包括多条二维布置的共源极线CSL。同样的电压施加到共源极线CSL。选择性地，可以彼此独立地电控制共源极线CSL。
每个单元串CSTR包括：接地选择晶体管GST，连接到共源极线CSL；串选择晶体管SST，连接到位线BL；以及多个存储单元晶体管MCT，设置在接地选择晶体管GST和串选择晶体管SST之间。接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST彼此串联连接。
共源极线CSL共同连接到接地选择晶体管GST的源极。设置在共源极线CSL和位线BL之间的接地选择线GSL、多条字线WL0至WL3和串选择线SSL分别用作接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极。每个存储单元晶体管MCT包括数据存储元件。
参照图3B，根据示例性实施例的半导体存储装置的单元阵列包括并联连接到每个竖直结构VS的存储元件ME。每个存储元件ME连接到字线WL中的相对应的一条字线WL。每条字线WL通过存储元件ME中的相对应的一个存储元件ME连接到竖直结构VS中的相对应的一个竖直结构VS。
多个串选择晶体管SST通过多个位线塞BLP并联连接到位线BL。每个位线塞BLP共同连接到与其相邻的一对串选择晶体管SST。
多条字线WL和多个竖直结构VS设置在位线BL和串选择晶体管SST之间。竖直结构VS设置在位线塞BLP之间。例如，竖直结构VS和位线塞BLP沿平行于位线BL的方向交替地布置。每个竖直结构VS共同连接到与其相邻的一对串选择晶体管SST。
每个串选择晶体管SST包括用作串选择晶体管SST的栅电极的选择线SL。选择线SL平行于字线WL。
本发明构思不限于图3A和图3B的实施例，并且单元阵列可以以各种形式实施。
图4A至图4D是示出根据本发明构思的示例性实施例的半导体存储装置的单元阵列的透视图。
参照图4A，共源极线CSL是设置在基板10中的导电层或者形成在基板10中的掺杂剂区。位线BL是与基板10分隔开的导电图案(例如，金属线)，并且设置在基板10之上。位线BL二维布置，多个单元串CSTR并联连接到每条位线BL。因此，当从上方看时，单元串CSTR二维布置在共源极线CLS或基板10上。
每个单元串CSTR包括设置在共源极线CSL和位线BL之间的多条接地选择线GSL1和GSL2、多条字线WL0至WL3以及多条串选择线SSL1和SSL2。串选择线SSL1和SSL2构成图3A的串选择线SSL，接地选择线GSL1和GSL2构成图3A的接地选择线GSL。接地选择线GSL1和GSL2、字线WL0至WL3以及串选择线SSL1和SSL2是顺序地堆叠在基板10上的导电图案(例如，栅电极)。
另外，每个单元串CSTR包括从共源极线CSL竖直地延伸以被连接到位线BL的竖直结构VS。竖直结构VS贯穿接地选择线GSL1和GSL2、字线WL0至WL3以及串选择线SSL1和SSL2。例如，竖直结构VS可以贯穿堆叠在基板10上的多个导电图案。
竖直结构VS可以包括半导体材料或导电材料。如果竖直结构VS包括半导体材料，则如图4A中所示，竖直结构VS包括连接到基板10的半导体主体部分SP1和设置在半导体主体部分SP1和数据存储层DS之间的半导体间隔件SP2。此外，竖直结构VS可以包括设置在竖直结构VS的顶端部分中的掺杂区。例如，漏极区D形成在竖直结构VS的顶端部分中。
数据存储层DS设置在竖直结构VS和字线WL0至WL3之间。数据存储层DS可以包括电荷存储层。例如，数据存储层DS可以包括捕获绝缘层、浮置栅电极和包括导电纳米点的绝缘层中的至少一者。存储在数据存储层DS中的数据可以利用福勒-海姆(Fowler-Nordheim)隧穿而改变，其中，福勒-海姆隧穿是由包括半导体材料的竖直结构VS与字线WL0至WL3之间的电压差导致的。选择性地，数据存储层DS可以包括用于相变存储器的薄层或用于可变电阻存储器的薄层。
数据存储层DS包括贯穿字线WL0至WL3的竖直图案VP和水平图案HP。水平图案HP设置在竖直图案VP和字线WL0至WL3之间并且设置在字线WL0至WL3的顶表面和底表面上。
用作晶体管的栅极介电层的介电层设置在竖直结构VS与接地选择线GSL1和GSL2之间，和/或设置在竖直结构VS与串选择线SSL1和SSL2之间。介电层可以由与数据存储层DS的材料相同的材料形成。选择性地，介电层可以由用于金属氧化物半导体场效应晶体管(MOSFET)的栅极介电层(例如，氧化硅层)形成。
在上面描述的结构中，竖直结构VS、接地选择线GSL1和GSL2、字线WL0至WL3以及串选择线SSL1和SSL2可以利用竖直结构VS作为沟道区来构成MOSFET。选择性地，竖直结构VS、接地选择线GSL1和GSL2、字线WL0至WL3以及串选择线SSL1和SSL2可以构成金属氧化物半导体电容器(MOS电容器)。
接地选择线GSL1和GSL2、字线WL0至WL3以及串选择线SSL1和SSL2可以分别用作接地选择晶体管的栅电极、单元晶体管的栅电极和串选择晶体管的栅电极。可以通过边缘场(fringefield)在竖直结构VS中产生反转区，其中，边缘场由施加到接地选择线GSL1和GSL2、字线WL0至WL3和串选择线SSL1和SSL2的电压产生。在这种情况下，反转区的最大距离(或宽度)可以比产生反转区的字线WL0至WL3和/或选择线GSL1、GSL2、SSL1和SSL2的厚度大。因此，在竖直结构VS中产生的反转区可以彼此竖直地连接以形成使共源极线CSL电连接到被选择的位线的电流通路。
例如，单元串CSTR包括彼此串联连接的包含接地选择线GSL1和GSL2的接地选择晶体管、包含字线WL0至WL3的单元晶体管以及包含串选择线SSL1和SSL2的串选择晶体管。
参照图4B至图4C，根据示例性实施例的半导体存储装置的单元阵列包括多个水平电极EL和多个竖直结构VS。水平电极EL平行于x-y平面并且分别设置在距离基板不同的高度处。竖直结构VS垂直于水平电极EL。另外，单元阵列还包括设置在竖直结构VS的侧壁和水平电极EL之间的数据存储层DS。在图4B至图4D中示出的水平电极EL可以对应于图3A的线GSL、WL0至WL3和SSL以及图3B的字线WL。
参照图4B，每个水平电极EL具有平面形状。例如，每个水平电极EL在x方向和y方向上的长度可以分别是每个竖直结构VS在x方向和y方向上的长度的十倍或更多倍。每个水平电极EL具有二维布置且贯穿每个水平电极EL的孔。每个竖直结构VS设置在水平电极EL的孔中，其中，所述水平电极EL设置在彼此不同的高度处。
参照图4C，水平电极EL在x方向和z方向上彼此分离，使得三维地布置水平电极EL。每个水平电极EL具有线形状。多个竖直结构VS贯穿水平电极EL。例如，每个水平电极EL的长度可以是竖直结构VS的宽度的十倍或更多倍，并且每个水平电极EL的宽度可以基本等于或小于竖直结构VS的宽度的三倍。每个水平电极EL可以具有一维地布置且贯穿每个水平电极EL的孔。竖直结构VS设置在顺序地堆叠的水平电极EL的孔中。
参照图4D，水平电极EL在x方向和z方向上彼此分离，使得三维地布置水平电极EL。每个水平电极EL具有线形状。竖直结构VS在水平电极EL延伸的方向上彼此分隔开。设置在每个竖直结构VS的左侧和右侧的一对水平电极EL彼此水平地分离。一对水平电极EL中的每个水平电极EL被单独地控制，因此所述一对水平电极EL可以具有彼此不同的电势。例如，一对水平电极EL中的一个水平电极EL可以通过其左端连接到外围电路，一对水平电极EL中的另一个水平电极EL可以通过其右端连接到另一外围电路。
选择性地，设置在每个竖直结构VS的左侧和右侧的一对水平电极EL可以彼此电连接，从而一起控制所述一对水平电极EL。在这种情况下，所述一对水平电极EL处于等势态。
图5是示出根据本发明构思的示例性实施例的半导体存储装置的平面图。图6是沿图5的线I-I’、II-II’和III-III’截取以示出根据本发明构思的示例性实施例的半导体存储装置的剖视图。
参照图5和图6，基板10包括单元阵列区CAR、外围电路区PERI和设置在单元阵列区CAR和外围电路区PERI之间的接触区CTR。基板10可以是包括具有半导体性质的材料(例如，硅晶片)的基板、包括绝缘材料(例如，玻璃基板)或包括覆盖有绝缘材料的半导体或导体的基板。
单元阵列结构设置在单元阵列区CAR的基板10上。单元阵列结构在基板10的顶表面上具有第一高度，并且从单元阵列区CAR延伸至接触区CTR。外围电路区PERI包括第一区R1和第二区R2。外围逻辑结构设置在第一区R1和第二区R2中的每个区的基板10上。外围逻辑结构具有小于第一高度的第二高度。
单元阵列结构包括多个堆叠结构120和贯穿堆叠结构120的竖直结构VS。每个堆叠结构120包括竖直地堆叠在基板10上的电极EL。如图5和图6中所示，堆叠结构120沿第一方向D1延伸，并且在第二方向D2上以预定的间隔彼此分隔开。堆叠结构120具有倾斜的侧壁。例如，堆叠结构120具有设置在接触区CTR中用于使外围逻辑结构和电极EL之间电连接的阶梯结构。因此，堆叠结构120在接触区CTR中的竖直高度可以随着距单元阵列区CAR的水平距离减小而增大。例如，堆叠结构120可以在接触区CTR中具有倾斜的轮廓。
堆叠结构120还包括绝缘层ILD，每个绝缘层ILD设置在彼此竖直相邻的电极EL之间。绝缘层ILD的厚度可以基本上彼此相等。选择性地，至少一个绝缘层ILD的厚度可以与其他绝缘层ILD的厚度不同。电极EL的端部设置在接触区CTR的基板10上，堆叠结构120在接触区CTR的基板10上具有阶梯结构。例如，电极EL的面积随着电极EL距基板10的顶表面的距离增大而减小。电极EL的一个侧壁在接触区CTR中设置在彼此不同的水平位置处。
下绝缘层105在单元阵列区CAR和接触区CTR中设置在基板10和堆叠结构120之间。下绝缘层105可以包括例如氧化硅层。下绝缘层105可以比包括在堆叠结构120中的电极EL和绝缘层ILD薄。
竖直结构VS贯穿堆叠结构120以被连接到基板10。竖直结构VS可以包括半导体材料或导电材料。根据一些实施例，如参照图4A所描述的，竖直结构VS包括连接到基板10的半导体主体部分和设置在半导体主体部分与数据存储层之间的半导体间隔件。数据存储层可以包括在竖直结构VS和电极EL之间竖直地延伸的竖直绝缘图案和从竖直结构VS与电极EL之间延伸到电极EL的底表面和顶表面上的水平绝缘图案。当从上方看时，贯穿每个堆叠结构120的竖直结构VS可以沿一个方向布置。选择性地，当从上方看时，贯穿每个堆叠结构120的竖直结构VS可以沿一个方向以z字形形式布置。导电焊盘D设置在竖直结构VS的顶端部分中。导电焊盘D可以是掺杂有掺杂剂的掺杂剂区或者可以由导电材料形成。
位线BL设置在单元阵列结构上。位线BL设置在堆叠结构120上并且沿第二方向D2延伸。位线BL通过位线接触塞BPLG电连接到竖直结构VS。
填充绝缘层130设置在基板10的整个顶表面上，以覆盖堆叠结构120和外围逻辑结构。填充绝缘层130具有覆盖堆叠结构120的端部的平坦化的顶表面。
用于将单元阵列结构电连接到外围逻辑结构的互连结构设置在接触区CTR的基板10上。例如，字线接触塞WPLG贯穿填充绝缘层130以连接到电极EL的位于接触区CTR中的端部。字线接触塞WPLG的竖直高度随着字线接触塞WPLG更靠近于单元阵列区CAR而减小。字线接触塞WPLG的顶表面彼此共面。字线接触塞WPLG的顶表面可以与竖直结构VS的顶表面共面。
层间绝缘层140设置在填充绝缘层130上。连接线CL设置在接触区CTR的层间绝缘层140上。连接线CL通过字线接触件WCT电连接到字线接触塞WPLG。
外围电路区PERI的外围逻辑结构可以包括外围电路，例如，参照图1和图2描述的行解码器2、列解码器4、页缓冲器3和控制电路。例如，外围逻辑结构可以包括电连接到单元阵列结构的N型金属氧化物半导体(NMOS)晶体管和/或P型金属氧化物半导体(PMOS)晶体管、至少一个电阻器以及至少一个电容器。
器件隔离层15设置在外围电路区PERI的基板10中以限定有源区ACT。外围电路区PERI的外围逻辑结构包括外围栅极结构30、源极/漏极区SD和外围保护层35，其中，外围栅极结构30沿第一方向D1延伸并且与有源区ACT交叉，源极/漏极区SD在外围栅极结构30的两侧处形成在有源区ACT中，外围保护层35覆盖外围电路。
外围栅极结构30包括顺序地堆叠在外围电路区PERI的基板10上的外围栅极介电图案21、外围栅极图案23和外围栅极盖图案25。外围栅极结构30还包括设置在外围栅极图案23的两个侧壁上的外围栅极间隔件27。外围栅极结构30被设置为多个。例如，多个外围栅极结构30可以与有源区ACT交叉以沿第一方向D1延伸。多个外围栅极结构30在与第一方向D1相交的第二方向D2上彼此分隔开。在第一区R1中彼此相邻的外围栅极结构30之间的第一距离d1比在第二区R2中彼此相邻的外围栅极结构30之间的第二距离d2大。
外围栅极介电图案21可以包括氧化硅层、氮化硅层、氮氧化硅层和高k介电层(例如，氧化铪层)中的至少一者。外围栅极图案23可以包括掺杂的半导体(例如，掺杂的硅)、导电金属氮化物(例如，氮化钛或氮化钽)、金属(例如，钨或铝)、过渡金属(例如，钛或钽)以及金属半导体化合物(例如，金属硅化物)中的至少一者。外围栅极盖图案25和外围栅极间隔件27可以包括相对于牺牲图案SC1具有蚀刻选择性的材料，其中，所述牺牲图案SC1包括在随后将描述的剩余间隔件RS中。例如，如果牺牲图案SC1由氮化硅形成，则外围栅极盖图案25和外围栅极间隔件27可以由氧化硅形成。源极/漏极区SD可以是掺杂有掺杂剂的区域。有源区ACT可以掺杂有第一导电类型的掺杂剂，源极/漏极区SD可以掺杂有与第一导电类型不同的第二导电类型的掺杂剂。外围栅极图案23可以用作外围电路的MOS晶体管的栅电极，源极/漏极区SD可以用作MOS晶体管的源极和漏极。
外围保护层35覆盖外围电路区PERI的外围栅极结构30和基板10。例如，外围保护层35覆盖外围电路区PERI的其上形成有外围栅极结构30的基板10。外围保护层35可以包括氮化物层(例如，氮化硅层)。外围保护层35的厚度小于外围栅极图案23的竖直厚度。这里，竖直厚度是指在垂直于基板10的顶表面的方向上的长度。
剩余间隔件RS分别设置在每个外围栅极结构30的覆盖有外围保护层35的两个侧壁上。例如，剩余间隔件RS设置在外围保护层35上以被设置在外围栅极结构30的两个侧壁上。外围保护层35设置在剩余间隔件RS和基板10之间以及剩余间隔件RS与外围栅极结构30之间。剩余间隔件RS可以包括由彼此不同的材料形成的多个层。例如，剩余间隔件RS包括堆叠的牺牲图案SC1和绝缘图案ILD1。绝缘图案ILD1可以包括与堆叠结构120的最下方的绝缘层ILD的材料相同的材料。牺牲图案SC1可以包括相对于绝缘图案ILD1具有蚀刻选择性的材料。例如，牺牲图案SC1可以包括与绝缘图案ILD1不同的材料，并且可以包括硅层、氧化硅层、碳化硅层和氮化硅层中的至少一者。例如，剩余间隔件RS可以包括交替地堆叠的至少两个牺牲图案SC1和至少两个绝缘图案ILD1。剩余间隔件RS中包括的牺牲图案SC1和绝缘图案ILD1的数量可以根据绝缘层ILD和电极EL中的每个的竖直厚度、外围栅极结构30的高度和/或用于形成堆叠结构120的工艺方法来改变。每个剩余间隔件RS在第一方向D1上沿外围栅极结构30的每个侧壁延伸。当从上面看时，每个剩余间隔件RS与源极/漏极区SD叠置。剩余间隔件RS的顶端比外围栅极结构30的顶表面低。选择性地，剩余间隔件RS的顶端可以设置在与外围栅极结构30的顶表面基本相同的高度处。
在第二区R2中设置在外围栅极结构30的侧壁上的剩余间隔件RS的至少一部分可以具有与第一区R1中设置在外围栅极结构30的侧壁上的剩余间隔件RS的形状不同的形状。例如，设置在第一区R1中的剩余间隔件RS分别局部地设置在每个外围栅极结构30的两个侧壁上。因此，在第一区R1中彼此相邻的外围栅极结构30之间的剩余间隔件RS彼此分隔开。在这种情况下，剩余间隔件RS包括具有基本‘L’形状剖面的牺牲图案SC1和具有基本‘L’形状剖面的绝缘图案ILD1。在另一方面，在第二区R2中设置在彼此相邻的外围栅极结构30之间的剩余间隔件RS设置在相邻的外围栅极结构30的彼此面对的侧壁上，并且可以延伸到相邻的外围栅极结构30之间的基板10上。例如，以一个主体形成的剩余间隔件RS设置在第二区R2的相邻的外围栅极结构30之间。在这种情况下，在第二区R2中相邻的外围栅极结构30之间的剩余间隔件RS包括具有基本‘U’形状剖面的牺牲图案SC1和具有基本‘U’形状剖面的绝缘图案ILD1。
在一些实施例中，下绝缘图案105a设置在外围栅极结构30和剩余间隔件RS之间。下绝缘图案105a可以包括与设置在基板10和堆叠结构120之间的下绝缘层105的材料相同的材料。
多个互连件ICL设置在外围电路区PERI的层间绝缘层140上。多个互连件ICL可以从外围电路区PERI延伸到单元阵列区CAR中。多个互连件ICL可以由与单元阵列区CAR的位线BL的导电材料相同的导电材料形成。
多个互连件ICL可以沿与第一方向D1交叉的第二方向D2平行延伸。当从上面看时，一些互连件ICL与有源区ACT叠置。例如，多个互连件ICL可以设置在一个有源区ACT之上。
在剖视图中，外围接触塞PPLG设置在外围逻辑结构和互连件ICL之间。每个外围接触塞PPLG贯穿填充绝缘层130和外围保护层35以被连接到源极/漏极区SD或外围栅极图案23。外围接触塞PPLG中的至少一个可以贯穿剩余间隔件RS以被连接到源极/漏极区SD。第一区R1的外围接触塞PPLG中的至少一个与剩余间隔件RS分隔开以被连接到在第一区R1中彼此相邻的外围栅极结构30之间的源极/漏极区SD。第二区R2的外围接触塞PPLG中的至少一个贯穿剩余间隔件RS以被连接到在第二区R2中彼此相邻的外围栅极结构30之间的源极/漏极区SD。
外围接触件PCT设置在外围电路区PERI的填充绝缘层130上。每个外围接触件PCT可以贯穿层间绝缘层140以被连接到外围接触塞PPLG。因此，源极/漏极区SD中一个源极/漏极区SD通过设置在源极/漏极区SD之间的外围接触塞PPLG和外围接触件PCT电连接到互连件ICL中的一个互连件ICL。外围接触塞PPLG的顶表面与接触区CTR的字线接触塞WPLG的顶表面基本共面。
图7至图13是沿图5的线I-I’、II-II’和III-III’截取以示出制造根据本发明构思的示例性实施例的半导体存储装置的方法的剖视图。
参照图7，准备基板10。基板10包括单元阵列区CAR、外围电路区PERI以及设置在单元阵列区CAR和外围电路区PERI之间的接触区CTR。基板10可以是包括具有半导体性质(例如，硅晶片)的材料的基板、包括绝缘材料(例如，玻璃基板)或者包括覆盖有绝缘材料的半导体或导体的基板。外围电路区PERI的基板10包括由器件隔离层15限定的有源区ACT。有源区ACT可以掺杂有第一导电类型的掺杂剂。外围电路区PERI包括第一区R1和第二区R2。
在第一区R1和第二区R2中的每个区的基板10上形成外围逻辑结构。外围逻辑结构的形成包括形成参照图2描述的行解码器、列解码器、页缓冲器和控制电路。如图7中所示，在外围电路区PERI的第一区R1和第二区R2中的每个区的基板10上形成包括在外围电路中的外围晶体管。
外围晶体管的形成包括在基板10上形成外围栅极结构30以及在外围栅极结构30的两个侧面处的有源区ACT中形成源极/漏极区SD。源极/漏极区SD可以掺杂有与有源区ACT的第一导电类型不同的第二导电类型的掺杂剂。
外围栅极结构30包括顺序地堆叠在基板10上的外围栅极介电图案21、外围栅极图案23和外围栅极盖图案25。外围栅极结构30还包括设置在外围栅极图案23的两个侧壁上的外围栅极间隔件27。外围栅极结构30被形成为多个。多个外围栅极结构30与有源区ACT交叉以沿第一方向D1延伸，并且在与第一方向D1相交的第二方向D2上彼此分隔开。在第一区R1中彼此相邻的外围栅极结构30之间的第一距离d1比在第二区R2中彼此相邻的外围栅极结构30之间的第二距离d2大。
外围栅极介电图案21可以包括氧化硅层、氮化硅层、氮氧化硅层和高k介电层(例如，氧化铪层)中的至少一者。外围栅极图案23可以包括掺杂的半导体(例如，掺杂的硅)、导电金属氮化物(例如，氮化钛或氮化钽)、金属(例如，钨或铝)、过渡金属(例如，钛或钽)以及金属半导体化合物(例如，金属硅化物)中的至少一者。外围栅极盖图案25和外围栅极间隔件27可以包括相对于牺牲图案SC具有蚀刻选择性的材料，其中，所述牺牲图案SC被包括在随后将描述的薄层结构中。例如，如果牺牲图案SC由氮化硅形成，则外围栅极盖图案25和外围栅极间隔件27可以由氧化硅形成。
然后，在外围电路区PERI的基板10上形成外围保护层35以覆盖外围栅极结构30。例如，可以在具有外围栅极结构30的基板10的整个顶表面上沉积绝缘材料，可以使沉积的绝缘材料图案化以形成外围保护层35。因此，外围保护层35形成在外围电路区PERI的基板10上，并且暴露单元阵列区CAR和接触区CTR的基板10。外围保护层35可以由氮化物层(例如，氮化硅层)形成。外围保护层35可以保护外围晶体管免受可能在后续工艺中产生的移动电荷影响。外围保护层35的厚度可以小于外围栅极图案23的竖直厚度。这里，竖直厚度是指在垂直于基板10的顶表面的方向上的长度。外围保护层35可以设置在外围逻辑结构的一部分上。
参照图8，在具有外围逻辑结构的基板10的整个顶表面上形成薄层结构110。例如，在单元阵列区CAR和接触区CTR的基板10上形成薄层结构110，其中，所述薄层结构110共形地覆盖外围电路区PERI的基板10上的外围逻辑结构。例如，在具有外围逻辑结构的基板10的整个顶表面上共形地形成薄层结构110。
薄层结构110包括多个绝缘层ILD和多个牺牲层SC。通过沉积工艺在基板10上交替且重复地堆叠绝缘层ILD和牺牲层SC。薄层结构110在单元阵列区CAR中的竖直厚度(即，高度)可以等于或大于外围栅极结构30的竖直厚度(例如，高度)。例如，薄层结构110在单元阵列区CAR中的高度可以是外围栅极结构30的高度的大约两倍。绝缘层ILD和牺牲层SC中的每个的竖直厚度可以小于外围栅极结构30的竖直厚度(即，高度)。例如，绝缘层ILD和牺牲层SC中的每个的竖直厚度可以小于外围栅极图案23的竖直厚度。
薄层结构110的牺牲层SC的厚度可以彼此相等。选择性地，牺牲层SC中的至少一个牺牲层SC的厚度可以不同于牺牲层SC中的其他牺牲层SC的厚度。薄层结构110的绝缘层ILD的厚度可以彼此相等。选择性地，绝缘层ILD中的至少一个绝缘层ILD的厚度可以不同于绝缘层ILD中的其他绝缘层ILD的厚度。
牺牲层SC可以由在湿蚀刻工艺中相对于绝缘层ILD具有蚀刻选择性的材料形成。例如，每个绝缘层ILD可以包括氧化硅层和氮化硅层中的至少一者。每个牺牲层SC可以由与绝缘层ILD不同的材料形成。例如，牺牲层SC可以包括硅层、氧化硅层、碳化硅层和氮化硅层中的至少一者。例如，绝缘层ILD可以包括氧化硅层。另外，如参照图4A所描述的，绝缘层ILD还可以包括高k介电层以容易地产生反转区。这里，高k介电层可以具有比氧化硅层的介电常数高的介电常数。例如，高k介电层可以包括氮化硅层和氮氧化硅中的至少一者。
在形成薄层结构110之前，在基板10的整个顶表面上形成下绝缘层105。例如，下绝缘层105形成在单元阵列区CAR和接触区CTR的薄层结构110与基板10之间以及外围电路区PERI的外围逻辑结构和薄层结构110之间。下绝缘层105可以是通过热氧化工艺形成的氧化硅层。选择性地，下绝缘层105可以是利用沉积技术形成的氧化硅层。下绝缘层105可以比牺牲层SC和绝缘层ILD薄。
为了使薄层结构110与外围逻辑结构分离，在形成薄层结构110之前，在具有外围逻辑结构的基板10上形成绝缘层(例如，氧化硅层)。然而，根据本发明构思的实施例，可以省略用于使薄层结构110与外围逻辑结构分离的绝缘层。结果，简化了制造半导体存储装置的工艺，因此降低了半导体存储装置的制造成本并改善了半导体存储装置的特性的一致性。
参照图9，使图8的薄层结构110图案化，以在单元阵列区CAR的基板10上形成初始堆叠结构115。
初始堆叠结构115从单元阵列区CAR延伸至接触区CTR以具有呈阶梯形状的接触部分。例如，使接触区CTR的薄层结构110图案化，以形成初始堆叠结构115的具有阶梯结构的接触部分。由于初始堆叠结构115具有阶梯结构的堆叠部分，因此能够容易地实现将被形成在单元阵列区CAR中的导电图案与形成在外围电路区PERI中的外围电路之间的电互连。
可以多次执行使薄层结构110图案化的工艺以形成上面描述的初始堆叠结构115。例如，薄层结构110的图案化可以包括交替且重复地执行减小掩模图案(未示出)的平面面积的工艺和蚀刻薄层结构110的工艺。
在减小掩模图案(未示出)的平面面积的工艺中，可以扩大被掩模图案暴露的区域以在初始堆叠结构115中形成阶梯形状。掩模图案的宽度和厚度随着重复地执行减小掩模图案的平面面积的工艺而减小。
可以根据堆叠的牺牲层SC的数量来改变蚀刻薄层结构110的工艺的次数。随着重复地执行蚀刻薄层结构110的工艺，可以在接触区CTR中从最下方的绝缘层ILD的端部开始顺序地暴露绝缘层ILD的端部。例如，在接触区CTR中暴露绝缘层ILD的端部的顶表面。选择性地，可以在接触区CTR中暴露初始堆叠结构115的牺牲层SC的端部的顶表面，而不是绝缘层ILD的端部的顶表面。
由于形成了具有阶梯结构的初始堆叠结构115，因此绝缘层ILD和牺牲层SC的端部设置在接触区CTR的基板10上。绝缘层ILD和牺牲层SC的面积随着绝缘层ILD和牺牲层SC远离基板10而减小。例如，牺牲层SC和绝缘层ILD的侧壁中的一个侧壁与外围电路区PERI之间的水平距离可以随着牺牲层SC和绝缘层ILD与基板10之间的距离增大而增大。
使图8的薄层结构110图案化，以去除设置在外围电路区PERI中的薄层结构110。例如，将初始堆叠结构115形成为暴露外围电路区PERI的外围保护层35。使薄层结构110图案化以形成具有设置在接触区CTR中的阶梯结构的初始堆叠结构115，并且薄层结构110的一部分保留在外围栅极结构30的侧壁上，同时外围保护层35设置在两个相邻的外围栅极结构30之间。
例如，由于薄层结构110共形地形成在具有外围逻辑结构的基板10的整个顶表面上，因此薄层结构110覆盖外围逻辑结构的整个部分。因此，薄层结构110形成在外围栅极结构30的两个侧壁上。可以应用各向异性蚀刻工艺以去除薄层结构110。例如，可以控制各向异性蚀刻工艺，使得设置在外围栅极结构30上的薄层结构110保留为具有间隔件形状。这种具有间隔件形状的残余薄层结构110可以被称为剩余间隔件RS。可以应用各向异性蚀刻工艺以同时形成初始堆叠结构115和剩余间隔件RS。选择性地，可以应用各向异性蚀刻工艺以仅形成剩余间隔件RS。例如，在外围栅极结构30的两个侧壁上形成剩余间隔件RS。剩余间隔件RS包括薄层结构110中包括的牺牲层SC的一部分和绝缘层ILD的一部分。剩余间隔件RS包括堆叠的牺牲图案SC1和绝缘图案ILD1。牺牲图案SC1的材料和厚度可以与薄层结构110的最下方的牺牲层SC的材料和厚度相同，绝缘图案ILD1的材料和厚度可以与薄层结构110的最下方的绝缘层ILD的材料和厚度相同。例如，剩余间隔件RS可以包括交替地堆叠的至少两个牺牲图案SC1和至少两个绝缘图案ILD1。可以根据绝缘层ILD和牺牲层SC中的每个的竖直厚度、外围栅极结构30的高度和/或用于形成初始堆叠结构115的工艺方法来改变包括在剩余间隔件RS中的牺牲图案SC1和绝缘图案ILD1的数量。每个剩余间隔件RS在第一方向D1上沿外围栅极结构30的每个侧壁延伸。当从上面看时，每个剩余间隔件RS与源极/漏极区SD叠置。剩余间隔件RS的顶端比外围栅极结构30的顶表面低。可选择地，剩余间隔件RS的顶端可以设置在与外围栅极结构30的顶表面基本相同的水平面(或高度)处。
在第二区R2中设置在外围栅极结构30的侧壁上的剩余间隔件RS的至少一部分可以具有与第一区R1中设置在外围栅极结构30的侧壁上的剩余间隔件RS的形状不同的形状。例如，第一区R1中的剩余间隔件RS分别局部地设置在每个外围栅极结构30的两个侧壁上。因此，在第一区R1中彼此相邻的外围栅极结构30之间的剩余间隔件RS彼此分隔开。在这种情况下，第一区R1的剩余间隔件RS包括具有基本‘L’形状剖面的牺牲图案SC1和具有基本‘L’形状剖面的绝缘图案ILD1。在另一方面，在第二区R2中设置在彼此相邻的外围栅极结构30之间的剩余间隔件RS设置在相邻的外围栅极结构30的彼此面对的侧壁上，并且可以延伸到相邻的外围栅极结构30之间的基板10上。换言之，以一个主体形成的剩余间隔件RS设置在第二区R2的相邻的外围栅极结构30之间。在这种情况下，在第二区R2中相邻的外围栅极结构30之间的剩余间隔件RS包括具有基本‘U’形状剖面的牺牲图案SC1和具有基本‘U’形状剖面的绝缘图案ILD1。这是由于形成在第二区R2的相邻的外围栅极结构30之间的相对窄的空间中的薄层结构110的蚀刻量小于形成在第一区R1的相邻的外围栅极结构30之间的相对宽的空间中的薄层结构110的蚀刻量。
在外围栅极结构30和剩余间隔件RS之间形成下绝缘图案105a。下绝缘图案105a可以包括与设置在基板10和堆叠结构120之间的下绝缘层105的材料相同的材料。在利用各向异性蚀刻工艺形成剩余间隔件RS时，下绝缘层105的设置在外围逻辑结构与剩余间隔件RS之间的一部分保持未被蚀刻，以形成下绝缘图案105a。
然后，在外围电路区PERI和接触区CTR的基板10上形成填充绝缘层130。可以通过沉积技术沿区域CAR、CTR和PERI的结构的表面共形地沉积填充绝缘层130。在单元阵列区CAR的沉积的填充绝缘层130与外围电路区PERI的沉积的填充绝缘层130之间会出现高度差。因此，可以对沉积的填充绝缘层130执行平坦化工艺，以去除单元阵列区CAR与外围电路区PERI之间的高度差。填充绝缘层130可以通过平坦化工艺而具有平坦化的顶表面。
例如，填充绝缘层130可以由高密度等离子体(HDP)氧化物层、正硅酸四乙酯(TEOS)层、等离子体增强TEOS(PE-TEOS)层、O3-TEOS层、未掺杂的硅酸盐玻璃(USG)层、磷光体硅酸盐玻璃(PSG)层、硼硅酸盐玻璃(BSG)层、硼磷硅酸盐玻璃(BPSG)层、氟化物硅酸盐(FSG)层、玻璃上旋涂(SOG)氧化物层、Tonen硅氮烷(TOSZ，Tonensilazene，由Tonnen公司制造的硅氮烷)层以及它们的组合物中的至少一者形成。填充绝缘层130可以包括或者还可以包括氮化硅层、氮氧化硅层或低k介电层。
参照图10，在单元阵列区CAR的基板10上形成贯穿初始堆叠结构115和数据存储层的竖直结构VS。竖直结构VS可以包括半导体材料或导电材料。
竖直结构VS的形成可以包括形成贯穿初始堆叠结构115的开口以及在每个开口中形成半导体图案。每个竖直结构VS可以包括设置在每个开口中的半导体图案。
可以在初始堆叠结构115上形成掩模图案(未示出)，可以利用掩模图案作为蚀刻掩模各向异性地蚀刻初始堆叠结构115以形成开口。可以通过各向异性蚀刻工艺过蚀刻开口下方的基板10的顶表面。因此，被开口暴露的基板10的顶表面可以凹进预定的深度。另外，通过各向异性蚀刻工艺可以使开口的下部的宽度小于开口的上部的宽度。当从上面看时，开口可以沿一个方向布置，或者可以沿一个方向以z字形形式布置。
如参照图4A所描述的，在每个开口中形成半导体图案的步骤可以包括形成图4A的覆盖每个开口的内部侧壁的半导体间隔件SP2和形成图4A的连接到基板10的半导体主体部分SP1。半导体图案可以包括硅(Si)、锗(Ge)或硅锗(SiGe)。半导体图案可以掺杂有掺杂剂或者可以处于未掺杂状态或本征态。半导体图案可以处于单晶态、多晶态或非晶态。半导体图案可以具有中空管形状或中空通心粉形状。在这种情况下，半导体图案的底端是封闭的。另外，在竖直结构VS的顶端部分中形成导电焊盘D。导电焊盘D可以是掺杂有掺杂剂的掺杂剂区或者可以由导电材料形成。
可以在形成竖直结构VS之前形成数据存储层的一部分。可以在形成竖直结构VS之前在每个开口中形成参照图4A描述的数据存储层的竖直图案。竖直图案可以是一个薄层或多个薄层。例如，竖直图案可以包括电荷捕获型闪存晶体管的隧道介电层。隧道介电层可以包括其能带间隙大于电荷存储层的能带间隙的材料。例如，隧道介电层可以包括氧化硅层。另外，竖直图案还可以包括电荷捕获型闪存晶体管的电荷存储层。电荷存储层可以包括富含捕获位点(trapsite)的绝缘层(例如，氮化硅层)、浮置栅电极或包括导电纳米点的绝缘层。
如果牺牲层SC由绝缘材料形成，则可以在形成竖直结构VS之后执行用导电图案取代牺牲层SC的工艺，如图11和图12中所示。
参照图11，去除牺牲层SC以在绝缘层ILD之间形成凹进区R。可以利用相对于绝缘层ILD和竖直结构VS具有蚀刻选择性的蚀刻方法通过各向同性地蚀刻牺牲层SC来形成凹进区R。此时，通过各向同性蚀刻工艺完全地去除牺牲层SC。例如，如果牺牲层SC由氮化硅形成并且绝缘层ILD由氧化硅形成，则可以利用包括磷酸的蚀刻溶液来执行用于去除牺牲层SC的各向同性蚀刻工艺。
参照图12，形成绝缘图案以覆盖凹进区R的内表面，形成导电图案以分别填充凹进区R。覆盖凹进区的内表面的绝缘图案可以对应于参照图4A描述的数据存储层的水平图案HP。例如，绝缘图案可以是单个薄层或多个薄层。例如，绝缘图案可以包括电荷捕获型闪存晶体管的阻挡介电层。阻挡介电层可以包括其能带间隙小于隧道介电层的能带间隙并且大于电荷存储层的能带间隙的材料。例如，阻挡介电层可以包括诸如氧化铝层和氧化铪层的高k介电层中的至少一者。
导电图案的形成可以包括在凹进区R中形成构成堆叠结构120的电极EL。
参照图13，在接触区CTR中形成字线接触塞WPLG，在外围电路区PERI中形成外围接触塞PPLG。
字线接触塞WPLG和外围接触塞PPLG的形成可以包括：在接触区CTR和外围电路区PERI中形成贯穿填充绝缘层130和外围保护层35的接触孔并且利用导电材料填充接触孔。例如，接触塞WPLG和PPLG可以包括金属材料(例如，钨)。在这种情况下，接触塞WPLG和PPLG的形成可以包括顺序地形成势垒金属层(例如，金属氮化物层)和金属层(例如，钨层)。
字线接触塞WPLG分别连接到形成在彼此不同的高度处的电极EL。例如，由于堆叠结构120具有阶梯结构，因此字线接触塞WPLG分别连接到设置在彼此不同的高度处的电极EL的端部。
每个外围接触塞PPLG连接到包括在外围电路中的外围栅极图案23或源极/漏极区SD。例如，一些外围接触塞PPLG贯穿剩余间隔件RS以被连接到源极/漏极区SD，其他外围接触塞PPLG与剩余间隔件RS分隔开以被连接到源极/漏极区SD。例如，第一区R1的外围接触塞PPLG中的一个外围接触塞PPLG与剩余间隔件RS分隔开并且连接到第一区R1中彼此相邻的外围栅极结构30之间的源极/漏极区SD。第二区R2的外围接触塞PPLG中的一个外围接触塞PPLG贯穿剩余间隔件RS以被连接到第二区R2中彼此相邻的外围栅极结构30之间的源极/漏极区SD。
返回参照图6，在填充绝缘层130上形成层间绝缘层140，然后在单元阵列区CAR中形成位线接触塞BPLG以连接到竖直结构VS。在接触区CTR中形成字线接触件WCT以连接到字线接触塞WPLG。在外围电路区PERI中形成外围接触件PCT以连接到外围接触塞PPLG。
然后，在外围电路区PERI的层间绝缘层140上形成多个互连件ICL。互连件ICL沿图5的与外围栅极图案23交叉的第二方向D2延伸。互连件ICL从外围电路区PERI延伸到单元阵列区CAR。例如，互连件ICL可以使单元阵列区CAR的存储单元电连接到外围电路区PERI的外围电路。
在单元阵列区CAR中形成位线BL，在接触区CTR中形成连接线CL。可以同时形成互连件ICL、位线BL和连接线CL。例如，可以在层间绝缘层140上沉积导电层，可以使沉积的导电层图案化以同时形成互连件ICL、位线BL和连接线CL。
根据本发明构思的示例性实施例，在具有外围逻辑结构的基板10的整个顶表面上形成薄层结构110之后，可以使薄层结构110图案化以在单元阵列区CAR中形成用于形成堆叠结构120的初始堆叠结构115。因此，可以简化形成堆叠结构120的工艺，以降低半导体存储装置的制造成本并提高半导体存储装置的特性的一致性。
图14是沿图5的线I-I’、II-II’和III-III’截取以示出根据本发明构思的示例性实施例的半导体存储装置的剖视图。出于容易且方便解释的目的，将省略或简洁地提及对与上面的实施例中的元件相同的元件的描述。
图14的半导体存储装置不包括图6的外围保护层35。图14的半导体存储装置的其他元件可以与图6的半导体存储装置的相应元件基本相同。如上所述，外围保护层35可以保护外围电路区PERI的外围晶体管免受在半导体存储装置的制造工艺期间产生的移动电荷影响。在这种情况下，形成在外围栅极结构30的两个侧壁上的剩余间隔件RS可以执行图6的外围保护层35的功能。图14的半导体存储装置的外围逻辑结构不包括图6的外围保护层35。因此，能够简化制造半导体存储装置的工艺，同时保持半导体存储装置的电特性。
图15是示出包括根据本发明构思的示例性实施例的半导体存储装置的存储系统的示意性框图。
参照图15，存储系统1100可以应用于个人数字助理(PDA)、便携式计算机、上网本、无线电话、移动电话、数字音乐播放器、存储卡或其他通过无线接收和/或传输信息数据的电子产品。
存储系统1100包括控制器1110、输入/输出(I/O)单元1120、存储装置1130、接口单元1140和数据总线1150。存储装置1130和接口单元1140可以通过数据总线1150彼此进行通信。
控制器1110可以包括至少一个微处理器、数字信号处理器、微控制器或其他逻辑装置。其他逻辑装置的功能可以与微处理器、数字信号处理器和微控制器的功能相似。存储装置1130可以存储将被控制器1110执行的命令。I/O单元1120可以接收来自外部系统的数据或信号，或者可以向外部系统输出数据或信号。例如，I/O单元1120可以包括小型键盘、键盘和/或显示装置。
存储装置1130可以包括根据本发明构思的示例性实施例的半导体存储装置。存储装置1130还可以包括另一类型的半导体存储装置和易失性随机存取存储装置中的至少一种。
接口单元1140可以向通信网络传输电数据，或者可以从通信网络接收电数据。
图16是示出包括根据本发明构思的示例性实施例的半导体存储装置的存储卡的示意性框图。
参照图16，用于存储高容量数据的存储卡1200包括利用根据本发明构思的前述实施例的半导体存储装置中的至少一种来实现的闪存装置1210。存储卡1200还可以包括控制主机与闪存装置1210之间的数据通信的存储控制器1220。
静态随机存取存储器(SRAM)装置1221可以用作中央处理单元(CPU)1222的工作存储器。主机接口单元1223可以被配置成包括数据存储装置1200和主机之间的数据通信协议。错误检查和校正(ECC)块1224可以检测并纠正从闪存装置1210读出的数据的错误。存储器接口单元1225可以与闪存装置1210连接。CPU1222可以控制存储控制器1220的用于交换数据的整体操作。尽管附图中未示出，但是存储卡1200还可以包括存储用于与主机连接的代码数据的只读存储器(ROM)。
图17是示出包括根据本发明构思的示例性实施例的半导体存储装置的信息处理系统的示意性框图。
参照图17，信息处理系统1300(例如，移动装置或台式计算机)包括具有根据本发明构思的示例性实施例的半导体存储装置的存储系统1310。信息处理系统1300还包括通过系统总线1360电连接到存储系统1310的调制解调器1320、中央处理单元(CPU)1330、随机存取存储器(RAM)装置1340和用户接口单元1350。存储系统1310与上面描述的存储系统或存储卡基本相同。存储系统1310可以存储从外部系统输入的数据和/或由CPU1330处理的数据。例如，存储系统1310可以实现为固态硬盘(SSD)。在这种情况下，信息处理系统1300可以将大量数据稳定地存储到闪存系统中。另外，由于可以提高存储系统1310的可靠性，因此存储系统1310可以降低纠错所消耗的资源。因此，信息处理系统1300可以执行高速数据交换功能。尽管附图中未示出，但是还可以在信息处理系统1300中设置应用程序芯片组、相机图像处理器(CIS)和输入/输出单元。
根据示例性实施例的存储装置或存储系统可以利用各种封装技术来包封。例如，根据前述实施例的存储装置或存储系统可以利用层叠封装件(PoP)技术、球栅阵列(BGA)技术、芯片级封装(CSP)技术、塑料引线芯片载体(PLCC)技术、塑料双列直插式封装(PDIP)技术、华夫裸片封装技术、晶片形式的裸片技术、板上芯片(COB)技术、陶瓷双列直插式封装(CERDIP)技术、塑料公制四方扁平封装(PMQFP)技术、塑料四方扁平封装(PQFP)技术、小外形封装(SOP)技术、收缩型小外形封装(SSOP)技术、薄型小外形封装(TSOP)技术、薄型四方扁平封装(TQFP)技术、系统级封装(SIP)技术、多芯片封装(MCP)技术、晶片级制造封装(WFP)技术和晶片级处理堆叠封装(WSP)技术中的任意一种来包封。
根据本发明构思的示例性实施例，可以在具有外围逻辑结构的基板的整个顶表面上形成薄层结构，并且可以将薄层结构图案化以在单元阵列区中形成堆叠结构。因此，可以简化形成堆叠结构的工艺以降低半导体存储装置的制造成本并且提高半导体存储装置的特性的一致性。
另外，可以在外围栅极结构的侧壁上形成剩余间隔件。在一些实施例中，剩余间隔件可以执行外围保护层的功能。因此，可以省略外围保护层以简化制造半导体存储装置的工艺，同时保持半导体存储装置的电特性。
尽管已经参照本发明构思的示例性实施例示出并描述了本发明构思，但对于本领域普通技术人员将明了的是，在不脱离如权利要求书限定的本发明构思的精神和范围的情况下，可以对其做出形式和细节上的各种改变。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基板，包括单元阵列区和外围电路区；
堆叠结构，设置在单元阵列区上，堆叠结构包括交替堆叠的多个电极和多个绝缘层；
多个外围栅极结构，设置在外围电路区上，所述多个外围栅极结构沿一个方向彼此分隔开；以及
多个剩余间隔件，设置在所述多个外围栅极结构的侧壁上，
其中，所述多个外围栅极结构中的每个外围栅极结构包括：
外围栅极图案，设置在基板上；以及
外围栅极间隔件，设置在外围栅极图案的侧壁上，
其中，所述多个剩余间隔件中的每个剩余间隔件包括堆叠的牺牲图案和绝缘图案，
其中，绝缘图案包括与堆叠结构的所述多个绝缘层的材料基本相同的材料。
2.如权利要求1所述的半导体装置，其中，牺牲图案包括具有相对于绝缘图案和外围栅极间隔件的蚀刻选择性的材料。
3.如权利要求1所述的半导体装置，其中，所述多个剩余间隔件的顶端设置在与所述多个外围栅极结构的顶表面的高度基本相同的高度处，或者设置在比所述多个外围栅极结构的顶表面的高度低的高度处。
4.如权利要求1所述的半导体装置，其中，外围电路区包括第一区和第二区，
其中，所述多个外围栅极结构中的一些外围栅极结构以两个相邻的外围栅极结构之间的第一距离设置在第一区上，其他外围栅极结构以两个相邻的外围栅极结构之间的第二距离设置在第二区上，
其中，第一距离大于第二距离。
5.如权利要求4所述的半导体装置，
其中，在第二区中，所述多个剩余间隔件中的至少一个剩余间隔件形成在两个相邻的外围栅极结构之间的一个主体中，设置在所述两个相邻的外围栅极结构的彼此面对的侧壁上并且设置在所述两个相邻的外围栅极结构之间的基板上，其中，所述多个剩余间隔件中的所述至少一个剩余间隔件的端部通过延伸跨过所述两个相邻的外围栅极结构之间的基板而彼此面对。
6.如权利要求5所述的半导体装置，其中，第二区的所述至少一个剩余间隔件的牺牲图案具有‘U’形状的剖面。
7.如权利要求1所述的半导体装置，还包括：
多个源极/漏极区，设置在基板中并设置在所述多个外围栅极结构中的每个外围栅极结构的两侧中；以及
多个外围接触塞，连接到所述多个源极/漏极区，
其中，所述多个剩余间隔件中的每个剩余间隔件与所述多个源极/漏极区中的每个源极/漏极区彼此叠置。
8.如权利要求7所述的半导体装置，其中，所述多个外围接触塞中的至少一个外围接触塞贯穿所述多个剩余间隔件中的一个剩余间隔件。
9.如权利要求1所述的半导体装置，所述半导体装置还包括：
外围保护层，覆盖所述多个外围栅极结构，
其中，外围保护层设置在所述多个外围栅极结构和所述多个剩余间隔件之间。
10.如权利要求1所述的半导体装置，其中，所述多个外围栅极结构中的每个外围栅极结构还包括：
外围栅极盖图案，设置在外围栅极图案上，
其中，外围栅极盖图案包括与外围栅极间隔件基本相同的材料。
11.如权利要求1所述的半导体装置，所述半导体装置还包括：
多个竖直结构，贯穿堆叠结构以被连接到基板；以及
数据存储层，设置在所述多个竖直结构与堆叠结构的所述多个电极之间，
其中，所述多个竖直结构包括半导体图案。
12.一种制造半导体装置的方法，所述方法包括：
提供包括单元阵列区和外围电路区的基板；
形成设置在外围电路区上的多个外围栅极结构，其中，所述多个外围栅极结构中的每个外围栅极结构包括外围栅极图案和设置在外围栅极图案的侧壁上的外围栅极间隔件；
通过在具有外围栅极结构的外围电路区的整个顶表面上交替且重复地堆叠多个牺牲层和多个绝缘层来形成薄层结构；以及
重复进行使薄层结构图案化的工艺以顺序地暴露单元阵列区和外围电路区之间的绝缘层的顶表面，从而在单元阵列区上形成堆叠结构并且在所述多个外围栅极结构的侧壁上形成多个剩余间隔件。
13.如权利要求12所述的方法，所述方法还包括：
在形成薄层结构之前，形成覆盖所述多个外围栅极结构的外围保护层，
其中，外围保护层暴露单元阵列区。
14.如权利要求12所述的方法，所述方法还包括：
在基板中形成多个源极/漏极区，其中，在形成薄层结构之前，在所述多个外围栅极结构中的每个外围栅极结构的两侧中设置所述多个源极/漏极区，
其中，所述多个剩余间隔件中的每个剩余间隔件和所述多个源极/漏极区中的每个源极/漏极区彼此叠置。
15.如权利要求14所述的方法，所述方法还包括：
形成连接到所述多个源极/漏极区的多个外围接触塞，
其中，所述多个外围接触塞中的至少一个外围接触塞贯穿所述多个剩余间隔件中的一个剩余间隔件。
16.一种半导体装置，所述半导体装置包括：
基板，包括单元阵列区和外围电路区；
堆叠结构，设置在单元阵列区上，堆叠结构包括交替堆叠的多个电极和多个绝缘层；
多个第一外围栅极结构，设置在外围电路区的第一区上并沿第一方向延伸，其中，所述多个第一外围栅极结构沿与第一方向交叉的第二方向以第一距离彼此分隔开；
多个第一剩余间隔件，设置在第一区中，其中，至少两个第一剩余间隔件设置在两个相邻的第一外围栅极结构之间；
多个第二外围栅极结构，设置在外围电路区的第二区上，其中，所述多个第二外围栅极结构沿第二方向以第二距离彼此分隔开；
多个第二剩余间隔件，设置在第二区中，其中，一个第二剩余间隔件设置在两个相邻的第二外围栅极结构之间；
第一外围接触塞，连接到基板并且设置在所述至少两个第一剩余间隔件之间；以及
第二外围接触塞，连接到基板并且贯穿设置在两个相邻的第二外围栅极结构之间的一个第二剩余间隔件。
17.如权利要求16所述的半导体装置，其中，所述多个第一剩余间隔件的顶端设置在与所述多个第一外围栅极结构的顶表面的高度基本相同的高度处，或者设置在比所述多个第一外围栅极结构的顶表面的高度低的高度处。
18.如权利要求16所述的半导体装置，其中，所述一个第二剩余间隔件的端部通过延伸跨过所述两个相邻的第二外围栅极结构之间的基板而彼此面对。
19.如权利要求16所述的半导体装置，所述半导体装置还包括：
外围保护层，覆盖所述多个第一外围栅极结构和所述多个第二外围栅极结构，
其中，外围保护层设置在所述多个第一外围栅极结构和所述多个第一剩余间隔件之间以及所述多个第二外围栅极结构和所述多个第二剩余间隔件之间。
20.如权利要求16所述的半导体装置，其中，所述多个第一剩余间隔件和所述多个第二剩余间隔件中的每个包括堆叠的牺牲图案和绝缘图案，其中，绝缘图案包括与堆叠结构的所述多个绝缘层的材料基本相同的材料。
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