CN110707039A - 半导体装置和制造该半导体装置的方法 - Google Patents

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Abstract

公开了半导体装置和制造所述半导体装置的方法。所述方法包括以下步骤：在基底上形成包括交替地堆叠的多个牺牲图案和多个介电图案的成型结构；对成型结构进行图案化以形成在第一方向上延伸的多个初始堆叠结构；在初始堆叠结构上形成在与第一方向相交的方向上延伸并跨过初始堆叠结构延伸的支撑图案；以及用导电图案代替牺牲图案，以从初始堆叠结构形成多个堆叠结构。支撑图案保留在堆叠结构上。

Description

半导体装置和制造该半导体装置的方法
本申请要求于2018年7月9日在韩国知识产权局提交的第10-2018-0079530号韩国专利申请的优先权，所述韩国专利申请的全部内容通过引用包含于此。
技术领域
本发明构思涉及一种半导体装置和一种制造该半导体装置的方法，更具体地，涉及一种具有三维地布置的存储器单元的半导体装置和一种制造该半导体装置的方法。
背景技术
半导体装置已经高度集成，以满足客户要求的更高性能和/或更低的制造成本。由于半导体装置的集成是决定产品价格的重要因素，因此越来越需要更高的集成度。典型的二维或平面半导体存储器装置的集成主要由单位存储器单元占据的面积决定，使得它受用于形成精细图案的技术水平的极大影响。然而，提高图案精细度所需的极其昂贵的加工设备会对提高二维或平面半导体存储器装置的集成度设定实际限制。因此，已经提出了具有三维地布置的存储器单元的三维半导体存储器装置。
发明内容
本发明构思的一些示例实施例提供一种具有增强了的可靠性的半导体装置以及一种制造该半导体装置的方法。
本发明构思的方面不限于以上提及的内容，并且本领域技术人员通过以下描述将清楚地理解上面未提及的其它目的。
根据本发明构思的一些示例实施例，一种制造半导体装置的方法可以包括：在基底上形成成型结构，所述成型结构包括交替地堆叠的多个牺牲图案和多个介电图案；对成型结构进行图案化，以形成在第一方向上延伸的多个初始堆叠结构；在初始堆叠结构上形成支撑图案，所述支撑图案在与第一方向相交的方向上延伸并且跨过初始堆叠结构延伸；用导电图案代替牺牲图案，以从初始堆叠结构形成多个堆叠结构。支撑图案可以保留在堆叠结构上。
根据本发明构思的一些示例实施例，一种制造半导体装置的方法可以包括：在基底上形成沿第一方向平行地延伸的第一初始堆叠结构和第二初始堆叠结构，第一初始堆叠结构和第二初始堆叠结构中的每个包括交替地堆叠的多个牺牲图案和多个介电图案；在第一初始堆叠结构的面对的侧表面和第二初始堆叠结构的面对的侧表面之间形成间隙填充图案；在第一初始堆叠结构和第二初始堆叠结构上形成支撑图案，支撑图案覆盖间隙填充图案的顶表面的一部分；以及去除间隙填充图案，以暴露第一初始堆叠结构的面对的侧表面和第二初始堆叠结构的面对的侧表面。
根据本发明构思的一些示例实施例，一种半导体装置可以包括：多个堆叠结构，在基底上沿第一方向平行地延伸，堆叠结构中的每个包括在基底上交替地堆叠的多个电极和多个介电图案；多个垂直结构，贯穿堆叠结构；分离结构，在堆叠结构之间；支撑图案，位于堆叠结构上，并且在跨过堆叠结构的方向上延伸，所述方向与第一方向相交。支撑图案可以覆盖分离结构的顶表面的一部分。
附图说明
图1图示了示出根据本发明构思的一些示例实施例的半导体装置的简化构造的示意图。
图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A图示了示出根据本发明构思的一些示例实施例的制造半导体装置的方法的平面图。
图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B和图10B图示了分别沿图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A的线A-A'截取的示出根据本发明构思的一些示例实施例的制造半导体装置的方法的剖视图。
图2C、图3C、图4C、图5C、图6C、图7C、图8C、图9C和图10C图示了分别沿图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A的线B-B'截取的示出根据本发明构思的一些示例实施例的制造半导体装置的方法的剖视图。
图11A和图11B图示了示出根据本发明构思的一些示例实施例的半导体装置的平面图。
图12A和图12B图示了沿图9A的线B-B'截取的示出根据本发明构思的一些示例实施例的制造半导体装置的方法的剖视图。
图13A和图14A图示了示出根据本发明构思的一些示例实施例的制造半导体装置的方法的平面图。
图13B和图14B图示了分别沿图13A和图14A的线A-A'截取的示出根据本发明构思的一些示例实施例的制造半导体装置的方法的剖视图。
图13C和图14C图示了分别沿图13A和图14A的线B-B'截取的示出根据本发明构思的一些示例实施例的制造半导体装置的方法的剖视图。
图15图示了示出根据本发明构思的一些示例实施例的半导体装置的简化框图。
图16A图示了示出根据本发明构思的一些示例实施例的制造半导体装置的方法的平面图。
图16B和图16C图示了分别沿图16A的线A-A'和线B-B'截取的示出根据本发明构思的一些示例实施例的制造半导体装置的方法的剖视图。
图17A图示了示出根据本发明构思的一些示例实施例的制造半导体装置的方法的平面图。
图17B和图17C图示了分别沿图17A的线A-A'和线B-B'截取的示出根据本发明构思的一些示例实施例的制造半导体装置的方法的剖视图。
具体实施方式
图1图示了示出根据本发明构思的一些示例实施例的半导体装置的简化构造的示意图。
参照图1，半导体装置可以包括单元阵列区域CAR和外围电路区域。半导体装置可以是三维半导体存储器装置。外围电路区域可以包括行解码器区域ROW DCR、页缓冲区域PBR、列解码器区域COL DCR和/或控制电路区域(未示出)。在一些示例实施例中，连接区域CNR可以设置在单元阵列区域CAR中的每个与行解码器区域ROW DCR中的每个之间。
单元阵列区域CAR可以包括具有多个存储器单元的存储器单元阵列。存储器单元阵列可以包括三维地布置的存储器单元、电连接到存储器单元的多条字线以及电连接到存储器单元的多条位线。
行解码器区域ROW DCR可以包括选择存储器单元阵列的字线的行解码器，连接区域CNR可以包括将存储器单元阵列电连接到行解码器的连接图案。根据地址信息，行解码器可以选择存储器单元阵列的字线中的一条字线，并且可以响应于来自控制单元的控制信号向所选择的字线和未选择的字线提供字线电压。
页缓冲区域PBR可以包括读取存储在存储器单元中的数据的页缓冲器。根据操作模式，页缓冲器可以临时存储将要存储在存储器单元中的数据或感测存储在存储器单元中的数据。页缓冲器可以在编程操作模式下充当写入驱动器电路，并且可以在读取操作模式下充当感测放大器电路。
列解码器区域COL DCR可以包括连接到存储器单元阵列的位线的列解码器。列解码器可以在页缓冲器与外部装置(例如，存储器控制器)之间提供数据传输路径。
图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A图示了示出根据本发明构思的一些示例实施例的制造半导体装置的方法的平面图。图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B和图10B图示了分别沿图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A的线A-A'截取的示出根据本发明构思的一些示例实施例的制造半导体装置的方法的剖视图。图2C、图3C、图4C、图5C、图6C、图7C、图8C、图9C和图10C图示了分别沿图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A的线B-B'截取的示出根据本发明构思的一些示例实施例的制造半导体装置的方法的剖视图。
参照图2A至图2C，可以在基底100上形成成型结构MS。基底100可以包括单元阵列区域CAR以及在第一方向D1上与单元阵列区域CAR相邻的连接区域CNR。
基底100可以包括半导体材料(例如，硅晶圆)、介电材料(例如，玻璃)、被介电材料覆盖的半导体以及导体中的一种。例如，基底100可以是具有第一导电性(例如，p型)的硅晶圆。
成型结构MS可以包括堆叠在基底100上的牺牲图案SL和介电图案ILD。牺牲图案SL和介电图案ILD中的每个可以具有在第一方向D1上以及在与第一方向D1垂直的第二方向D2上延伸的板形状。牺牲图案SL和介电图案ILD可以沿与基底100的顶表面垂直的第三方向D3交替地堆叠。对于成型结构MS，最上介电图案ILD可以比其它介电图案ILD厚。牺牲图案SL可以包括与介电图案ILD的介电材料不同的介电材料。例如，牺牲图案SL可以是氮化硅层，介电图案ILD可以是氧化硅层。
形成成型结构MS的步骤可以包括：在基底100的整个表面上形成包括交替地堆叠的牺牲图案SL和介电图案ILD的薄层结构，然后对薄层结构执行修整工艺。在形成薄层结构之前，可以在基底100上形成缓冲介电层105。缓冲介电层105可以是例如通过热氧化形成的氧化硅层。缓冲介电层105的厚度可以小于牺牲图案SL的厚度和介电图案ILD的厚度，其中图案SL和ILD形成在缓冲介电层105上。修整工艺会使成型结构MS在连接区域CNR上具有阶梯式结构。在连接区域CNR上，成型结构MS可以具有随着距单元阵列区域CAR的距离增大而减小的高度。在形成成型结构MS之后，可以在基底100的整个表面上形成平坦化介电层150。平坦化介电层150可以具有基本平坦的顶表面，并且可以由相对于牺牲图案SL具有蚀刻选择性的介电材料形成。
参照图3A至图3C，可以在单元阵列区域CAR和连接区域CNR中的每个上形成垂直沟道结构VS。
形成垂直沟道结构VS的步骤可以包括：形成垂直孔以贯穿成型结构MS和缓冲介电层105并且暴露基底100，然后在每个垂直孔中形成下半导体图案LSP、上半导体图案USP以及数据存储图案VL。可以通过在成型结构MS上形成掩模图案(未示出)并执行其中利用掩模图案作为蚀刻掩模的各向异性蚀刻工艺来获得垂直孔。
下半导体图案LSP可以是通过其中将暴露于垂直孔的基底100用作种子层的选择性外延生长(SEG)工艺形成的外延图案。下半导体图案LSP可以形成为具有填充垂直孔的下部分的柱形状。可选地，可以省略下半导体图案LSP的形成。
可以在其中形成有下半导体图案LSP的垂直孔中形成上半导体图案USP。可以通过在垂直孔中沉积具有均匀厚度的半导体层来形成上半导体图案USP。半导体层可以共形地形成为具有不完全地填充垂直孔的厚度。因此，上半导体图案USP可以在垂直孔中限定空的空间(或间隙)，所述空的空间可以填充有空气或埋入介电图案VI。位线导电垫BCP可以形成在上半导体图案USP的顶端。位线导电垫BCP可以是杂质掺杂区域或者包括导电材料。
垂直沟道结构VS中的每个可以贯穿成型结构MS并且可以与基底100连接。当在平面图中观看时，垂直沟道结构VS可以二维地布置。例如，垂直沟道结构VS可以以Z字形形式布置。
参照图4A至图4C，可以对成型结构MS进行图案化以从成型结构MS形成多个初始堆叠结构PST。可以在彼此相邻的初始堆叠结构PST之间形成沟槽T。形成沟槽T的步骤可以包括：形成第一层间介电层110以覆盖垂直沟道结构VS的顶表面，并且使用第一层间介电层110作为蚀刻掩模来连续蚀刻牺牲图案SL和介电图案ILD。
沟槽T可以在第一方向D1上延伸，并且可以在第二方向D2上彼此分隔开。沟槽T可以与垂直沟道结构VS分隔开，并且可以暴露牺牲图案SL的侧壁和介电图案ILD的侧壁。沟槽T可以具有线性形状或矩形形状。初始堆叠结构PST可以具有沿着沟槽T在第一方向D1上延伸的线性形状。初始堆叠结构PST可以在第二方向D2上跨过沟槽T彼此分隔开。当形成沟槽T时，基底100的顶表面可以暴露于沟槽T，并且过度蚀刻会导致暴露的顶表面下沉到特定深度。
在一些示例实施例中，一个初始堆叠结构PST中的垂直沟道结构VS可以沿着在第一方向D1上延伸的九个行布置。布置在第五行上的垂直沟道结构VS可以不连接到下面将讨论的位线BL。分离介电层(未示出)可以形成为在每个初始堆叠结构PST的上部分中在第一方向D1上延伸。分离介电层可以使设置在初始堆叠结构PST的上部分处的一个或更多个牺牲图案SL分离。
参照图5A至图5C，可以在初始堆叠结构PST之间形成间隙填充图案GP。形成间隙填充图案GP的步骤可以包括：形成间隙填充层(未示出)以填充沟槽T并覆盖第一层间介电层110的顶表面，并且对间隙填充层执行平坦化工艺以暴露第一层间介电层110的顶表面。间隙填充图案GP可以具有与第一层间介电层110的顶表面在同一水平处的顶表面。间隙填充图案GP的顶表面可以与第一层间介电层110的顶表面共面。间隙填充图案GP可以由相对于介电图案ILD和牺牲图案SL具有蚀刻选择性的介电材料形成。间隙填充图案GP可以包括例如硅基旋涂硬掩模(SOH)材料、碳基非晶碳层(ACL)或光致抗蚀剂材料。
可以在初始堆叠结构PST上形成支撑图案SPP。支撑图案SPP可以暴露第一层间介电层110和间隙填充图案GP中的每个的顶表面的至少一部分。形成支撑图案SPP的步骤可以包括：形成支撑层(未示出)以覆盖第一层间介电层110的顶表面，并且对支撑层进行图案化以部分地暴露第一层间介电层110和间隙填充图案GP中的每个的顶表面。
支撑图案SPP可以沿第一方向D1布置。支撑图案SPP中的每个可以跨过初始堆叠结构PST延伸，同时在与初始堆叠结构PST的延伸方向(或第一方向D)相交的方向上延伸。支撑图案SPP可以使初始堆叠结构PST彼此连接。因此，当执行后续工艺时，可以能够减少或防止初始堆叠结构PST或将在下面讨论的堆叠结构ST的倾斜或倒塌。
在一些示例实施例中，如图5A中所示，支撑图案SPP中的每个可以在与第一方向D1垂直的第二方向D2上延伸。
基底100会经受由初始堆叠结构PST或随后将形成的堆叠结构ST产生的拉应力。来自初始堆叠结构PST的拉应力会沿初始堆叠结构PST的延伸方向产生。来自初始堆叠结构PST的拉应力会导致基底100边缘的挠曲。由于初始堆叠结构PST沿第一方向D1延伸，因此会在第一方向D1上施加来自初始堆叠结构PST的拉应力。基底100因此会承受由初始堆叠结构PST产生的各向异性拉应力。
支撑图案SPP可以在与初始堆叠结构PST的延伸方向垂直的方向(或第二方向D2)上延伸，从而在第二方向D2上产生拉应力。结果，可以能够减小第一方向D1上的拉应力与第二方向D2上的拉应力之间的差。于是可以减小或防止基底100由各向异性拉应力引起的不对称翘曲。支撑图案SPP可以包括能够沿支撑图案SPP的延伸方向产生拉应力的材料。支撑图案SPP可以包括其热膨胀系数大于基底100的热膨胀系数的材料。随着其中温度变化大的工艺的进行，支撑图案SPP可以向基底100提供拉应力。支撑图案SPP可以包括例如硅基介电材料。支撑图案SPP可以包括氧化硅、氮化硅或氮氧化硅作为硅基介电材料。在一些示例实施例中，可以进一步执行特定工艺以消除基底100的挠曲。基底100的挠曲可以由于支撑图案SPP而变为各向同性的。于是可以能够容易地执行消除挠曲的工艺。
图11A和图11B图示了示出根据本发明构思的一些示例实施例的半导体装置的平面图。
在一些示例实施中，如图11A中所示，支撑图案SPP中的每个可以在相对于第一方向D1倾斜(成与垂直不同的角度)的方向上延伸。例如，支撑图案SPP中的每个可以跨过初始堆叠结构PST倾斜地延伸。支撑图案SPP可以包括其刚性较高的材料。支撑图案SPP可以包括例如以钨、铜或铝为例的金属。在一些示例实施例中，支撑图案SPP可以包括能够在支撑图案SPP的延伸方向上产生压应力的材料。支撑图案SPP可以包括其热膨胀系数小于基底100的热膨胀系数的材料。随着其中温度变化大的工艺的进行，支撑图案SPP可以向基底100提供压应力。支撑图案SPP可以抵消由初始堆叠结构PST引起的第一方向D1上的拉应力。于是可以减少或防止基底100挠曲。
在一些示例实施例中，如图11B中所示，支撑图案SPP可以具有网形状(具有除了垂直之外的一个以上的角度)。例如，支撑图案SPP可以包括在第二方向D2上延伸的第一段P1。支撑图案SPP还可以包括在相对于第一方向D1和第二方向D2倾斜(成与垂直不同的角度)的方向上延伸的第二段P2。支撑图案SPP可以包括例如其刚性较高的金属。
参照图6A至图6C，可以去除间隙填充图案GP以暴露初始堆叠结构PST的侧表面。可以通过相对于初始堆叠结构PST、缓冲介电层105、第一层间介电层110和支撑图案SPP具有蚀刻选择性的湿蚀刻工艺来实现间隙填充图案GP的去除。去除间隙填充图案GP可以部分地暴露支撑图案SPP的底表面。
参照图7A至图7C和图8A至图8C，可以从初始堆叠结构PST形成堆叠结构ST。堆叠结构ST中的每个可以包括交替地堆叠的电极EL和介电图案ILD。形成堆叠结构ST的步骤可以包括用电极EL代替牺牲图案SL。
用电极EL代替牺牲图案SL的步骤可以包括：通过去除暴露于沟槽T的牺牲图案SL来在介电图案ILD之间形成栅极区域GR(见图7B和图7C)，并且在对应的栅极区域GR中形成电极EL(见图8B和图8C)。形成栅极区域GR的步骤可以包括执行各向同性蚀刻工艺，在所述各向同性蚀刻工艺中使用相对于平坦化介电层150、介电图案ILD、垂直沟道结构VS、第一层间介电层110以及支撑图案SPP具有蚀刻选择性的配方来各向同性地蚀刻牺牲图案SL。各向同性蚀刻工艺可以完全地去除牺牲图案。例如，当牺牲图案SL是氮化硅层并且介电图案ILD是氧化硅层时，各向同性蚀刻工艺可以使用包含磷酸的蚀刻剂。
可以在暴露于最下面的栅极区域GR的下半导体图案LSP的侧壁上形成栅极介电层(没有用附图标记来标记)。栅极介电层可以通过在包括氧原子的气体气氛下执行的热处理工艺形成。
可以在栅极区域GR中形成电极EL。在形成电极EL之前，可以形成水平介电层HP以共形地覆盖介电图案ILD之间的空的空间(或栅极区域GR)的内壁。用电极EL代替牺牲图案SL可以形成堆叠结构ST，堆叠结构ST中的每个包括交替地堆叠在基底100上的介电图案ILD和电极EL。
可以在堆叠结构ST之间并且在基底100中形成公共源极区域CSR。形成公共源极区域CSR的步骤可以包括用具有与第一导电性不同的第二导电性(例如，n型)的杂质来对暴露于沟槽T的基底100进行掺杂。公共源极区域CSR可以沿第一方向D1平行地延伸，并且可以在第二方向D2上彼此分隔开。
参照图9A至图9C，可以在沟槽T中形成分离结构CSS。在一些示例实施例中，分离结构CSS可以包括结合到公共源极区域CSR的公共源极插塞CSP以及在公共源极插塞CSP与堆叠结构ST之间的介电间隔件SP。
例如，可以在沟槽T的侧壁上形成介电间隔件SP。形成介电间隔件SP的步骤可以包括：在其上形成有堆叠结构ST的基底100上沉积间隔件层以具有均匀的厚度，然后对间隔件层执行回蚀刻工艺以暴露公共源极区域CSR。间隔件层可以包括介电材料。
可以在其中形成有介电间隔件SP的沟槽T中形成公共源极插塞CSP。公共源极插塞CSP可以设置在堆叠结构ST的面对的侧壁之间，并且可以在第一方向D1上延伸。
图12A和图12B图示了沿图9A的线B-B'截取的示出根据本发明构思的一些示例实施例的制造半导体装置的方法的剖视图。如图12A和图12B中所示，形成公共源极插塞(见图9C的CSP)的步骤可以包括：形成金属层PCSP，对金属层PCSP执行平坦化工艺以暴露支撑图案SPP的顶表面，并且使用支撑图案SPP作为蚀刻掩模来蚀刻平坦化的金属层PCSP。
参照图10A至图10C，可以去除支撑图案SPP。去除支撑图案SPP可以完全地暴露第一层间介电层110的顶表面和分离结构CSS的顶表面。可以在第一层间介电层110上形成第二层间介电层120。第二层间介电层120可以覆盖分离结构CSS的顶表面。可以在单元阵列区域CAR中并且在第二层间介电层120上形成位线BL。位线BL可以在第二方向D2上延伸，并且可以布置在第一方向D1上。位线BL可以通过贯穿第一层间介电层110和第二层间介电层120的位线接触插塞BPLG电连接到垂直沟道结构VS。
可以在连接区域CNR中并且在第二层间介电层120上形成连接线CL。连接线CL可以通过贯穿第一层间介电层110、第二层间介电层120和平坦化介电层150的单元接触插塞CPLG对应地结合到电极EL的垫。单元接触插塞CPLG的竖直长度可以随着距单元阵列区域CAR的距离的减小而减小。单元接触插塞CPLG可以具有其基本彼此共面的顶表面。
图13A和图14A图示了示出根据本发明构思的一些示例实施例的制造半导体装置的方法的平面图。图13B和图14B图示了分别沿图13A和图14A的线A-A'截取的示出根据本发明构思的一些示例实施例的制造半导体装置的方法的剖视图。图13C和图14C图示了分别沿图13A和图14A的线B-B'截取的示出根据本发明构思的一些示例实施例的制造半导体装置的方法的剖视图。
参照图13A至图13C，不同于参照图10A至图10C所讨论的，可以不去除支撑图案SPP。
例如，可以在堆叠结构ST和分离结构CSS上形成支撑图案SPP。可以在第一层间介电层110上形成第三层间介电层130。形成第三层间介电层130的步骤可以包括：在第一层间介电层110上形成初始第三层间介电层(未示出)以覆盖支撑图案SPP的侧表面和顶表面，并且对初始第三层间介电层执行平坦化工艺以暴露支撑图案SPP的顶表面。第三层间介电层130可以包括例如氧化硅、氮化硅或氮氧化硅。
第三层间介电层130可以覆盖分离结构CSS的顶表面。第三层间介电层130可以覆盖支撑图案SPP的侧表面。第三层间介电层130可以具有与支撑图案SPP的顶表面在同一水平处的顶表面，第三层间介电层130的顶表面可以与支撑图案SPP的顶表面共面。
参照图14A至图14C，可以在第三层间介电层130上形成第四层间介电层140。可以在单元阵列区域CAR中并且在第四层间介电层140上形成位线BL。位线BL可以在第二方向D2上延伸，并且可以布置在第一方向D1上。位线BL中的一些位线可以与支撑图案SPP竖直地叠置。位线BL可以通过贯穿第一层间介电层110、第三层间介电层130和第四层间介电层140的位线接触插塞BPLG电连接到垂直沟道结构VS。位线接触插塞BPLG中的一些位线可以贯穿支撑图案SPP。
可以在连接区域CNR中并且在第四层间介电层140上形成连接线CL。连接线CL可以通过贯穿第一层间介电层110、第三层间介电层130和第四层间介电层140的单元接触插塞CPLG电连接到电极EL。
图15图示了示出根据本发明构思的一些示例实施例的半导体装置的简化框图。
参照图15，半导体装置可以包括外围逻辑结构PS和单元阵列结构CS，所述单元阵列结构CS可以堆叠在外围逻辑结构PS上。例如，当在平面图中观看时，外围逻辑结构PS与单元阵列结构CS可以彼此叠置。
在一些示例实施例中，外围逻辑结构PS可以包括如参照图1讨论的行解码器、列解码器、页缓冲器和/或控制电路。单元阵列结构CS可以包括多个存储器块BLK1至BLKn，所述多个存储器块BLK1至BLKn中的每个是数据擦除单元。存储器块BLK1至BLKn中的每个可以包括这样的结构：在该结构中，字线沿第三方向D3堆叠在沿第一方向D1和第二方向D2延长的平面上。存储器块BLK1至BLKn中的每个可以包括具有三维结构(或垂直结构)的存储器单元阵列。
图16A图示了示出根据本发明构思的一些示例实施例的制造半导体装置的方法的平面图。图16B和图16C图示了分别沿图16A的线A-A'和线B-B'截取的示出根据本发明构思的一些示例实施例的制造半导体装置的方法的剖视图。
参照图16A至图16C，可以在成型结构MS形成在基底100上之前形成外围逻辑结构PS。可以在基底100下方形成外围逻辑结构PS。
例如，可以准备下基底10。下基底10可以是例如具有第一导电性(例如，p型)的硅基底。可以在下基底10中形成器件隔离层11，从而限定有源区。
可以在下基底10上形成外围逻辑结构PS。形成外围逻辑结构PS的步骤可以包括：在下基底10上形成外围逻辑电路PTR；形成连接到外围逻辑电路PTR的外围连接图案31和33；以及形成下介电层50。外围逻辑电路PTR可以包括金属氧化物半导体(MOS)晶体管，金属氧化物半导体(MOS)晶体管中的每个使用下基底10作为沟道。例如，形成外围逻辑电路PTR的步骤可以包括：在下基底10中形成限定有源区的器件隔离层11；在下基底10上顺序地形成外围栅极介电层21和外围栅电极23；然后通过在外围栅电极23的相对侧上将杂质注入到下基底10中来形成源区/漏区25。可以在外围栅电极23的侧壁上形成外围栅极间隔件。
外围逻辑电路PTR可以被下介电层50覆盖，所述下介电层50包括单个介电层或多个堆叠的介电层。下介电层50可以包括例如氧化硅层、氮化硅层、氮氧化硅层或低k介电层。
可以在下介电层50上形成基底100。基底100可以是半导体基底或包括导电层的多层基底。基底100可以包括例如硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铝镓(AlGaAs)或者它们的混合物。基底100可以是掺杂有第一导电性杂质的半导体基底或者未掺杂有杂质的本征半导体基底。可以在基底100上形成成型结构MS。
图17A图示了示出根据本发明构思的一些示例实施例的制造半导体装置的方法的平面图。图17B和图17C图示了分别沿图17A的线A-A'和线B-B'截取的示出根据本发明构思的一些示例实施例的制造半导体装置的方法的剖视图。
参照图17A至图17C，在形成堆叠结构ST之后，可以在沟槽T中形成分离结构CSS。不同于参照图9A至图9C所讨论的，分离结构CSS可以包括分离介电图案IIP。
例如，如参照图7A至图7C和图8A至图8C讨论的，可以用电极EL来代替初始堆叠结构PST中的牺牲图案SL，以形成堆叠结构ST。可以省略形成公共源极区域CSR的掺杂工艺。可以在堆叠结构ST的面对的侧壁之间形成分离介电图案IIP。分离介电图案IIP可以包括例如氧化硅层。
分离介电图案IIP可以具有与第一层间介电层110的顶表面在同一水平处的顶表面。分离介电图案IIP的顶表面可以与第一层间介电层110的顶表面共面。支撑图案SPP可以部分地覆盖分离介电图案IIP的顶表面。本实施例的半导体装置可以包括形成在基底100下方的外围逻辑结构PS。
根据本发明构思的一些示例实施例，支撑图案可以将堆叠结构彼此连接，因此可以减少或防止堆叠结构倾斜或坍塌。此外，可以减少或防止基底由各向异性拉应力引起不对称翘曲。结果，可以能够提供具有改善了的可靠性的半导体装置。
尽管已经在附图中描述并示出了本发明构思的一些示例实施例，但是本领域技术人员将理解的是，在不脱离本发明构思的技术精神和本质特征的情况下，可以作出各种改变和修改。对于本领域技术人员来说将明显的是，在不脱离发明构思的范围和精神的情况下，可以对其进行各种替换、修改和改变。

Claims (20)

1.一种制造半导体装置的方法，所述方法包括：
在基底上形成成型结构，所述成型结构包括交替地堆叠的多个牺牲图案和多个介电图案；
对所述成型结构进行图案化，以形成在第一方向上延伸的多个初始堆叠结构；
在所述多个初始堆叠结构上形成支撑图案，所述支撑图案在与所述第一方向相交的方向上延伸并且跨过所述多个初始堆叠结构延伸；以及
用多个导电图案代替所述多个牺牲图案，以从所述多个初始堆叠结构形成多个堆叠结构，
其中，所述支撑图案保留在所述多个堆叠结构上。
2.根据权利要求1所述的方法，所述方法还包括：
在形成支撑图案之前，在所述多个初始堆叠结构之间形成间隙填充图案；以及
在形成支撑图案之后，去除间隙填充图案以暴露所述多个初始堆叠结构的侧表面，
其中，支撑图案覆盖间隙填充图案的顶表面的一部分。
3.根据权利要求1所述的方法，其中，形成所述支撑图案的步骤包括形成在第一方向上布置的多个支撑图案。
4.根据权利要求1所述的方法，其中，支撑图案在与第一方向垂直的第二方向上延伸，
支撑图案包括其热膨胀系数大于基底的热膨胀系数的材料。
5.根据权利要求1所述的方法，其中，支撑图案在相对于第一方向倾斜的方向上延伸，
支撑图案包括其热膨胀系数小于基底的热膨胀系数的材料。
6.根据权利要求1所述的方法，所述方法还包括：在对成型结构进行图案化之前，形成贯穿成型结构并且与基底连接的垂直沟道结构，
其中，支撑图案的底表面在比垂直沟道结构的顶表面的水平高的水平处。
7.根据权利要求1所述的方法，所述方法还包括：在所述多个堆叠结构的面对的侧表面之间形成分离结构。
8.根据权利要求7所述的方法，所述方法还包括：在形成分离结构之后，去除支撑图案。
9.根据权利要求7所述的方法，其中，所述分离结构包括：
间隔件，覆盖所述多个堆叠结构的面对的侧表面；以及
公共源极插塞，贯穿间隔件并且与基底连接。
10.根据权利要求7所述的方法，其中，分离结构包括分离介电图案，所述分离介电图案填充所述多个堆叠结构的面对的侧表面之间的空间。
11.根据权利要求7所述的方法，所述方法还包括：在形成分离结构之后，不去除支撑图案。
12.根据权利要求7所述的方法，其中，支撑图案覆盖分离结构的顶表面的一部分，并且暴露分离结构的顶表面的其它部分。
13.根据权利要求1所述的方法，其中，支撑图案包括：
第一段，在与第一方向垂直的第二方向上延伸；以及
第二段，在相对于第一方向倾斜的方向上延伸。
14.一种制造半导体装置的方法，所述方法包括：
在基底上形成沿第一方向平行地延伸的第一初始堆叠结构和第二初始堆叠结构，第一初始堆叠结构和第二初始堆叠结构中的每个包括交替地堆叠的多个牺牲图案和多个介电图案；
在第一初始堆叠结构的面对的侧表面和第二初始堆叠结构的面对的侧表面之间形成间隙填充图案；
在第一初始堆叠结构和第二初始堆叠结构上形成支撑图案，支撑图案覆盖间隙填充图案的顶表面的一部分；以及
去除间隙填充图案以暴露第一初始堆叠结构的面对的侧表面和第二初始堆叠结构的面对的侧表面。
15.根据权利要求14所述的方法，所述方法还包括：在去除间隙填充图案之后，用多个导电图案代替所述多个牺牲图案，以分别从第一初始堆叠结构和第二初始堆叠结构形成第一堆叠结构和第二堆叠结构，
其中，支撑图案保留在第一堆叠结构和第二堆叠结构上。
16.根据权利要求15所述的方法，所述方法还包括：在第一堆叠结构和第二堆叠结构之间形成分离结构，
其中，支撑图案覆盖分离结构的顶表面的一部分。
17.根据权利要求14所述的方法，其中，支撑图案在与第一方向相交的方向上延伸，并且跨过第一初始堆叠结构和第二初始堆叠结构延伸。
18.一种半导体装置，所述半导体装置包括：
多个堆叠结构，在基底上沿第一方向平行地延伸，所述多个堆叠结构中的每个包括在基底上交替地堆叠的多个电极和多个介电图案；
多个垂直结构，贯穿所述多个堆叠结构；
分离结构，在所述多个堆叠结构之间；以及
支撑图案，在所述多个堆叠结构上，支撑图案在跨过堆叠结构的方向上延伸，所述方向与第一方向相交，
其中，支撑图案覆盖分离结构的顶表面的一部分。
19.根据权利要求18所述的半导体装置，其中，支撑图案在与第一方向垂直的第二方向上延伸，
支撑图案包括其热膨胀系数大于基底的热膨胀系数的材料。
20.根据权利要求18所述的半导体装置，其中，支撑图案在相对于第一方向倾斜的方向上延伸，
支撑图案包括其热膨胀系数小于基底的热膨胀系数的材料。
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