KR20210156460A - 수직형 메모리 장치 및 그 제조 방법 - Google Patents

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신중식
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Abstract

수직형 메모리 장치는 셀 어레이 영역 및 패드 영역을 포함하는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장되며 상기 기판의 패드 영역 상에서 계단 형상으로 적층된 게이트 전극들을 포함하는 게이트 전극 구조물, 상기 기판의 셀 어레이 영역 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 채널, 상기 기판의 패드 영역 상에서 상기 제1 방향으로 각각 연장되어 상기 게이트 전극 구조물의 대응하는 계단들에 각각 접촉하는 콘택 플러그들, 및 상기 기판의 패드 영역 상에서 상기 콘택 플러그들이 접촉하는 상기 게이트 전극 구조물의 상기 대응하는 계단들을 각각 관통하여 상기 제1 방향으로 각각 연장된 지지 구조물들을 포함할 수 있으며, 상기 각 지지 구조물들은 상기 기판 상에서 상기 제1 방향으로 연장된 충전 패턴 및 상기 충전 패턴의 측벽 및 저면을 감싸는 식각 저지 패턴을 포함할 수 있고, 상기 각 지지 구조물들의 상면은 상기 채널의 상면보다 높을 수 있다.

Description

수직형 메모리 장치 및 그 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 메모리 장치 및 그 제조 방법에 관한 것이다.
VNAND flash 메모리 장치를 제조하는 방법에서, 기판 상에 절연막과 희생막을 교대로 반복적으로 적층하여 몰드를 형성하고, 상기 몰드를 관통하는 채널을 형성할 수 있으며, 상기 몰드가 후속 공정에서 쓰러지지 않도록 상기 몰드를 관통하는 더미 채널을 함께 형성할 수 있다. 하지만, 상기 몰드를 게이트 전극 연장 방향으로 분리시키고 상기 희생막을 상기 게이트 전극으로 치환하기 위해서 상기 몰드를 관통하는 워드라인 컷을 형성하는 식각 공정을 수행할 때, 상기 더미 채널에 의해 상기 식각 공정이 영향을 받을 수 있으며, 이에 따라 상기 워드라인 컷이 상기 게이트 연장 방향을 따라 똑바로 연장되도록 형성되지 못하고, 상기 더미 채널 쪽으로 휘는 현상이 발생할 수 있다.
본 발명의 일 과제는 개선된 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 다른 과제는 개선된 전기적 특성을 갖는 수직형 메모리 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치는 셀 어레이 영역 및 패드 영역을 포함하는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장되며 상기 기판의 패드 영역 상에서 계단 형상으로 적층된 게이트 전극들을 포함하는 게이트 전극 구조물, 상기 기판의 셀 어레이 영역 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 채널, 상기 기판의 패드 영역 상에서 상기 제1 방향으로 각각 연장되어 상기 게이트 전극 구조물의 대응하는 계단들에 각각 접촉하는 콘택 플러그들, 및 상기 기판의 패드 영역 상에서 상기 콘택 플러그들이 접촉하는 상기 게이트 전극 구조물의 상기 대응하는 계단들을 각각 관통하여 상기 제1 방향으로 각각 연장된 지지 구조물들을 포함할 수 있으며, 상기 각 지지 구조물들은 상기 기판 상에서 상기 제1 방향으로 연장된 충전 패턴 및 상기 충전 패턴의 측벽 및 저면을 감싸는 식각 저지 패턴을 포함할 수 있고, 상기 각 지지 구조물들의 상면은 상기 채널의 상면보다 높을 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장되어 계단 형상으로 적층된 게이트 전극들을 포함하는 게이트 전극 구조물, 상기 기판 상에서 상기 제2 방향으로 연장되어 상기 게이트 전극 구조물의 일 측에 형성된 분리 패턴, 상기 기판 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 각각 연장되며, 상기 기판 상면에 평행한 수평 방향을 따라 서로 이격된 채널들, 상기 기판 상에 형성되어 상기 채널들을 서로 전기적으로 연결시키는 채널 연결 패턴, 상기 채널 연결 패턴 상에 형성된 지지막, 상기 지지막과 연결되며 상기 기판 상면에 접촉하는 지지 패턴, 상기 기판 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극 구조물의 계단에 접촉하는 콘택 플러그, 및 상기 기판 상에서 상기 제1 방향으로 연장되며 상기 콘택 플러그가 접촉하는 상기 게이트 전극 구조물의 상기 계단 및 상기 지지 패턴을 관통하여 상기 기판 상면에 접촉하는 지지 구조물을 포함할 수 있으며, 상기 분리 패턴의 상면은 상기 지지 구조물의 상면보다 높고, 상기 지지 구조물의 상면은 상기 채널의 상면보다 높을 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 셀 어레이 영역 및 패드 영역을 포함하는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장되며 상기 기판의 패드 영역 상에서 계단 형상으로 적층된 게이트 전극들을 포함하는 게이트 전극 구조물, 상기 기판의 셀 어레이 영역 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 각각 연장되며 상기 기판 상면에 평행한 수평 방향을 따라 서로 이격된 채널들, 상기 각 채널들의 외측벽에 형성된 전하 저장 구조물, 상기 기판의 셀 어레이 영역 상에 형성되어 상기 채널들을 서로 전 기적으로 연결시키는 채널 연결 패턴, 상기 채널 연결 패턴 상에 형성된 지지막, 상기 지지막과 연결되며 상기 기판 상면에 접촉하는 지지 패턴, 상기 기판의 패드 영역 상에서 상기 제1 방향으로 각각 연장되어 상기 게이트 전극 구조물의 대응하는 계단들에 각각 접촉하는 콘택 플러그들, 및 상기 기판의 패드 영역 상에서 상기 콘택 플러그들이 접촉하는 상기 게이트 전극 구조물의 상기 대응하는 계단들을 각각 관통하여 상기 제1 방향으로 각각 연장된 지지 구조물들을 포함할 수 있으며, 상기 각 지지 구조물들은 상기 기판 상에서 상기 제1 방향으로 연장된 충전 패턴 및 상기 충전 패턴의 측벽 및 저면을 감싸는 식각 저지 패턴을 포함할 수 있고, 상기 각 지지 구조물들의 상면은 상기 각 채널들의 상면보다 높을 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 셀 어레이 영역 및 패드 영역을 포함하는 기판의 상기 셀 어레이 영역 및 상기 패드 영역 상에 희생막 및 절연막을 각각 포함하는 계단층들이 상기 기판의 상면에 수직한 제1 방향을 따라 적층되되, 상기 기판의 패드 영역 상에서 계단 형상을 갖는 몰드를 형성할 수 있다. 상기 기판의 셀 어레이 영역 상에서 상기 몰드를 관통하여 상기 기판 상면에 접촉하는 채널을 형성할 수 있다. 상기 기판의 셀 어레이 영역 및 패드 영역 상에서 상기 몰드를 관통하여 상기 기판 상면에 평행한 제2 방향으로 연장됨으로써 상기 몰드를 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 분리시키는 제1 개구, 및 상기 기판의 패드 영역 상에서 상기 제1 개구와 상기 제3 방향으로 인접하는 상기 몰드의 계단 부분을 관통하는 제2 개구를 형성할 수 있다. 상기 제2 개구 내에 지지 구조물을 형성할 수 있다. 상기 제1 개구에 의해 노출된 상기 몰드의 희생막들을 제거하여 제1 갭들을 형성할 수 있다. 상기 제1 갭들을 각각 채우는 게이트 전극들을 형성할 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 셀 어레이 영역 및 패드 영역을 포함하는 기판의 상기 셀 어레이 영역 및 상기 패드 영역 상에 희생막 및 절연막을 각각 포함하는 계단층들이 상기 기판의 상면에 수직한 제1 방향을 따라 적층되되, 상기 기판의 패드 영역 상에서 계단 형상을 갖는 몰드를 형성할 수 있다. 상기 기판의 셀 어레이 영역 상에서 상기 몰드를 관통하여 상기 기판 상면에 접촉하는 채널을 형성할 수 있다. 상기 기판의 셀 어레이 영역 및 패드 영역 상에서 상기 몰드를 관통하여 상기 기판 상면에 평행한 제2 방향으로 연장됨으로써 상기 몰드를 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 분리시키는 제1 개구, 및 상기 기판의 패드 영역 상에서 상기 제1 개구와 상기 제3 방향으로 인접하는 상기 몰드의 계단 부분을 관통하는 제2 개구를 형성할 수 있다. 상기 제1 및 제2 개구들을 채우는 희생막 구조물을 형성할 수 있다. 상기 몰드 및 상기 희생막 구조물 상에 지지막을 형성할 수 있다. 상기 지지막을 부분적으로 식각하여 상기 제1 개구 내에 형성된 상기 희생막 구조물 부분을 적어도 부분적으로 노출시키는 제3 개구를 형성할 수 있다. 상기 제3 개구를 통해 상기 제1 개구 내에 형성된 상기 희생막 구조물 부분을 제거하여 상기 제1 개구를 다시 형성할 수 있다. 상기 제1 개구에 의해 노출된 상기 몰드의 희생막들을 제거하여 갭들을 형성할 수 있다. 상기 갭들을 각각 채우는 게이트 전극들을 형성할 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 셀 어레이 영역 및 패드 영역을 포함하는 기판의 상기 셀 어레이 영역 및 상기 패드 영역 상에 희생막 및 절연막을 각각 포함하는 계단층들이 상기 기판의 상면에 수직한 제1 방향을 따라 적층되되, 상기 기판의 패드 영역 상에서 계단 형상을 갖는 몰드를 형성할 수 있다. 상기 기판의 셀 어레이 영역 상에서 상기 몰드를 관통하여 상기 기판 상면에 접촉하는 채널을 형성할 수 있다. 상기 몰드에 대한 식각 공정을 수행하여, 상기 기판의 셀 어레이 영역 및 패드 영역 상에서 상기 몰드를 관통하여 상기 기판 상면에 평행한 제2 방향으로 연장됨으로써 상기 몰드를 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 분리시키는 제1 개구, 및 상기 기판의 패드 영역 상에서 상기 몰드의 대응하는 계단들을 각각 관통하는 제2 개구들을 동시에 형성할 수 있다. 상기 제2 개구들 내에 지지 구조물들을 각각 형성할 수 있다. 상기 제1 개구에 의해 노출된 상기 몰드의 희생막들을 제거하여 갭들을 형성할 수 있다. 상기 갭들을 각각 채우는 게이트 전극들을 형성할 수 있다. 상기 지지 구조물들에 인접한 상기 게이트 전극들 부분에 각각 접촉하는 콘택 플러그들을 형성할 수 있다. 상기 게이트 전극들은 상기 기판의 셀 어레이 영역 및 패드 영역 상에서 상기 제1 방향으로 서로 이격되도록 복수 개로 적층되되 상기 기판의 패드 영역 상에서 계단 형상을 갖는 게이트 전극 구조물을 형성할 수 있으며, 상기 콘택 플러그들은 상기 게이트 전극 구조물의 대응하는 계단들에 각각 접촉하도록 형성될 수 있다.
예시적인 실시예들에 따른 상기 수직형 메모리 장치의 제조 방법에서, 몰드를 분리시키기 위해 일 방향으로 연장되는 개구를 형성한 이후에 상기 몰드의 쓰러짐을 방지하기 위한 지지 구조물을 형성함으로써, 상기 지지 구조물에 의한 영향을 받지 않고 상기 제2 개구가 상기 방향을 따라 똑바로 연장되도록 형성될 수 있다. 이에 따라, 상기 개구에 의해 분리되는 게이트 전극 구조물들이 우수한 전기적 특성을 가질 수 있다.
도 1 내지 도 41은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 42 내지 도 45는 예시적인 실시예들에 따른 지지 구조물의 형상 및 배치를 설명하기 위한 평면도들로서, 도 37의 Y 영역에 대한 평면도들이다.
도 46은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
이하 발명의 상세한 설명에서는(청구항은 제외), 기판 상면에 실질적으로 수직한 방향을 제1 방향(D1)으로 정의하고, 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들(D2, D3)로 정의한다. 예시적인 실시예들에 있어서, 제2 및 제3 방향들(D2, D3)은 서로 직교할 수 있다.
도 1 내지 도 41은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1-2, 4, 8, 12, 14, 25, 29-30 및 37은 평면도들이고, 도 3, 5-7, 9-11, 13, 15-24, 26-28, 31-36 및 38-41은 단면도들이다. 이때, 도 2 내지 도 41은 도 1에 도시된 X 영역에 대한 도면들이다.
도 3, 6, 9, 10, 15, 18, 20, 22, 26, 31, 34 및 38은 각 대응하는 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 5는 대응하는 평면도의 B-B'선을 따라 절단한 단면도이며, 도 7, 11 및 39는 각 대응하는 평면도들의 C-C'선을 따라 절단한 단면도들이고, 도 13은 대응하는 평면도의 D-D'선을 따라 절단한 단면도이며, 도 16, 19, 21, 23, 27, 32, 35 및 40은 각 대응하는 평면도들의 E-E'선을 따라 절단한 단면도들이고, 도 17, 24, 28, 33, 36 및 41은 각 대응하는 평면도들의 F-F'선을 따라 절단한 단면도들이다.
도 1을 참조하면, 상기 수직형 메모리 장치가 형성되는 기판(100)은 제1 및 제2 영역들(I, II)을 포함할 수 있다.
제1 영역(I)은 메모리 셀들이 형성되는 셀 어레이 영역일 수 있으며, 제2 영역(II)은 제1 영역(I)을 둘러싸며 상기 메모리 셀들에 전기적인 신호를 인가하기 위한 콘택 플러그들이 형성되는 패드 영역 혹은 연장 영역일 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다. 기판(100)에는 예를 들어, n형의 불순물이 도핑될 수 있다.
도 2 및 3을 참조하면, 기판(100) 상에 제1 희생막 구조물(140)을 형성하고, 이를 부분적으로 제거하여 기판(100)의 상면을 각각 노출시키는 제1 내지 제3 개구들(142, 144, 146)을 형성한 후, 이들을 각각 적어도 부분적으로 채우는 제1 지지막(150)을 기판(100) 및 제1 희생막 구조물(140) 상에 형성할 수 있다.
제1 희생막 구조물(140)은 제1 방향(D1)으로 순차적으로 적층된 제1 내지 제3 희생막들(110, 120, 130)을 포함할 수 있다. 이때, 제1 및 제3 희생막들(110, 130)은 각각 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 희생막(120)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 한편, 제1 지지막(150)은 제1 내지 제3 희생막들(110, 120, 130)에 대해 식각 선택비를 갖는 물질, 예를 들어, n형의 불순물이 도핑된 폴리실리콘 혹은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다. 다만, 제1 지지막(150)은 먼저 비정질 실리콘을 증착한 후, 별도의 열처리 공정을 수행하거나 혹은 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어, 폴리실리콘을 포함하도록 형성될 수도 있다.
예시적인 실시예들에 있어서, 제1 개구(142)는 기판(100)의 제1 영역(I) 상에서 제2 방향(D2)을 따라 복수 개로 형성될 수 있으며, 또한 이들은 제3 방향(D3)을 따라 복수 개로 형성될 수 있다. 제2 개구(144)는 기판(100)의 제1 영역(I)에 인접한 제2 영역(II) 상에서 제3 방향(D3)으로 연장될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 제2 개구(144)는 기판(100)의 제2 영역(II)에 인접한 제1 영역(I) 상에도 형성될 수 있다. 제3 개구(146)는 기판(100)의 제2 영역(II) 상에서 제2 개구(144)에 연결되어 이로부터 제2 방향(D2)으로 연장될 수 있다. 이때, 제3 개구(146)는 제3 방향(D3)으로 서로 이격되도록 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 방향(D2)으로 배치된 제1 개구들(142)은 제2 방향(D2)으로 연장된 제3 개구(146)와 얼라인될 수 있다.
제1 지지막(150)은 일정한 두께로 형성될 수 있으며, 이에 따라 각 제1 내지 제3 개구들(142, 144, 146) 내에 형성된 제1 지지막(150) 부분 상에는 제1 리세스가 형성될 수 있다. 이하에서는, 제1 내지 제3 개구들(142, 144, 146) 내에 형성된 제1 지지막(150) 부분들을 각각 제1 내지 제3 지지 패턴들(152, 154, 156)로 지칭하기로 한다.
이후, 상기 제1 리세스들을 채우는 절연막(170)을 제1 지지막(150) 및 제1 내지 제3 지지 패턴들(152, 154, 156) 상에 형성한 후, 그 상부를 평탄화할 수 있다. 절연막(170)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.
도 4 및 5를 참조하면, 절연막(170) 상에 제4 희생막(180)을 형성한 후, 기판(100)의 제2 영역(II) 상에 형성된 제4 희생막(180)의 일부를 관통하는 제1 분리 패턴(190)을 형성할 수 있다.
제1 분리 패턴(190)은 제4 희생막(180)을 부분적으로 제거하여 이를 관통하는 제4 개구를 형성한 후, 이를 채우도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 분리 패턴(190)은 기판(100)의 제2 영역(II) 상에서 제3 방향(D3)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 일 실시예에 있어서, 각 제1 분리 패턴들(190)은 제3 지지 패턴(156)과 제1 방향(D1)으로 오버랩될 수 있다.
제4 희생막(180)은 절연막(170)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제1 분리 패턴(190)은 제4 희생막(180)에 대해 높은 식각 선택비를 갖는 절연 물질, 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 6 및 7을 참조하면, 제4 희생막(180) 상에 절연막(170) 및 제4 희생막(180)을 제1 방향(D1)을 따라 교대로 반복적으로 적층할 수 있으며, 이에 따라 기판(100) 상에 몰드막이 형성될 수 있다.
이후, 최상층에 형성된 절연막(170)을 부분적으로 커버하는 포토레지스트 패턴(도시되지 않음)을 최상층 절연막(170) 상에 형성한 후, 이를 식각 마스크로 사용하여 최상층 절연막(170) 및 그 하부의 최상층 제4 희생막(180)을 식각한다. 이에 따라, 최상층 제4 희생막(180) 하부에 형성된 절연막(170)의 일부가 노출될 수 있다. 상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시키는 트리밍 공정을 수행한 후, 이를 식각 마스크로 사용하여 최상층 절연막(170), 최상층 제4 희생막(180), 상기 노출된 절연막(170), 및 그 하부의 제4 희생막(180)을 다시 식각할 수 있다. 상기 트리밍 공정 및 상기 식각 공정을 반복적으로 수행함으로써, 순차적으로 적층된 제4 희생막(180) 및 절연막(170)으로 각각 구성되는 복수 개의 계단들을 포함하는 계단 구조물이 기판(100)의 제2 영역(II) 상에 형성될 수 있으며, 기판(100)의 제1 및 제2 영역들(I, II) 상에는 상기 계단 구조물을 포함하는 몰드가 형성될 수 있다.
이하에서는, "계단층"은 외부로 노출되는 부분뿐만 아니라 외부로 노출되지 않는 부분까지 모두 포함하여, 동일 층에 형성된 제4 희생막(180) 및 절연막(170) 모두를 지칭하는 것으로 정의하며, 상기 각 "계단층들" 중에서 상층 "계단층들"에 의해 커버되지 않아 외부로 노출되는 부분은 "계단"으로 정의한다. 예시적인 실시예들에 있어서, 상기 계단들은 기판(100)의 제2 영역(II) 상에서 제2 방향(D2)을 따라 배치될 수 있다. 다른 실시예들에 있어서, 상기 계단들은 기판(100)의 제2 영역(II) 상에서 제3 방향(D3)으로도 배치될 수 있다.
도 8 및 9를 참조하면, 최상층 절연막(170) 상에 제1 층간 절연막(200)을 형성한 후, 건식 식각 공정을 통해 제1 층간 절연막(200) 및 상기 몰드를 관통하여 기판(100) 상면을 노출시키는 채널 홀(210)을 형성할 수 있다.
제1 층간 절연막(200)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 건식 식각 공정은 채널 홀(210)이 기판(100)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 채널 홀(210)은 기판(100)의 상부 일부까지 관통하도록 형성될 수 있다. 채널 홀(210)은 제2 및 제3 방향들(D2, D3)을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 홀 어레이가 정의될 수 있다.
도 10 및 11을 참조하면, 채널 홀(210) 내에 전하 저장 구조물(250), 채널(260), 제1 충전 패턴(270), 및 캐핑 패턴(280)을 형성할 수 있다.
구체적으로, 채널 홀(210)의 측벽, 채널 홀(210)에 의해 노출된 상기 기판(100) 상면, 및 제1 층간 절연막(200)의 상면에 전하 저장 구조물 막 및 채널막을 순차적으로 형성하고, 상기 채널막 상에 채널 홀(210)의 나머지 부분을 채우는 충전막을 형성한 후, 상기 제1 층간 절연막(200) 상면이 노출될 때까지 상기 충전막, 상기 채널막, 및 상기 전하 저장 구조물 막을 평탄화할 수 있다.
상기 평탄화 공정에 의해서, 채널 홀(210)의 측벽 및 기판(100)의 상면에 순차적으로 적층되며 각각 컵 형상을 갖는 전하 저장 구조물(250) 및 채널(260)이 형성될 수 있으며, 채널(260)이 형성하는 내부 공간을 제1 충전 패턴(270)이 채울 수 있다.
한편, 채널(260)이 형성되는 채널 홀(210)이 상기 채널 홀 어레이를 정의함에 따라, 채널 홀(210) 내에 형성되는 채널(260) 역시 이에 대응하여 채널 어레이를 정의할 수 있다.
예시적인 실시예들에 있어서, 전하 저장 구조물(250)은 채널 홀(210)의 측벽 및 저면으로부터 순차적으로 적층된 제1 블로킹 패턴(220), 전하 저장 패턴(230), 및 터널 절연 패턴(240)을 포함할 수 있다. 예를 들어, 제1 블로킹 패턴(220), 전하 저장 패턴(230), 및 터널 절연 패턴(240)은 각각 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, 및 실리콘 산화물과 같은 산화물을 포함할 수 있다.
또한, 채널(260)은 예를 들어, 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있으며, 제1 충전 패턴(270)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 제1 충전 패턴(270) 및 채널(260)의 상부를 제거하여 제2 리세스를 형성하고, 상기 제2 리세스를 채우는 캐핑막을 제1 층간 절연막(200) 상에 형성한 후, 상기 제1 층간 절연막(200)의 상면이 노출될 때까지 상기 캐핑막을 평탄화함으로써, 캐핑 패턴(280)을 형성할 수 있다. 캐핑 패턴(280)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
각 채널 홀들(210) 내에 형성된 전하 저장 구조물(250), 채널(260), 제1 충전 패턴(270) 및 캐핑 패턴(280)은 전체적으로 필라(pillar) 형상을 갖는 필라 구조물을 형성할 수 있다.
도 12 및 13을 참조하면, 제4 희생막들(180) 및 절연막들(170)의 일부를 관통하는 제2 분리 패턴(290)을 형성할 수 있다.
제2 분리 패턴(290)은 제1 층간 절연막(200) 상에 식각 마스크(도시되지 않음)를 형성하고 이를 사용하여 하부의 제1 층간 절연막(200), 절연막들(170)의 일부 및 제4 희생막들(180)의 일부를 식각함으로써, 이들을 관통하는 제5 개구를 형성한 후, 이를 채우도록 형성될 수 있다.
일 실시예에 있어서, 제2 분리 패턴(290)은 일부 채널들(260)의 상부를 관통할 수 있다. 또한, 제2 분리 패턴(290)은 채널들(260) 상부뿐만 아니라, 제1 층간 절연막(200), 상부 2개의 층들에 형성된 제4 희생막들(180), 및 상부의 2개의 층들에 형성된 절연막들(170)을 관통할 수 있으며, 그 아래 1개의 층에 형성된 절연막(170)도 부분적으로 관통할 수 있다. 이때, 제2 분리 패턴(290)은 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제2 방향(D2)으로 연장될 수 있으며, 상기 몰드에 포함된 계단들 중에서 최상층 및 그 바로 아래 1개 층의 계단들을 관통할 수 있다. 이에 따라, 제2 분리 패턴(290)에 의해서 상부 2개의 층들에 형성된 제4 희생막들(180)이 제3 방향(D3)을 따라 서로 분리될 수 있다.
도 14 내지 도 17을 참조하면, 제1 층간 절연막(200), 캐핑 패턴(280) 및 제2 분리 패턴(290) 상에 제2 층간 절연막(300)을 형성한 후, 건식 식각 공정을 통해 제1 및 제2 층간 절연막들(200, 300) 및 상기 몰드를 각각 부분적으로 관통하는 제6 내지 제9 개구들(310, 320, 330, 340)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 건식 식각 공정은 각 제6 내지 제9 개구들(310, 320, 330, 340)이 제1 지지막(150) 혹은 제1 내지 제3 지지 패턴들(152, 154, 156)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 이들의 상부 일부까지 관통하도록 형성될 수 있다. 각 제6 내지 제9 개구들(310, 320, 330, 340)이 형성됨에 따라서, 이들의 측벽에 의해 상기 몰드에 포함된 절연막(170) 및 제4 희생막(180)이 노출될 수 있다.
예시적인 실시예들에 있어서, 각 제6 내지 제8 개구들(310, 320, 330)은 제2 방향(D2)으로 연장될 수 있으며, 제3 방향(D3)을 따라 복수 개로 형성될 수 있다. 이때, 각 제6 내지 제8 개구들(310, 320, 330)은 기판(100)의 제2 영역(II) 상에서 제2 지지 패턴(154) 혹은 제3 지지 패턴(156)의 상면을 노출시킬 수 있고, 각 제6 및 제7 개구들(310, 320)은 기판(100)의 제1 영역(I) 상에서 제1 지지막(150) 및 제1 지지 패턴(152)의 상면을 노출시킬 수 있으며, 제8 개구(330)는 제2 방향(D2)으로 제2 분리 패턴(290)과 얼라인될 수 있다.
제6 및 제7 개구들(310, 320)이 형성됨에 따라서, 절연막(170)은 제2 방향(D2)으로 연장되는 절연 패턴(175)으로 변환될 수 있으며, 제4 희생막(180)은 제2 방향(D2)으로 연장되는 제4 희생 패턴(185)으로 변환될 수 있다.
예시적인 실시예들에 있어서, 제6 개구(310)는 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제2 방향(D2)으로 끊어짐 없이 연장될 수 있으나, 제7 개구(320)는 기판(100)의 제2 영역(II) 상에서 부분적으로 절단될 수 있다. 이에 따라, 제7 개구(320)의 제3 방향(D3)으로의 양 측에서 제2 방향(D2)으로 연장되는 각 제4 희생 패턴(185) 부분들은 기판(100)의 제2 영역(II) 상에서 서로 연결될 수 있다. 예시적인 실시예들에 있어서, 제7 개구(320)의 상기 절단부 즉, 제4 희생 패턴들(185)을 서로 연결하는 연결부는 상기 몰드에 포함된 상부로부터 세 번째 층의 계단 및 제1 분리 패턴(190)과 제1 방향(D1)으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 제8 개구(330)는 기판(100)의 제2 영역(II) 상에서 연속적으로 형성되는 대신에 부분적으로 절단될 수 있으며, 이에 따라 제2 방향(D2)으로 서로 분리된 복수 개의 제8 개구들(330)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제9 개구(340)는 기판(100)의 제2 영역(II) 상에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 일 실시예에 있어서, 각 제9 개구들(340)은 상기 몰드의 각 계단들을 관통할 수 있다. 이때, 제9 개구들(340)은 제3 방향(D3)으로 서로 인접한 제6 및 제8 개구들(310, 330) 사이 혹은 제3 방향(D3)으로 서로 인접한 제7 및 제8 개구들(320, 330) 사이에 형성될 수 있다. 다만, 상기 몰드의 상부 2개 층들을 각각 관통하는 제9 개구들(340)은 제6 개구(310)과 제2 분리 패턴(290) 사이 및 제7 개구(320)와 제2 분리 패턴(290) 사이에 각각 형성될 수 있다.
예시적인 실시예들에 있어서, 각 제9 개구들(340)은 상부에서 보았을 때 제2 방향(D2)으로 연장되는 바(bar) 형상을 가질 수 있으며, 제6 및 제8 개구들(310, 330) 사이 혹은 제7 및 제8 개구들(320, 330) 사이에서 제3 방향(D3)으로 서로 이격되도록 2개씩 한 쌍을 이루어 형성될 수 있다. 다만, 본 발명의 개념은 이에 한정되지는 않으며 제9 개구들(340)의 형상 및 배치는 다양하게 변형될 수 있다. 이에 대해서는 이후 도 42 내지 도 45를 참조로 자세히 설명하기로 한다.
예시적인 실시예들에 있어서, 각 제9 개구들(340)은 기판(100)의 제2 영역(II) 상에 형성된 제2 지지 패턴(154) 혹은 제3 지지 패턴(156)의 상면을 노출시킬 수 있다.
도 18 및 19를 참조하면, 각 제6 내지 제9 개구들(310, 320, 330, 340)의 측벽 및 제2 층간 절연막(300) 상에 제1 스페이서 막을 형성한 후, 이방성 식각 공정을 통해 각 제6 내지 제9 개구들(310, 320, 330, 340)의 저면에 형성된 부분을 제거하여 제1 스페이서(350)를 형성할 수 있으며, 이에 따라 제1 지지막(150) 및 제1 내지 제3 지지 패턴들(152, 154, 156) 상면이 부분적으로 노출될 수 있다.
이후, 상기 노출된 제1 지지막(150) 및 제1 내지 제3 지지 패턴들(152, 154, 156) 부분 및 그 하부의 제1 희생막 구조물(140) 부분을 제거함으로써 제6 내지 제9 개구들(310, 320, 330, 340)을 하부로 확장할 수 있다. 이에 따라, 각 제6 및 제7 개구들(310, 320)은 기판(100)의 제1 영역(I) 상에서 제1 지지막(150) 및 제1 희생막 구조물(140)을 관통하여 기판(100) 상면을 노출시킬 수 있으며, 각 제6 내지 제9 개구들(310, 320, 330, 340)은 기판(100)의 제2 영역(II) 상에서 대응하는 제1 내지 제3 지지 패턴들(152, 154, 156)을 관통하여 기판(100) 상면을 노출시킬 뿐만 아니라 기판(100)의 상부 일부까지도 관통할 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(350)는 예를 들어, 불순물이 도핑되지 않은 비정질 실리콘 혹은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다. 다만, 제1 스페이서(350)가 불순물이 도핑되지 않은 비정질 실리콘을 포함하는 경우, 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어 폴리실리콘을 포함하도록 형성될 수 있다.
도 20 및 21을 참조하면, 제6 내지 제9 개구들(310, 320, 330, 340)에 의해 노출된 제1 희생막 구조물(140)을 제거하여, 제1 갭(360)을 형성할 수 있다.
제1 희생막 구조물(140)은 예를 들어, 불산(HF) 및/또는 인산(H3PO4)을 사용하는 습식 식각 공정에 의해 제거될 수 있다.
기판(100)의 제2 영역(II) 상에서는 제6 내지 제9 개구들(310, 320, 330, 340)이 제2 및 제3 지지 패턴들(154, 156)을 관통하고 제1 희생막 구조물(140)을 노출시키지 않으므로, 제1 갭(360)은 기판(100)의 제1 영역(I) 상에서만 형성될 수 있다. 제1 갭(360)이 형성됨에 따라서, 기판(100)의 제1 영역(I) 상에서 제1 지지막(150) 저면 및 기판(100) 상면이 노출될 수 있다.
예시적인 실시예들에 있어서, 제1 희생막 구조물(140)을 제거하여 제1 갭(360)을 형성할 때, 이에 의해 노출되는 전하 저장 구조물(250) 부분이 함께 제거되어 채널(260)의 외측벽이 노출될 수 있으며, 전하 저장 구조물(250)은 상기 몰드를 관통하여 채널(260)의 대부분의 외측벽을 커버하는 상부와, 채널(260)의 저면을 커버하며 기판(100) 상부에 형성된 하부로 분리될 수 있다.
예시적인 실시예들에 있어서, 제1 갭(360)은 채널(260)의 외측벽에 인접하는 부분의 상면이 제1 지지막(150)의 저면보다 높아질 수 있으며, 또한 채널(260)의 외측벽에 인접하는 부분의 저면이 기판(100) 상면보다 낮아질 수 있다.
제1 갭(360)이 형성될 때, 제1 지지막(150) 및 제1 내지 제3 지지 패턴들(152, 154, 156)은 제거되지 않을 수 있으며, 이에 따라 제1 지지막(150), 제1 내지 제3 지지 패턴들(152, 154, 156), 채널(260) 및 제1 충전 패턴(270)에 의해서 상기 몰드는 무너지지 않을 수 있다.
도 22 내지 도 24를 참조하면, 제1 스페이서(350)를 제거한 후, 제1 갭(360)을 채우는 채널 연결층을 제6 내지 제9 개구들(310, 320, 330, 340) 내에 형성하고, 예를 들어 에치 백 공정을 통해 이를 부분적으로 제거하여, 제1 갭(360) 내에만 채널 연결 패턴(370)을 형성할 수 있다.
채널 연결 패턴(370)은 예를 들어, n형의 불순물이 도핑된 비정질 실리콘을 포함할 수 있다. 이때, 채널 연결 패턴(370)은 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어 폴리실리콘을 포함하도록 형성될 수 있다. 제1 갭(360)을 채우는 채널 연결 패턴(370)이 형성됨에 따라서, 상기 채널 어레이를 형성하는 채널들(260)이 서로 연결될 수 있다.
한편, 채널 연결 패턴(370) 내에는 에어 갭(380)이 형성될 수도 있다.
도 25 내지 도 28을 참조하면, 제6 내지 제8 개구들(310, 320, 330)을 채우는 희생 구조물(422) 및 제9 개구(340)를 채우는 지지 구조물(424)을 형성할 수 있다.
희생 구조물(422) 및 지지 구조물(424)은 제6 내지 제9 개구들(310, 320, 330, 340)의 측벽 및 이들에 의해 노출된 제1 지지막(150), 제1 내지 제3 지지 패턴들(152, 154, 156), 및 기판(100) 상면에 식각 저지막 및 제2 스페이서 막을 순차적으로 형성하고, 상기 제2 스페이서 막 상에 제6 내지 제9 개구들(310, 320, 330, 340)을 채우는 제5 희생막을 형성한 후, 상기 제5 희생막, 상기 제2 스페이서 막 및 상기 식각 저지막을 포함하는 제2 희생막 구조물을 제2 층간 절연막(300) 상면이 노출될 때까지 평탄화함으로써 형성할 수 있다.
이때, 희생 구조물(422)은 순차적으로 적층된 제1 식각 저지 패턴(392), 제2 스페이서(402) 및 제5 희생 패턴(412)을 포함할 수 있고, 지지 구조물(424)은 순차적으로 적층된 제2 식각 저지 패턴(394), 제3 스페이서(404) 및 제2 충전 패턴(414)을 포함할 수 있다.
상기 식각 저지막은 제4 희생 패턴(185)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있다. 한편, 상기 제2 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 제5 희생막은 예를 들어, 폴리실리콘을 포함할 수 있다.
다른 실시예들에 있어서, 상기 제2 스페이서 막은 형성되지 않을 수도 있으며, 이에 따라 희생 구조물(422)은 순차적으로 적층된 제1 식각 저지 패턴(392) 및 제5 희생 패턴(412)을 포함하고, 지지 구조물(424)은 순차적으로 적층된 제2 식각 저지 패턴(394) 및 제2 충전 패턴(414)을 포함할 수 있다. 이때, 각 제5 희생 패턴(412) 및 제2 충전 패턴(414)은 예를 들어, 폴리실리콘을 포함하거나 혹은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 29를 참조하면, 제2 층간 절연막(300), 희생 구조물(422) 및 지지 구조물(424) 상에 제2 지지막(430)을 형성하고, 이를 부분적으로 식각하여 제10 내지 제 12 개구들(440, 450, 460)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제10 개구(440)는 제6 개구(310) 내에 형성된 희생 구조물(422)에 제1 방향(D1)을 따라 오버랩될 수 있다. 다만, 제10 개구(440)는 기판(100)의 제2 영역(II) 상에서는 제2 방향(D2)으로 연속적으로 연장될 수 있으나, 기판(100)의 제1 영역(I) 상에서는 동일한 희생 구조물(422) 상에서 제2 방향(D2)으로 서로 이격되도록 복수 개로 형성될 수 있다. 일 실시예에 있어서, 제10 개구(440)는 희생 구조물(422)보다 제3 방향(D3)으로의 폭이 더 클 수 있으나, 본 발명의 개념이 반드시 이에 한정되는 것은 아니다.
예시적인 실시예들에 있어서, 제11 개구(450)는 제7 개구(320) 내에 형성된 희생 구조물(422)에 제1 방향(D1)을 따라 오버랩될 수 있다. 제11 개구(450)는 기판(100)의 제2 영역(II) 상에서는 제1 분리 패턴(190)과 제1 방향(D1)으로 오버랩되는 영역을 제외하고는 제2 방향(D2)으로 연속적으로 연장될 수 있으나, 기판(100)의 제1 영역(I) 상에서는 동일한 희생 구조물(422) 상에서 제2 방향(D2)으로 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제12 개구(460)는 제8 개구(330) 내에 형성된 희생 구조물(422)에 제1 방향(D1)을 따라 오버랩될 수 있다. 이에 따라, 제12 개구(460)는 기판(100)의 제2 영역(II) 상에서 제2 방향(D2)으로 서로 이격되도록 복수 개로 형성될 수 있다.
제2 지지막(430)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 30 내지 도 33을 참조하면, 제10 내지 제12 개구들(440, 450, 460)을 통한 식각 공정을 수행하여 희생 구조물(422)을 제거할 수 있으며, 이에 따라 제6 내지 제8 개구들(310, 320, 330)이 다시 형성될 수 있다.
적어도 기판(100)의 제1 영역(I) 상에서는 희생 구조물(422) 상에서 제10 및 제11 개구들(440, 450)이 이들을 전면적으로 노출시키지 않고 부분적으로 그 상면을 커버하므로, 상기 식각 공정을 통해 제6 내지 제8 개구들(310, 320, 330)이 다시 형성되더라도, 이들의 상면은 제2 지지막(430)에 의해 적어도 부분적으로 커버될 수 있다. 이에 따라, 상기 몰드의 상면의 높이가 높고 제2 방향(D2)으로의 연장 길이가 길더라도, 이들 상면에 형성되어 제6 내지 제8 개구들(310, 320, 330)이 형성된 영역을 적어도 부분적으로 커버하는 제2 지지막(430)에 의해서, 상기 몰드가 제3 방향(D3)으로 기울어지거나 쓰러지는 것이 감소될 수 있다.
예시적인 실시예들에 있어서, 희생 구조물(422)은 습식 식각 공정을 통해 제거될 수 있다.
한편, 지지 구조물(424)은 제2 지지막(430)에 의해 전면적으로 커버되어 외부로 노출되지 않으므로, 상기 식각 공정을 수행하더라도 제거되지 않을 수 있다.
도 34 내지 도 36을 참조하면, 제6 내지 제8 개구들(310, 320, 330)에 의해 노출된 제4 희생 패턴들(185)을 제거하여, 각 층에 형성된 절연 패턴들(175) 사이에 제2 갭을 형성할 수 있으며, 상기 제2 갭에 의해서 전하 저장 구조물(250)의 외측벽 일부가 노출될 수 있다.
예시적인 실시예들에 따르면, 인산(H3PO4) 혹은 황산(H2SO4)을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제4 희생 패턴들(185)을 제거할 수 있다.
상기 습식 식각 공정을 수행하여 상기 제2 갭을 형성할 때, 기판(100)의 제1 영역(I) 상에는 상기 필라 구조물이 형성되어 있고, 기판(100)의 제2 영역(II) 상에는 지지 구조물(424)이 형성되어 있으므로, 상기 몰드는 쓰러지지 않을 수 있다.
한편, 상기 습식 식각 공정에 의해 지지 구조물(424)의 외측벽이 노출될 수 있으나, 지지 구조물(424)의 외측벽에는 제4 희생 패턴(185)에 대해 식각 선택비를 갖는 물질을 포함하는 제2 식각 저지 패턴(394)이 형성되어 있으므로, 상기 습식 식각 공정에 의해 지지 구조물(424)은 제거되지 않을 수 있다.
이후, 제6 내지 제8 개구들(310, 320, 330)에 의해 노출된 전하 저장 구조물(250)의 외측벽, 지지 구조물(424)의 외측벽, 상기 제2 갭들의 내벽, 절연 패턴들(175)의 표면, 제1 및 제2 층간 절연막들(200, 300)의 측벽, 제2 지지막(430)의 측벽 및 상면, 제1 지지막(150) 및 제1 내지 제3 지지 패턴들(152, 154, 156)의 측벽, 채널 연결 패턴(370)의 측벽, 및 기판(100) 상면에 제2 블로킹 막(470)을 형성하고, 제2 블로킹 막(470) 상에 게이트 전극막을 형성할 수 있다.
상기 게이트 전극막은 순차적으로 적층된 게이트 배리어 막 및 게이트 도전막을 포함할 수 있다. 상기 게이트 배리어 막은 금속 질화물을 포함할 수 있으며, 상기 게이트 도전막은 금속을 포함할 수 있다. 제2 블로킹 막(470)은 예를 들어, 알루미늄 산화물, 하프늄 산화물 등과 같은 금속 산화물을 포함할 수 있다.
이후, 상기 게이트 전극막을 부분적으로 제거함으로써, 상기 각 제2 갭들 내부에 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 게이트 전극막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다. 결국, 순차적으로 적층된 제4 희생 패턴(185) 및 절연 패턴(175)을 각 계단층들로 포함하는 계단 형상의 상기 몰드에서 제4 희생 패턴(185)이 상기 게이트 전극 및 그 상하면을 커버하는 제2 블로킹 막(470)으로 치환될 수 있다. 이에 따라, 이하에서는 상기 몰드의 각 계단층들이 순차적으로 적층된 제4 희생 패턴(185) 및 절연 패턴(175) 대신에, 순차적으로 적층된 게이트 전극 및 절연 패턴(175)을 포함하는 것으로 기술한다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개의 층들에 적층되어 게이트 전극 구조물을 형성할 수 있다. 또한 상기 게이트 전극 구조물은 제3 방향(D3)을 따라 복수 개로 형성될 수 있다. 즉, 상기 복수 개의 게이트 전극 구조물들은 제6 개구(310)에 의해 제3 방향(D3)으로 서로 이격될 수 있다.
상기 각 게이트 전극 구조물들은 제7 개구(320)에 의해 제3 방향(D3)을 따라 서로 부분적으로 분리될 수 있으나, 기판(100)의 제2 영역(II) 상에 형성되어 하부의 제1 분리 패턴(190)과 제1 방향(D1)으로 오버랩되는 연결부에 의해 이들은 서로 전기적으로 연결될 수 있다. 다만, 상기 각 게이트 전극 구조물들의 최하층에 형성된 게이트 전극은 제1 분리 패턴(190) 및 제7 개구(320)에 의해 제3 방향(D3)으로 2개로 분리될 수 있다.
한편, 상기 각 게이트 전극 구조물들의 최상층 및 그 하부의 1개의 층에 각각 형성된 게이트 전극들은 제2 분리 패턴(290) 및 제7 개구(320)에 의해 제3 방향(D3)으로 4개로 분리될 수 있다.
예시적인 실시예들에 있어서, 상기 각 게이트 전극 구조물들은 제1 방향(D1)을 따라 순차적으로 형성된 제1 내지 제3 게이트 전극들(482, 484, 486)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(482)은 최하층에 형성되어 그라운드 선택 라인(GSL) 역할을 수행할 수 있고, 제3 게이트 전극(486)은 최상층 및 그 하부의 1개의 층에 각각 형성되어 스트링 선택 라인(SSL) 역할을 수행할 수 있으며, 제2 게이트 전극(484)은 제1 게이트 전극(482) 및 제3 게이트 전극(486) 사이에서 복수의 층들에 각각 형성되어 워드 라인 역할을 수행할 수 있다. 다만, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 각 제1 내지 제3 게이트 전극들(482, 484, 486)은 하나 혹은 복수의 층들에 형성될 수 있고, 이들이 형성되는 층의 위치도 변동될 수 있다.
도 37 내지 도 41을 참조하면, 제6 내지 제8 개구들(310, 320, 330) 및 제10 내지 제12 개구들(440, 450, 460)을 채우는 분리막을 제2 블로킹 막(470) 상에 형성한 후, 제2 지지막(430)의 상면이 노출될 때까지 상기 분리막 및 제2 블로킹 막(470)을 평탄화할 수 있다.
이에 따라, 제6 및 제10 개구들(310, 440)을 채우는 제3 분리 패턴(480), 제7 및 제11 개구들(320, 450)을 채우는 제4 분리 패턴(490), 및 제8 및 제12 개구들(330, 460)을 채우는 제5 분리 패턴(500)을 형성할 수 있으며, 제2 블로킹 막(470)은 제2 블로킹 패턴(475)으로 변환될 수 있다.
이후, 기판(100)의 제2 영역(II) 상에서 제1 및 제2 층간 절연막들(200, 300), 제2 지지막(430), 절연 패턴(175) 및 제2 블로킹 패턴(475)을 관통하여 제1 내지 제3 게이트 전극들(482, 484, 486) 상면에 각각 접촉하는 제1 내지 제3 콘택 플러그들(510, 520, 530)를 형성할 수 있다.
예시적인 실시예들에 있어서, 각 제1 내지 제3 콘택 플러그들(510, 520, 530)은 상기 몰드의 대응하는 각 계단들에 접촉하도록 형성될 수 있으며, 제3 방향(D3)으로 서로 이격된 한 쌍의 지지 구조물들(424) 사이에 형성될 수 있다.
이후, 캐핑 패턴(280)에 전기적으로 연결되는 비트 라인(도시되지 않음) 및 제1 내지 제3 콘택 플러그들(510, 520, 530)에 각각 전기적으로 연결되는 상부 배선들(도시되지 않음)을 더 형성함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
전술한 바와 같이, 지지 구조물(424)을 형성하기 위한 제9 개구(340)는 제4 희생막(180)을 제2 방향(D2)으로 연장되는 제4 희생 패턴들(185)로 분리시키기 위한 제6 내지 제8 개구들(310, 320, 330)과 함께 형성될 수 있으며, 이후 제9 개구(340) 내에 지지 구조물(424)을 형성할 수 있다. 이에 따라 각 제6 내지 제8 개구들(310, 320, 330)을 형성할 때 지지 구조물(424)은 아직 형성되지 않은 상태이므로, 이에 의해 영향을 받지 않고 제2 방향(D2)을 따라 똑바로 연장되도록 형성될 수 있다.
예를 들어, 지지 구조물 형성을 위한 제9 개구(340)를 제6 내지 제8 개구들(310, 320, 330) 형성 이전에 채널(260) 및 전하 저장 구조물(250) 형성을 위한 채널 홀(210)과 같이 형성하는 경우에는, 제9 개구(340) 내에 채널(260)과 동일하게 예를 들어, 폴리실리콘을 포함하도록 상기 지지 구조물이 형성될 수 있다. 이후, 예를 들어 반응성 이온 식각 공정을 수행하여 제4 희생막(180)을 제2 방향(D2)으로 연장되는 제4 희생 패턴들(185)로 분리시키기 위한 제6 내지 제8 개구들(310, 320, 330)을 형성하는 경우, 이들에 인접하여 형성된 상기 지지 구조물이 포함하는 폴리실리콘 내에 축적된 이온의 영향으로 각 제6 내지 제8 개구들(310, 320, 330)이 제2 방향(D2)을 따라 똑바로 연장되지 않고 상기 지지 구조물을 향해 휘어지도록 형성될 수 있다. 이에 따라, 제6 내지 제8 개구들(310, 320, 330)을 통해 제4 희생 패턴들(185)을 제거하여 상기 제2 갭들을 형성하고 이들을 각각 채우도록 형성되는 상기 게이트 전극들 중에서 제1 방향(D1)으로 인접한 일부들이 서로 전기적으로 연결되는 불량이 발생할 수 있다.
하지만 예시적인 실시예들에 있어서, 지지 구조물(424) 형성을 위한 제9 개구(340)가 제6 내지 제8 개구들(310, 320, 330)과 동시에 형성되며, 그 이후에 제9 개구(340) 내에 지지 구조물(424)이 형성되므로, 각 제6 내지 제8 개구들(310, 320, 330)은 이에 인접하도록 형성되는 지지 구조물(424)의 영향을 받지 않고 제2 방향(D2)을 따라 똑바로 연장되도록 형성될 수 있다.
한편, 본 발명의 개념은 지지 구조물(424)을 제6 내지 제8 개구들(310, 320, 330)을 형성한 이후에만 형성하면 되므로, 지지 구조물(424) 형성을 위한 제9 개구(340)는 제6 내지 제8 개구들(310, 320, 330)과 반드시 동시에 형성되어야만 하는 것은 아니며, 이들과는 별도로 그 이후에 혹은 심지어 그 이전에도 형성될 수 있다. 다만 제9 개구(340)를 제6 내지 제8 개구들(310, 320, 330)을 형성하기 이전에 형성하는 경우에는, 적어도 제6 내지 제8 개구들(310, 320, 330)을 형성한 이후에, 제9 개구(340) 내에 지지 구조물(424)을 형성해야 한다.
한편, 전술한 공정을 통해 제조된 상기 수직형 메모리 장치는 다음과 같은 구조적 특징을 가질 수 있다.
상기 수직형 메모리 장치는 제1 및 제2 영역들(I, II)을 포함하는 기판(100)의 상면에 수직한 제1 방향(D1)을 따라 기판(100) 상에서 서로 이격되고 기판(100) 상면에 평행한 제2 방향(D2)으로 각각 연장되며 기판(100)의 제2 영역(II) 상에서 계단 형상으로 적층된 게이트 전극들(482, 484, 486)을 포함하는 게이트 전극 구조물, 기판(100)의 제1 영역(I) 상에서 상기 게이트 전극 구조물을 관통하여 제1 방향(D1)으로 각각 연장되며, 기판(100) 상면에 평행한 수평 방향을 따라 서로 이격된 채널들(260), 각 채널들(260)의 외측벽에 형성된 전하 저장 구조물(250), 기판(100)의 제1 영역(I) 상에 형성되어 채널들(260)을 서로 전기적으로 연결시키는 채널 연결 패턴(370), 채널 연결 패턴(370) 상에 형성된 제1 지지막(150), 제1 지지막(150)과 연결되며 기판(100) 상면에 접촉하는 제1 내지 제3 지지 패턴들(152, 154, 156), 기판(100)의 제2 영역(II) 상에서 제1 방향(D1)으로 각각 연장되어 상기 게이트 전극 구조물의 대응하는 계단들에 각각 접촉하는 제1 내지 제3 콘택 플러그들(510, 520, 530), 및 기판(100)의 제2 영역(II) 상에서 각 제1 내지 제3 콘택 플러그들(510, 520, 530)이 접촉하는 상기 게이트 전극 구조물의 상기 대응하는 계단들을 각각 관통하여 제1 방향(D1)으로 각각 연장된 지지 구조물들(424)을 포함할 수 있으며, 각 지지 구조물들(424)은 기판(100) 상에서 제1 방향(D1)으로 연장된 제2 충전 패턴(414), 제2 충전 패턴(414)의 측벽 및 저면을 감싸는 제3 스페이서(404), 및 제3 스페이서(404)의 측벽 및 저면을 감싸는 제2 식각 저지 패턴(394)을 포함할 수 있다.
예시적인 실시예들에 있어서, 각 지지 구조물들(424)의 상면은 각 채널들(260)의 상면보다 제2 층간 절연막(300)의 두께만큼 더 높을 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극 구조물은 기판(100) 상면에 평행하고 제2 방향(D2)과 교차하는 제3 방향(D3)을 따라 복수 개로 형성될 수 있으며, 상기 복수의 게이트 전극 구조물들은 기판(100)의 제1 및 제2 영역들(I, II) 상에 형성되어 제2 방향(D2)으로 연장되는 제3 분리 패턴(480)에 의해 제3 방향(D3)으로 서로 이격될 수 있다.
예시적인 실시예들에 있어서, 제3 분리 패턴(480)의 상면은 각 지지 구조물들(424)의 상면보다 제2 지지막(430)의 두께만큼 더 높을 수 있다.
예시적인 실시예들에 있어서, 제3 분리 패턴(480)은 기판(100)의 제1 영역(I) 상에서는 제1 지지막(150) 및 제1 지지 패턴(152)을 관통하여 기판(100) 상면에 접촉할 수 있으며, 기판(100)의 제2 영역(II) 상에서는 채널 연결 패턴(370) 및 제2 및 제3 지지 패턴들(154, 156)을 관통하여 기판(100) 상면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제3 분리 패턴(480)의 측벽에는 제2 블로킹 패턴(475)이 형성될 수 있으며, 제2 블로킹 패턴(475)은 각 제1 내지 제3 게이트 전극들(482, 484, 486)의 상하면 및 각 채널들(260)에 대향하는 측벽을 커버할 수 있다.
예시적인 실시예들에 있어서, 각 제1 내지 제3 콘택 플러그들(510, 520, 530)이 접촉하는 상기 게이트 전극 구조물의 상기 대응하는 각 계단들은 복수의 지지 구조물들(424)에 의해 관통될 수 있으며, 복수의 지지 구조물들(424)은 제3 방향(D3)으로의 각 제1 내지 제3 콘택 플러그들(510, 520, 530)의 양 측들에 형성될 수 있다.
도 42 내지 도 45는 예시적인 실시예들에 따른 지지 구조물의 형상 및 배치를 설명하기 위한 평면도들로서, 도 37의 Y 영역에 대한 평면도들이다.
도 42를 참조하면, 지지 구조물들(424)은 제2 콘택 플러그(520)의 제3 방향(D3)으로의 각 양 측들에 제2 방향(D2)으로 서로 이격되도록 2개씩 형성될 수 있다. 이때, 각 지지 구조물들(424)은 상부에서 보았을 때 제2 방향(D2)으로 연장되는 바 형상을 가질 수 있다.
도 43을 참조하면, 지지 구조물들(424)은 제2 콘택 플러그(520)의 제2 방향(D2)으로의 양 측들에 각각 형성될 수 있다. 이때, 각 지지 구조물들(424)은 상부에서 보았을 때 제2 방향(D2)으로 연장되는 바 형상을 가질 수 있다.
도 44를 참조하면, 지지 구조물들(424)은 도 42에 도시된 지지 구조물들(424)과 동일한 배치를 갖되, 각 지지 구조물들(424)은 상부에서 보았을 때 원형 혹은 타원 형상을 가질 수 있다.
도 45를 참조하면, 지지 구조물들(424)은 도 42에 도시된 바와 같이, 제2 콘택 플러그(520)의 제3 방향(D3)으로의 각 양 측들에 제2 방향(D2)으로 서로 이격되도록 2개씩 형성될 수 있으며, 이에 더하여 제2 콘택 플러그(520)의 제2 방향(D2)으로의 양 측들에도 각각 형성될 수 있다. 이때, 제2 콘택 플러그(520)의 제3 방향(D3)으로의 양 측들에 형성된 각 지지 구조물들(424)은 제1 지지 구조물들로 지칭될 수도 있으며, 상부에서 보았을 때 제2 방향(D2)으로 연장되는 바 형상을 가질 수 있다. 또한, 제2 콘택 플러그(520)의 제2 방향(D2)으로의 양 측들에 형성된 각 지지 구조물들(424)은 제2 지지 구조물들로 지칭될 수도 있으며, 상부에서 보았을 때 제3 방향(D3)으로 연장되는 바 형상을 가질 수 있다.
이와 같이, 제2 콘택 플러그(520)의 주변에는 이와 접촉하지 않고 이격되는 지지 구조물들(424)이 자유로운 배치로 형성될 수 있으며, 이는 제1 및 제3 콘택 플러그들(510, 530) 주변에서도 마찬가지이다. 다만, 각 지지 구조물들(424)이 기판(100)의 제2 영역(II) 상에서 제2 지지 패턴(154) 혹은 제3 지지 패턴(156)을 관통할 수 있도록, 이들의 배치에 따라 제2 및 제3 지지 패턴들(154, 156)의 배치도 변동될 수 있다.
도 46은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다.
상기 수직형 메모리 장치는 제5 분리 패턴을 포함하지 않으며, 이에 따라 지지 패턴, 지지 구조물 및 콘택 플러그의 배치가 다른 것을 제외하고는 도 37 내지 도 41을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 중복적인 설명은 생략한다.
도 46을 참조하면, 기판(100)의 제2 영역(II) 상에 제2 분리 패턴(290)과 제2 방향(D2)으로 얼라인되는 제2 지지 패턴(154) 및 제5 분리 패턴(500)이 형성되지 않을 수 있다.
이에 따라, 제6 및 제10 개구들(310, 440) 내에 형성된 제3 분리 패턴(480)과 제7 및 제11 개구들(320, 450) 내에 형성된 제4 분리 패턴(490) 사이에 각 제1 내지 제3 콘택 플러그들(510, 520, 530)이 형성될 수 있으며, 이의 제3 방향(D3)으로의 각 양 측들에 지지 구조물(424)이 형성될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판
110, 120, 130, 180: 제1 내지 제4 희생막 140: 제1 희생막 구조물
142, 144, 146: 제1 내지 제3 개구 150, 430: 제1, 제2 지지막
152, 154, 156: 제1 내지 제3 지지 패턴 170: 절연막
175: 절연 패턴 185, 412: 제4, 제5 희생 패턴
190, 290, 480, 490, 500: 제1 내지 제5 분리 패턴
200, 300: 제1 및 제2 층간 절연막 210: 채널 홀
220, 475: 제1, 제2 블로킹 패턴 230: 전하 저장 패턴
240: 터널 절연 패턴 250: 전하 저장 구조물
260: 채널 270, 414: 제1, 제2 충전 패턴
280: 캐핑 패턴
310, 320, 330, 340, 440, 450, 460: 제6 내지 제12 개구
350, 402, 404: 제1 내지 제3 스페이서 360: 제1 갭
370: 채널 연결 패턴 380: 에어 갭
392, 394: 제1 및 제2 식각 저지 패턴 422: 희생 구조물
424: 지지 구조물 470: 제2 블로킹 막
482, 484, 486: 제1 내지 제3 게이트 전극
510, 520, 530: 제1 내지 제3 콘택 플러그

Claims (20)

  1. 셀 어레이 영역 및 패드 영역을 포함하는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장되며 상기 기판의 패드 영역 상에서 계단 형상으로 적층된 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 기판의 셀 어레이 영역 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 채널;
    상기 기판의 패드 영역 상에서 상기 제1 방향으로 각각 연장되어 상기 게이트 전극 구조물의 대응하는 계단들에 각각 접촉하는 콘택 플러그들; 및
    상기 기판의 패드 영역 상에서 상기 콘택 플러그들이 접촉하는 상기 게이트 전극 구조물의 상기 대응하는 계단들을 각각 관통하여 상기 제1 방향으로 각각 연장된 지지 구조물들을 포함하며,
    상기 각 지지 구조물들은
    상기 기판 상에서 상기 제1 방향으로 연장된 충전 패턴; 및
    상기 충전 패턴의 측벽 및 저면을 감싸는 식각 저지 패턴을 포함하고,
    상기 각 지지 구조물들의 상면은 상기 채널의 상면보다 높은 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 충전 패턴은 폴리실리콘 혹은 질화물을 포함하며, 상기 식각 방지 패턴은 산화물을 포함하는 수직형 메모리 장치.
  3. 제1항에 있어서, 상기 충전 패턴과 상기 식각 저지 패턴 사이에 형성된 스페이서를 더 포함하는 수직형 메모리 장치.
  4. 제3항에 있어서, 상기 충전 패턴은 폴리실리콘을 포함하고, 상기 식각 방지 패턴은 산화물을 포함하며, 상기 스페이서는 질화물을 포함하는 수직형 메모리 장치.
  5. 제1항에 있어서, 상기 각 콘택 플러그들이 접촉하는 상기 게이트 전극 구조물의 상기 대응하는 각 계단들은 복수의 상기 지지 구조물들에 의해 관통되며,
    상기 복수의 지지 구조물들은 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 상기 각 콘택 플러그의 양 측들에 형성된 수직형 메모리 장치.
  6. 제5항에 있어서, 상기 각 복수의 지지 구조물들은 상면에서 보았을 때, 상기 제2 방향으로 연장되는 바(bar) 형상을 갖는 수직형 메모리 장치.
  7. 제6항에 있어서, 상기 복수의 지지 구조물들은
    상기 제3 방향으로의 상기 각 콘택 플러그의 양 측들에 형성되어 각각이 상기 제2 방향으로 연장되는 바 형상을 갖는 제1 지지 구조물들; 및
    상기 제2 방향으로의 상기 각 콘택 플러그의 양 측들에 형성되어 각각이 상기 제3 방향으로 연장되는 바 형상을 갖는 제2 지지 구조물들을 포함하는 수직형 메모리 장치.
  8. 제5항에 있어서, 상기 각 복수의 지지 구조물들은 상면에서 보았을 때, 원 형상 혹은 타원 형상을 갖는 수직형 메모리 장치.
  9. 제1항에 있어서, 상기 각 콘택 플러그들이 접촉하는 상기 게이트 전극 구조물의 상기 대응하는 각 계단들은 복수의 상기 지지 구조물들에 의해 관통되며,
    상기 복수의 지지 구조물들은 상기 제2 방향으로의 상기 각 콘택 플러그의 양 측들에 형성된 수직형 메모리 장치.
  10. 제1항에 있어서, 상기 게이트 전극 구조물은 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 복수 개로 형성되며,
    상기 복수의 게이트 전극 구조물들은 상기 기판의 셀 어레이 영역 및 패드 영역 상에 형성되어 상기 제2 방향으로 연장되는 분리 패턴에 의해 서로 이격된 수직형 메모리 장치.
  11. 제10항에 있어서, 상기 분리 패턴의 상면은 상기 지지 구조물의 상면보다 높은 수직형 메모리 장치.
  12. 제11항에 있어서,
    상기 채널 연결 패턴 상에 형성된 지지막; 및
    상기 지지막과 연결되며 상기 기판 상면에 접촉하는 지지 패턴을 더 포함하며,
    상기 지지 구조물은 상기 지지 패턴을 관통하여 상기 기판 상면에 접촉하는 수직형 메모리 장치.
  13. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장되어 계단 형상으로 적층된 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 기판 상에서 상기 제2 방향으로 연장되어 상기 게이트 전극 구조물의 일 측에 형성된 분리 패턴;
    상기 기판 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 각각 연장되며, 상기 기판 상면에 평행한 수평 방향을 따라 서로 이격된 채널들;
    상기 기판 상에 형성되어 상기 채널들을 서로 전기적으로 연결시키는 채널 연결 패턴;
    상기 채널 연결 패턴 상에 형성된 지지막;
    상기 지지막과 연결되며 상기 기판 상면에 접촉하는 지지 패턴;
    상기 기판 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극 구조물의 계단에 접촉하는 콘택 플러그; 및
    상기 기판 상에서 상기 제1 방향으로 연장되며, 상기 콘택 플러그가 접촉하는 상기 게이트 전극 구조물의 상기 계단 및 상기 지지 패턴을 관통하여 상기 기판 상면에 접촉하는 지지 구조물을 포함하며,
    상기 분리 패턴의 상면은 상기 지지 구조물의 상면보다 높고, 상기 지지 구조물의 상면은 상기 채널의 상면보다 높은 수직형 메모리 장치.
  14. 셀 어레이 영역 및 패드 영역을 포함하는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장되며 상기 기판의 패드 영역 상에서 계단 형상으로 적층된 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 기판의 셀 어레이 영역 상에서 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 각각 연장되며, 상기 기판 상면에 평행한 수평 방향을 따라 서로 이격된 채널들;
    상기 각 채널들의 외측벽에 형성된 전하 저장 구조물;
    상기 기판의 셀 어레이 영역 상에 형성되어 상기 채널들을 서로 전기적으로 연결시키는 채널 연결 패턴;
    상기 채널 연결 패턴 상에 형성된 지지막;
    상기 지지막과 연결되며 상기 기판 상면에 접촉하는 지지 패턴;
    상기 기판의 패드 영역 상에서 상기 제1 방향으로 각각 연장되어 상기 게이트 전극 구조물의 대응하는 계단들에 각각 접촉하는 콘택 플러그들; 및
    상기 기판의 패드 영역 상에서 상기 콘택 플러그들이 접촉하는 상기 게이트 전극 구조물의 상기 대응하는 계단들을 각각 관통하여 상기 제1 방향으로 각각 연장된 지지 구조물들을 포함하며,
    상기 각 지지 구조물들은
    상기 기판 상에서 상기 제1 방향으로 연장된 충전 패턴; 및
    상기 충전 패턴의 측벽 및 저면을 감싸는 식각 저지 패턴을 포함하고,
    상기 각 지지 구조물들의 상면은 상기 각 채널들의 상면보다 높은 수직형 메모리 장치.
  15. 셀 어레이 영역 및 패드 영역을 포함하는 기판의 상기 셀 어레이 영역 및 상기 패드 영역 상에 희생막 및 절연막을 각각 포함하는 계단층들이 상기 기판의 상면에 수직한 제1 방향을 따라 적층되되, 상기 기판의 패드 영역 상에서 계단 형상을 갖는 몰드를 형성하고;
    상기 기판의 셀 어레이 영역 상에서 상기 몰드를 관통하여 상기 기판 상면에 접촉하는 채널을 형성하고;
    상기 기판의 셀 어레이 영역 및 패드 영역 상에서 상기 몰드를 관통하여 상기 기판 상면에 평행한 제2 방향으로 연장됨으로써 상기 몰드를 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 분리시키는 제1 개구, 및 상기 기판의 패드 영역 상에서 상기 제1 개구와 상기 제3 방향으로 인접하는 상기 몰드의 계단 부분을 관통하는 제2 개구를 형성하고;
    상기 제2 개구 내에 지지 구조물을 형성하고;
    상기 제1 개구에 의해 노출된 상기 몰드의 희생막들을 제거하여 제1 갭들을 형성하고; 그리고
    상기 제1 갭들을 각각 채우는 게이트 전극들을 형성하는 것을 포함하는 수직형 메모리 장치의 제조 방법.
  16. 제15항에 있어서, 상기 제2 개구 내에 상기 지지 구조물을 형성하는 것은
    상기 제1 및 제2 개구들을 채우는 희생막 구조물을 형성하고; 그리고
    상기 제1 개구 내에 형성된 상기 희생막 구조물 부분을 제거하는 것을 포함하며,
    상기 제2 개구 내에 형성된 상기 희생막 구조물 부분이 상기 지지 구조물로 잔류하는 수직형 메모리 장치의 제조 방법.
  17. 제16항에 있어서, 상기 제1 개구 내에 형성된 상기 희생막 구조물 부분을 제거하는 것은
    상기 몰드 및 상기 희생막 구조물 상에 지지막을 형성하고;
    상기 지지막을 부분적으로 식각하여 상기 제1 개구 내에 형성된 상기 희생막 구조물 부분을 적어도 부분적으로 노출시키는 제3 개구를 형성하고; 그리고
    상기 제1 개구 내에 형성된 상기 희생막 구조물 부분을 제거하는 것을 포함하는 수직형 메모리 장치의 제조 방법.
  18. 제15항에 있어서, 상기 게이트 전극들은 상기 기판의 셀 어레이 영역 및 패드 영역 상에서 상기 제1 방향으로 서로 이격되도록 복수 개로 적층되되 상기 기판의 패드 영역 상에서 계단 형상을 갖는 게이트 전극 구조물을 형성하며,
    상기 게이트 전극 구조물의 상기 계단에 접촉하며 상기 지지 구조물에 인접하는 콘택 플러그를 형성하는 것을 더 포함하는 수직형 메모리 장치의 제조 방법.
  19. 셀 어레이 영역 및 패드 영역을 포함하는 기판의 상기 셀 어레이 영역 및 상기 패드 영역 상에 희생막 및 절연막을 각각 포함하는 계단층들이 상기 기판의 상면에 수직한 제1 방향을 따라 적층되되, 상기 기판의 패드 영역 상에서 계단 형상을 갖는 몰드를 형성하고;
    상기 기판의 셀 어레이 영역 상에서 상기 몰드를 관통하여 상기 기판 상면에 접촉하는 채널을 형성하고;
    상기 기판의 셀 어레이 영역 및 패드 영역 상에서 상기 몰드를 관통하여 상기 기판 상면에 평행한 제2 방향으로 연장됨으로써 상기 몰드를 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 분리시키는 제1 개구, 및 상기 기판의 패드 영역 상에서 상기 제1 개구와 상기 제3 방향으로 인접하는 상기 몰드의 계단 부분을 관통하는 제2 개구를 형성하고;
    상기 제1 및 제2 개구들을 채우는 희생막 구조물을 형성하고;
    상기 몰드 및 상기 희생막 구조물 상에 지지막을 형성하고;
    상기 지지막을 부분적으로 식각하여 상기 제1 개구 내에 형성된 상기 희생막 구조물 부분을 적어도 부분적으로 노출시키는 제3 개구를 형성하고;
    상기 제3 개구를 통해 상기 제1 개구 내에 형성된 상기 희생막 구조물 부분을 제거하여 상기 제1 개구를 다시 형성하고;
    상기 제1 개구에 의해 노출된 상기 몰드의 희생막들을 제거하여 갭들을 형성하고; 그리고
    상기 갭들을 각각 채우는 게이트 전극들을 형성하는 것을 포함하는 수직형 메모리 장치의 제조 방법.
  20. 셀 어레이 영역 및 패드 영역을 포함하는 기판의 상기 셀 어레이 영역 및 상기 패드 영역 상에 희생막 및 절연막을 각각 포함하는 계단층들이 상기 기판의 상면에 수직한 제1 방향을 따라 적층되되, 상기 기판의 패드 영역 상에서 계단 형상을 갖는 몰드를 형성하고;
    상기 기판의 셀 어레이 영역 상에서 상기 몰드를 관통하여 상기 기판 상면에 접촉하는 채널을 형성하고;
    상기 몰드에 대한 식각 공정을 수행하여, 상기 기판의 셀 어레이 영역 및 패드 영역 상에서 상기 몰드를 관통하여 상기 기판 상면에 평행한 제2 방향으로 연장됨으로써 상기 몰드를 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 분리시키는 제1 개구, 및 상기 기판의 패드 영역 상에서 상기 몰드의 대응하는 계단들을 각각 관통하는 제2 개구들을 동시에 형성하고;
    상기 제2 개구들 내에 지지 구조물들을 각각 형성하고;
    상기 제1 개구에 의해 노출된 상기 몰드의 희생막들을 제거하여 갭들을 형성하고;
    상기 갭들을 각각 채우는 게이트 전극들을 형성하고; 그리고
    상기 지지 구조물들에 인접한 상기 게이트 전극들 부분에 각각 접촉하는 콘택 플러그들을 형성하는 것을 포함하며,
    상기 게이트 전극들은 상기 기판의 셀 어레이 영역 및 패드 영역 상에서 상기 제1 방향으로 서로 이격되도록 복수 개로 적층되되 상기 기판의 패드 영역 상에서 계단 형상을 갖는 게이트 전극 구조물을 형성하며,
    상기 콘택 플러그들은 상기 게이트 전극 구조물의 대응하는 계단들에 각각 접촉하도록 형성되는 수직형 메모리 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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JPWO2007091326A1 (ja) * 2006-02-09 2009-07-02 株式会社日立製作所 半導体装置およびその製造方法
KR102150253B1 (ko) * 2014-06-24 2020-09-02 삼성전자주식회사 반도체 장치
KR102333021B1 (ko) * 2017-04-24 2021-12-01 삼성전자주식회사 반도체 장치
KR102344862B1 (ko) * 2017-05-17 2021-12-29 삼성전자주식회사 수직형 반도체 소자
KR102392058B1 (ko) * 2017-11-06 2022-04-28 삼성전자주식회사 집적회로 소자의 제조 방법
KR102522164B1 (ko) * 2017-11-20 2023-04-17 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US10290535B1 (en) * 2018-03-22 2019-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit fabrication with a passivation agent
KR102614849B1 (ko) * 2018-05-21 2023-12-18 삼성전자주식회사 지지대를 갖는 3d 반도체 소자 및 그 형성 방법
KR102519012B1 (ko) * 2018-07-09 2023-04-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102640174B1 (ko) * 2018-07-17 2024-02-26 삼성전자주식회사 3차원 반도체 소자
KR20200020332A (ko) * 2018-08-17 2020-02-26 삼성전자주식회사 3차원 반도체 소자

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