KR20200020332A - 3차원 반도체 소자 - Google Patents

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Abstract

3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 구조물 상의 적층 구조물; 상기 적층 구조물을 관통하는 수직 채널 구조물; 및 상기 적층 구조물을 관통하며 상기 수직 채널 구조물과 이격되는 제1 수직 지지 구조물을 포함한다. 상기 적층 구조물은 수직 방향으로 교대로 적층되는 층간 절연 층들 및 게이트 수평 패턴들을 포함하고, 상기 수직 방향은 상기 하부 구조물의 상부면과 수직한 방향이고, 상기 수직 채널 구조물은 상기 제1 수직 지지 구조물과 다른 단면 모양을 가지며 상기 제1 수직 지지 구조물 보다 채널 반도체 층을 더 포함하고, 상기 수직 채널 구조물은 제1 수직 영역 및 제2 수직 영역, 상기 제1 수직 영역과 상기 제2 수직 영역 사이의 폭 변동 부분을 포함하고, 상기 층간 절연 층들은 상기 폭 변동 부분과 인접하는 중간 층간 절연 층을 포함하고, 상기 중간 층간 절연 층은 상기 층간 절연 층들 중에서 상기 중간 층간 절연 층과 상기 수직 방향으로 인접하는 층간 절연 층과 동일한 두께를 갖는다.

Description

3차원 반도체 소자{THREE-DIMENSIONAL SEMICONDUCTOR DEVICE}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 수직 방향으로 적층되는 게이트 수평 패턴들을 포함하는 3차원 반도체 소자에 관한 것이다.
제품의 가격 경쟁력을 높이기 위하여, 반도체 소자의 집적도 향상에 대한 요구가 심화되고 있다. 반도체 소자의 집적도를 향상시키기 위하여, 게이트들을 기판의 수직 방향으로 적층시키는 3차원 구조의 반도체 소자가 개발되고 있지만, 적층되는 게이트들의 수를 점점 증가시키면서, 예상치 못한 문제들이 발생하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 3차원 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 구조물 상의 적층 구조물; 상기 적층 구조물을 관통하는 수직 채널 구조물; 및 상기 적층 구조물을 관통하며 상기 수직 채널 구조물과 이격되는 제1 수직 지지 구조물을 포함한다. 상기 적층 구조물은 수직 방향으로 교대로 적층되는 층간 절연 층들 및 게이트 수평 패턴들을 포함하고, 상기 수직 방향은 상기 하부 구조물의 상부면과 수직한 방향이고, 상기 수직 채널 구조물은 상기 제1 수직 지지 구조물과 다른 단면 모양을 가지며 상기 제1 수직 지지 구조물 보다 채널 반도체 층을 더 포함하고, 상기 수직 채널 구조물은 제1 수직 영역 및 제2 수직 영역, 상기 제1 수직 영역과 상기 제2 수직 영역 사이의 폭 변동 부분을 포함하고, 상기 층간 절연 층들은 상기 폭 변동 부분과 인접하는 중간 층간 절연 층을 포함하고, 상기 중간 층간 절연 층은 상기 층간 절연 층들 중에서 상기 중간 층간 절연 층과 상기 수직 방향으로 인접하는 층간 절연 층과 동일한 두께를 갖는다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 구조물 상에 배치되고, 게이트 수평 패턴들을 포함하는 적층 구조물; 상기 적층 구조물을 관통하는 수직 채널 구조물; 및 상기 적층 구조물을 관통하며 상기 수직 채널 구조물과 이격되는 제1 수직 지지 구조물을 포함한다. 상기 게이트 수평 패턴들은 상기 하부 구조물 상의 제1 영역 내에서 수직 방향으로 이격되면서 적층되고 상기 제1 영역으로부터 제1 수평 방향으로 연장되어 상기 제1 영역과 인접하는 상기 하부 구조물 상의 제2 영역에서 계단 모양으로 배열되는 패드 영역들을 갖고, 상기 수직 방향은 상기 하부 구조물의 상부면과 수직한 방향이고, 상기 제1 수평 방향은 상기 하부 구조물의 상부면과 평행한 방향이고, 상기 게이트 수평 패턴들은 하부 게이트 수평 패턴, 상기 하부 게이트 수평 패턴 상의 상부 게이트 수평 패턴, 및 상기 하부 게이트 수평 패턴과 상기 상부 게이트 수평 패턴 사이의 중간 게이트 수평 패턴들을 포함하고, 상기 적층 구조물은 상기 중간 게이트 수평 패턴들과 교대로 적층되는 층간 절연 층들을 포함하고, 상기 층간 절연 층들은 서로 동일한 두께를 갖고, 상기 수직 채널 구조물은 상기 제1 영역 내에 배치되고, 상기 제1 수직 지지 구조물은 상기 제2 영역 내에 배치되고, 상기 수직 채널 구조물은 제1 수직 영역 및 제2 수직 영역, 상기 제1 수직 영역과 상기 제2 수직 영역 사이의 폭 변동 부분을 포함하고, 상기 제1 수직 지지 구조물은 상기 수직 채널 구조물과 다른 단면 구조를 갖는다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 구조물 상의 수평 게이트 패턴들, 상기 수평 게이트 패턴들은 메모리 어레이 영역 내에서 수직 방향으로 이격되면서 적층되고, 상기 메모리 어레이 영역으로부터 연장 영역 내로 수평 방향으로 연장되어 상기 연장 영역 내에서 계단 모양으로 배열되는 패드 영역들을 갖고; 상기 메모리 어레이 영역 내에 배치되며 상기 수평 게이트 패턴들을 관통하는 수직 채널 구조물들; 상기 연장 영역 내에 배치되며 상기 패드 영역들을 관통하는 제1 수직 지지 구조물들; 및 상기 메모리 어레이 영역 내에 배치되며 상기 수평 게이트 패턴들을 관통하는 제2 수직 지지 구조물들을 포함한다. 상기 수직 채널 구조물들 및 상기 제2 수직 지지 구조물들은 상기 제2 수직 지지 구조물들을 구성하는 물질 층과 다른 복수의 물질 층들을 포함한다.
본 발명의 기술적 사상의 실시 예들에 따르면, 수직 방향으로 적층되는 게이트들의 수를 증가시키어, 집적도를 향상시킬 수 있는 3차원 반도체 소자를 제공할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 1b는 본 발명의 일 실시예에 따른 반도체 소자의 메모리 어레이 영역을 개념적으로 나타낸 회로도이다.
도 2 내지 도 8a는 여 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 나타내는 도면들이다.
도 8b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 개략적으로 나타내는 단면도이다.
도 8c는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 개략적으로 나타내는 단면도이다.
도 9a는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 개략적으로 나타내는 평면도이다.
도 9b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 개략적으로 나타내는 평면도이다.
도 9c는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 개략적으로 나타내는 평면도이다.
도 9d는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 개략적으로 나타내는 평면도이다.
도 9e는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 개략적으로 나타내는 평면도이다.
도 9f는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 개략적으로 나타내는 평면도이다.
도 9g는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 개략적으로 나타내는 평면도이다.
도 10은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 개략적으로 나타내는 단면도이다.
도 11은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 개략적으로 나타내는 단면도이다.
도 12 내지 도 15는 여 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 도면들이다.
도 16은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 개략적으로 나타내는 단면도이다.
도 17은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 개략적으로 나타내는 단면도이다.
도 18은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 개략적으로 나타내는 평면도이다.
도 19 내지 도 21c는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 도면들이다.
도 22는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이다.
도 23a 내지 도 28b는 본 발명의 일 실시예에 따른 3차원 반도체 소자 형성 방법의 예시적인 예를 나타내는 단면도들이다.
도 1a를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 설명하기로 한다. 도 1a는 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(1)는 메모리 어레이 영역(MA), 로우 디코더(3), 페이지 버퍼(4), 컬럼 디코더(5) 및 제어 회로(6)를 포함할 수 있다. 상기 메모리 어레이 영역(MA)은 메모리 블록들(BLK)을 포함할 수 있다.
상기 메모리 어레이 영역(MA)은 복수의 행과 열을 따라 배열된 메모리 셀들을 포함할 수 있다. 상기 메모리 어레이 영역(MA)에 포함되는 상기 메모리 셀들은, 워드 라인들(WL), 적어도 하나의 공통 소스 라인(CSL), 스트링 선택 라인들(SSL), 적어도 하나의 접지 선택 라인(GSL) 등을 통해 로우 디코더(3)와 전기적으로 연결될 수 있으며, 비트 라인들(BL)을 통해 페이지 버퍼(4) 및 컬럼 디코더(5)와 전기적으로 연결될 수 있다.
일 실시예에서, 상기 메모리 셀들 중에서, 동일한 행을 따라 배열되는 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
상기 로우 디코더(3)는 상기 메모리 블록들(BLK)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 상기 메모리 블록들(BLK)의 워드 라인들(WL)에 구동 신호를 제공할 수 있다. 예를 들어, 상기 로우 디코더(3)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 상기 메모리 블록들(BLK)에 전기적으로 연결된 상기 워드 라인들(WL), 상기 공통 소스 라인(CSL), 상기 스트링 선택 라인들(SSL) 및 상기 접지 선택 라인(GSL) 중 적어도 일부에 공급되는 전압을 결정할 수 있다.
상기 페이지 버퍼(4)는 상기 비트 라인들(BL)을 통해 상기 메모리 어레이 영역(MA)과 전기적으로 연결될 수 있다. 상기 페이지 버퍼(4)는 상기 컬럼 디코더(5)로부터 디코딩된 어드레스에 따라 선택된 비트 라인(BL)과 연결될 수 있다. 상기 페이지 버퍼(4)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 예를 들어, 상기 페이지 버퍼(4)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다. 상기 페이지 버퍼(4)는 제어 로직으로부터 파워(예를 들어, 전압 또는 전류)를 수신하고 선택된 비트 라인(BL)에 이를 제공할 수 있다.
상기 컬럼 디코더(5)는 상기 페이지 버퍼(4)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 상기 컬럼 디코더(5)는 외부에서 입력된 어드레스를 디코딩하여, 상기 비트 라인들(BL) 중 어느 하나를 선택할 수 있다.
상기 컬럼 디코더(5)는 상기 메모리 블록들(BLK)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 상기 메모리 블록(BLK)의 상기 비트 라인들(BL)에 데이터 정보를 제공할 수 있다.
상기 제어 회로(6)는 반도체 소자(1)의 전반적인 동작을 제어할 수 있다. 상기 제어 회로(6)는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 상기 제어 회로(6)는 외부 전압을 이용하여 내부 동작에 필요한 전압들(예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등)을 생성하는 전압 발생기를 포함할 수 있다. 상기 제어 회로(6)는 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
도 1b를 참조하여 도 1a에서 설명한 반도체 소자(1)의 상기 메모리 어레이 영역(도 1a의 MA)의 회로의 예시적인 예를 설명하기로 한다. 도 1b는 상기 메모리 어레이 영역(도 1a의 MA)을 개념적으로 나타낸 회로도이다.
도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 공통 소스 라인(CSL), 비트라인들(BL0 ~ BL2), 상기 공통 소스 라인(CSL)과 상기 비트라인들(BL0 ~ BL2) 사이에 배치되는 복수의 셀 스트링(CSTR)을 포함할 수 있다. 상기 복수의 셀 스트링(CSTR)은 각각의 상기 비트라인들(BL0 ~ BL2)에 병렬로 연결될 수 있다. 상기 복수의 셀 스트링(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 상기 복수의 셀 스트링(CSTR)의 각각은 직렬로 연결될 수 있는 하부 선택 트랜지스터(GST), 메모리 셀들(MCT) 및 상부 선택 트랜지스터(SST)를 포함할 수 있다.
상기 메모리 셀들(MCT)은 상기 하부 선택 트랜지스터(GST)와 상기 상부 선택 트랜지스터(SST) 사이에서 직렬 연결될 수 있다. 상기 메모리 셀들(MCT)의 각각은 정보를 저장할 수 있는 정보 저장 영역들을 포함할 수 있다.
상기 상부 선택 트랜지스터(SST)는 상기 비트라인들(BL0 ~ BL2)과 전기적으로 연결될 수 있고, 상기 하부 선택 트랜지스터(GST)는 상기 공통 소스 라인(CSL)과 전기적으로 연결될 수 있다.
상기 상부 선택 트랜지스터(SST)는 복수개가 배치될 수 있으며, 스트링 선택 라인들(SSL1 ~ SSL2)에 의해 제어될 수 있다. 상기 메모리 셀들(MCT)은 복수개의 워드라인들(WL0~WLn)에 의해 제어될 수 있다.
상기 하부 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 상기 공통 소스 라인(CSL)은 상기 접지 선택 트랜지스터(GST)의 소스에 공통으로 연결될 수 있다.
예시적인 예에서, 상기 상부 선택 트랜지스터(SST)는 스트링 선택 트랜지스터일 수 있고, 상기 하부 선택 트랜지스터(GST)는 접지 선택 트랜지스터일 수 있다.
다음으로, 도 2, 도 3, 도 4, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a 및 도 7b를 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 설명하기로 한다. 도 2 내지 도 7b에서, 도 2는 본 발명의 일 실시예에 따른 3차원 반도체 소자를 나타내는 개념적인 평면도이고, 도 3은 도 2의 'A'로 표시된 영역을 확대한 평면도이고, 도 4는 도 3의 'B'로 표시된 영역을 확대한 평면도이고, 도 5a는 도 3의 Ia-Ia'선을 따라 취해진 영역을 나타낸 단면도이고, 도 5b는 도 3의 IIa-IIa'선을 따라 취해진 영역을 나타낸 단면도이고, 도 6a는 도 3의 IIIa-IIIa'선을 따라 취해진 영역을 나타낸 단면도이고, 도 6b는 도 3의 IV-IV'선을 따라 취해진 영역을 나타낸 단면도이고, 도 7a는 도 3의 Va-Va'선을 따라 취해진 영역을 나타낸 단면도이고, 도 7b는 도 3의 VI-VI'선을 따라 취해진 영역을 나타낸 단면도이다.
도 2 내지 도 7b를 참조하면, 하부 구조물(103) 상에 적층 구조물(160)이 배치될 수 있다. 상기 하부 구조물(103)은 반도체 기판일 수 있다.
상기 적층 구조물(160)은 게이트 수평 패턴들(158L, 158M1, 158M2, 158U)을 포함할 수 있다. 상기 게이트 수평 패턴들(158L, 158M1, 158M2, 158U)은 상기 하부 구조물(103) 상의 제1 영역(MA) 내에서 수직 방향(Z)으로 서로 이격되면서 적층되고, 상기 제1 영역(MA)으로부터 상기 하부 구조물(103) 상의 제2 영역(EA) 내로 제1 수평 방향(X)으로 연장되어 계단 모양으로 배열되는 패드 영역들(P)을 포함할 수 있다. 상기 패드 영역들(P)은 도면에 도시된 형태의 계단 모양에 한정되지 않으며 다양한 형태로 변형될 수 있다.
상기 수직 방향(Z)은 상기 하부 구조물(103)의 상부면(103s)과 수직한 방향일 수 있고, 상기 제1 수평 방향(X)은 상기 하부 구조물(103)의 상부면(103s)과 평행 또는 수평한 방향일 수 있다.
실시 예들에서, 상기 제1 영역(MA)은 도 1a에서 설명한 메모리 어레이 영역일 수 있다. 따라서, 이하에서는 설명의 편의를 위하여 상기 제1 영역(MA)은 '메모리 어레이 영역(MA)'으로 지칭하기로 한다.
실시 예들에서, 상기 제2 영역(EA)은 상기 메모리 어레이 영역(MA)의 어느 한 측 또는 양 측에 위치할 수 있다. 상기 제2 영역(EA)은 상기 게이트 수평 패턴들(158L, 158M1, 158M2, 158U)이 상기 메모리 어레이 영역(MA)으로부터 연장되어 상기 패드 영역들(P)이 형성되는 영역일 수 있다. 따라서, 상기 제2 영역(EA)은 연장 영역으로 지칭될 수도 있다. 이하에서, 상기 제2 영역(EA)은 '연장 영역'으로 지칭하기로 한다.
상기 게이트 수평 패턴들(158L, 158M1, 158M2, 158U)은 하부 게이트 수평 패턴(158L), 상기 하부 게이트 수평 패턴(158L) 상의 상부 게이트 수평 패턴(158U), 상기 하부 게이트 수평 패턴(158L)과 상기 상부 게이트 수평 패턴(158U) 사이의 중간 게이트 수평 패턴들(158M1, 158M2)을 포함할 수 있다. 상기 게이트 수평 패턴들(158L, 158M1, 158M2, 158U)은 상기 메모리 어레이 영역(MA) 내에 배치되며 상기 메모리 어레이 영역(MA)으로부터 상기 연장 영역(EA) 내로 연장될 수 있다. 상기 게이트 수평 패턴들(158L, 158M1, 158M2, 158U) 중 일부 수평 패턴들 상에 상기 메모리 어레이 영역(MA)과 이격되며 상기 연장 영역(EA) 내에 위치하는 플로팅 수평 패턴들(158F)이 배치될 수 있다.
상기 패드 영역들(P)은 상기 게이트 수평 패턴들(158L, 158M1, 158M2, 158U) 및 상기 플로팅 수평 패턴들(158F) 중에서 상대적으로 상부에 위치하는 수평 패턴들과 중접하는 않는 수평 패턴의 영역으로 정의할 수 있고, 최상위에 위치하는 패드 영역은 상기 연장 영역(EA) 내에 위치하는 상기 상부 게이트 수평 패턴(158U)의 영역으로 정의할 수 있다.
도 3 내지 도 6b에서 도시되는 패드 영역들(P)이 배열되는 계단 모양은 도 5a 및 도 5b에서와 같이 상기 제1 수평 방향(X)으로 보았을 때, 상기 메모리 어레이 영역(MA)으로부터 멀어지면서 제1 단차로 낮아지는 제1 계단, 상기 제1 계단과 마주보며 제1 단차로 높아지는 제2 계단, 상기 제2 계단으로부터 상기 제1 단차보다 큰 제2 단차로 낮아지는 제3 계단, 상기 제1 단차로 낮아지는 제4 계단이 차례로 배열되는 모양일 수 있고, 도 6a및 도 6b에서와 같이, 상기 제2 수평 방향(Y)으로 보았을 때, 어느 하나의 분리 구조물(162m)을 기준으로 하여 양 옆으로 상기 제1 단차로 낮아지는 계단을 포함할 수 있다. 본 발명의 기술적 사상은 상기 패드 영역들(P)은 도 3 내지 도 6b에 도시되는 계단 모양 뿐만 아니라, 다양한 형태의 계단 모양으로 배열될 수 있다.
상기 중간 게이트 수평 패턴들(158M1, 158M2)은 제1 중간 게이트 수평 패턴들(158M1) 및 상기 제1 중간 게이트 수평 패턴들(158M1) 상의 제2 중간 게이트 수평 패턴들(158M2)을 포함할 수 있다.
예시적인 예에서, 상기 게이트 수평 패턴들(158L, 158M1, 158M2, 158U)은 게이트 전극들일 수 있다.
예시적인 예에서, 상기 하부 게이트 수평 패턴(158L)은 도 1a 및 도 1b에서 설명한 접지 선택 라인(GSL)일 수 있다.
예시적인 예에서, 상기 상부 게이트 수평 패턴(158U)은 도 1a 및 도 1b에서 설명한 스트링 선택 라인(SSL)일 수 있다.
예시적인 예에서, 상기 상부 게이트 수평 패턴(158U)은 상기 수직 방향(Z)으로 복수개, 예를 들어 2개로 구성될 수 있다.
예시적인 예에서, 상기 중간 게이트 수평 패턴들(158M1, 158M2)은 일부 또는 전체가 도 1a 및 도 1b에서 설명한 워드라인들(WL)일 수 있다. 예를 들어, 상기 중간 게이트 수평 패턴들(158M1, 158M2) 중에서 일부는 더미 워드라인 또는 더미 게이트일 수 있다.
상기 적층 구조물(160)은 최하위 절연 층(106), 하부 절연 층(110), 층간 절연 층들(114) 및 상부 절연 층(120)을 포함할 수 있다.
상기 최하위 절연 층(106), 상기 하부 절연 층(110), 상기 층간 절연 층들(114) 및 상기 상부 절연 층(120)은 산화물 계열의 절연 물질, 예를 들어 실리콘 산화물로 형성될 수 있다.
상기 최하위 절연 층(106)은 상기 하부 게이트 수평 패턴(158L)과 하부 구조물(103) 사이에 배치될 수 있다. 상기 하부 절연 층(110)은 상기 중간 게이트 수평 패턴들(158M1, 158M2)과 상기 하부 게이트 수평 패턴(158L) 사이에 배치될 수 있다.
상기 층간 절연 층들(114)은 상기 중간 게이트 수평 패턴들(158M1, 158M2)과 교대로 반복적으로 적층될 수 있다. 따라서, 상기 중간 게이트 수평 패턴들(158M1, 158M2) 중에서 상기 수직 방향(Z)으로 서로 인접하는 한 쌍의 중간 게이트 수평 패턴들 사이에 어느 하나의 층간 절연 층이 배치될 수 있다. 상기 상부 절연 층(120)은 상기 상부 게이트 수평 패턴(158U) 상에 배치될 수 있다.
상기 적층 구조물(160)은 각각의 상기 게이트 수평 패턴들(158L, 158M1, 158M2, 158U)의 상부면 및 하부면을 덮으며, 일부 측면으로 연장될 수 있는 추가 유전체 층(155)을 더 포함할 수 있다. 상기 추가 유전체 층(155)은 알루미늄 산화물 등과 같은 고유전체(high-k dielectric)으로 형성될 수 있다.
상기 게이트 수평 패턴들(158L, 158M1, 158M2, 158U)의 상기 패드 영역들(P) 상에 제1 캐핑 절연 층(139)이 배치될 수 있다. 상기 상부 절연 층(139)은 상기 상부 절연 층(120)의 상부면과 공면을 이루는 상부면을 가질 수 있다.
상기 상부 절연 층(139) 및 상기 제1 캐핑 절연 층(139)을 덮는 제2 캐핑 절연 층(142)이 배치될 수 있다. 상기 제2 캐핑 절연 층(142) 상에 제3 캐핑 절연 층(148) 및 제4 캐핑 절연 층(172)이 차례로 배치될 수 있다. 상기 제1 내지 제4 캐핑 절연 층들(139, 142, 148, 172)은 산화물 계열의 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있다.
상기 하부 구조물(103) 상에 분리 구조물들(162)이 배치될 수 있다. 상기 분리 구조물들(162)은 상기 수직 방향(Z)으로 연장되어 상기 적층 구조물(160)을 관통하며, 상기 제1 수평 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 분리 구조물들(162)은 공면을 이루는 상부면들을 가질 수 있다.
상기 분리 구조물들(162)은 주 분리 구조물들(162m) 및 보조 분리 구조물들(162s1, 162s2)을 포함할 수 있다. 도 1a에서 설명한 각각의 메모리 블록들(BLK)은 상기 제2 수평 방향(Y)으로 인접하는 상기 주 분리 구조물들(162m) 사이에 배치될 수 있다. 상기 주 분리 구조물들(162m)은 상기 메모리 어레이 영역(MA) 및 상기 연장 영역(EA)을 가로지를 수 있다.
상기 보조 분리 구조물들(162s1, 162s2)은 상기 주 분리 구조물들(162m) 사이에 배치될 수 있다. 상기 보조 분리 구조물들(162s1, 162s2)의 각각은 각각의 상기 주 분리 구조물들(162m) 보다 짧은 길이를 가질 수 있다. 상기 보조 분리 구조물들(162s1, 162s2)은 제1 보조 분리 구조물들(162s1) 및 제2 보조 분리 구조물들(162s2)을 포함할 수 있다.
상기 제1 보조 분리 구조물들(162s1)은 상기 메모리 어레이 영역(MA)을 가로지르며 상기 연장 영역(EA)의 일부 영역 내로 연장될 수 있다. 상기 제2 보조 분리 구조물들(162s2)은 상기 메모리 셀 어레이 영역(MA)과 이격되며 상기 연장 영역(EA) 내에 배치될 수 있다. 상기 제2 보조 분리 구조물들(162s2) 중 일부는 상기 제1 보조 분리 구조물들(162s1)과 마주보는 끝 부분을 가질 수 있다. 서로 인접하는 한 쌍의 주 분리 구조물들(162m) 사이에서, 상기 제2 수평 방향(Y)으로 배열되는 상기 제2 보조 구조물(162s2)의 개수는 상기 제2 수평 방향(Y)으로 배열되는 상기 제1 보조 구조물(162s1)의 개수보다 많을 수 있다. 따라서, 상기 주 분리 구조물들(162m) 및 상기 제1 보조 분리 구조물 들(162s1)은 상기 메모리 어레이 영역(MA) 내에 배치되는 부분을 포함하며 상기 메모리 어레이 영역(MA)을 가로지를 수 있다.
상기 주 분리 구조물들(162m)은 상기 메모리 어레이 영역(MA) 내에서 상기 수직 방향(Z)으로 연장되어 상기 적층 구조물(160), 상기 제2 캐핑 절연 층(142) 및 상기 제3 캐핑 절연 층(148)을 관통하고, 상기 연장 영역(EA) 내에서 상기 수직 방향(Z)으로 연장되어 상기 적층 구조물(160), 상기 제1 캐핑 절연 층(139), 상기 제2 캐핑 절연 층(142) 및 상기 제3 캐핑 절연 층(148)을 관통할 수 있다. 상기 주 분리 구조물들(162m)은 상기 메모리 어레이 영역(MA) 및 상기 연장 영역(EA)을 가로지르며 상기 적층 구조물(160)을 제2 수평 방향(Y)으로 분리시킬 수 있다. 상기 제2 수평 방향(Y)은 상기 하부 구조물(103)의 상부 표면(103s)과 평행하고, 상기 제1 수평 방향(X)과 수직한 방향일 수 있다. 도 1a에서 설명한 상기 메모리 블록들(BLK)의 각각은 서로 인접하는 상기 주 분리 구조물들(162m) 사이에 배치될 수 있다.
상기 제1 보조 분리 구조물들(162s1)은 상기 메모리 어레이 영역(MA) 내에서 상기 수직 방향(Z)으로 연장되어 상기 적층 구조물(160), 상기 제2 캐핑 절연 층(142) 및 상기 제3 캐핑 절연 층(148)을 관통하고, 상기 메모리 어레이 영역(MA)과 인접하는 상기 연장 영역(EA)의 일부 영역 내에서 상기 수직 방향(Z)으로 연장되어 상기 적층 구조물(160), 상기 제1 캐핑 절연 층(139), 상기 제2 캐핑 절연 층(142) 및 상기 제3 캐핑 절연 층(148)을 관통할 수 있다. 상기 제2 보조 구조물들(162s2)은 상기 메모리 어레이 영역(MA)과 이격되는 상기 연장 영역(EA) 내에서, 상기 수직 방향(Z)으로 연장되어 상기 적층 구조물(160), 상기 제1 캐핑 절연 층(139), 상기 제2 캐핑 절연 층(142) 및 상기 제3 캐핑 절연 층(148)을 관통할 수 있다.
상기 분리 구조물들(162)의 각각은 제1 분리 층(165) 및 제2 분리 층(168)을 포함할 수 있다. 상기 제1 분리 층(165)은 상기 제2 분리 층(168)의 측면 상에 배치될 수 있다.
예시적인 예에서, 상기 제2 분리 층(168)은 도전성 물질(e.g., 폴리 실리콘, TiN 등과 같은 금속 질화물, 또는 W 등과 같은 금속)로 형성될 수 있고, 상기 제1 분리 층(165)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 본 발명의 기술적 사상은 상기 분리 구조물들(162)을 절연성 물질로 형성하는 것을 포함할 수 있다.
상기 적층 구조물(160) 중에서, 상기 상부 게이트 수평 패턴들(158U)을 상기 수직 방향(Z)으로 관통하며 상기 제1 수평 방향(X)으로 연장되어 상기 상부 게이트 수평 패턴들(158U)을 상기 제2 수평 방향(Y)으로 분리시키는 분리 절연 패턴들(123)이 배치될 수 있다. 상기 분리 절연 패턴들(123)은 상기 중간 게이트 수평 패턴들(158M1, 158M2) 상에 배치될 수 있다. 상기 분리 절연 패턴들(123)은 실리콘 산화물로 형성될 수 있다.
상기 하부 구조물(103) 상에 상기 수직 방향(Z)으로 연장될 수 있는 수직 채널 구조물들(124c)이 배치될 수 있다. 상기 수직 채널 구조물들(124c)은 상기 메모리 어레이 영역(MA) 내에 배치될 수 있다. 상기 수직 채널 구조물들(124c)은 상기 분리 구조물들(162) 및 상기 분리 절연 패턴들(123)과 이격될 수 있다.
상기 하부 구조물(103) 상에 상기 수직 방향(Z)으로 연장될 수 있는 수직 지지 구조물들(145, 124d)이 배치될 수 있다. 상기 수직 지지 구조물들(145, 124d)은 제1 수직 지지 구조물들(145) 및 제2 수직 지지 구조물들(124d)을 포함할 수 있다.
예시적인 예에서, 상기 제1 수직 지지 구조물들(145)은 상기 연장 영역(EA) 내에 배치될 수 있다.
예시적인 예에서, 상기 제1 수직 지지 구조물들(145)은 상기 연장 영역(EA) 내의 상기 적층 구조물(160)을 관통하며, 상기 제1 캐핑 절연 층(139) 및 상기 제2 캐핑 절연 층(142)을 관통할 수 있다.
예시적인 예에서, 상기 제2 수직 지지 구조물들(124d)은 상기 메모리 어레이 영역(MA) 내에 배치될 수 있다. 상기 제2 수직 지지 구조물들(124d)은 상기 적층 구조물(160)을 관통할 수 있다. 상기 제2 수직 지지 구조물들(124d)은 상기 분리 절연 패턴들(123)을 관통할 수 있다. 상기 제2 수직 지지 구조물들(124d)은 상기 분리 절연 패턴들(123)과 접촉할 수 있다.
상기 제2 수직 지지 구조물들(124d) 및 상기 수직 채널 구조물들(124c)은 공면을 이루는 상부면들을 가질 수 있다. 상기 제2 수직 지지 구조물들(124d) 및 상기 수직 채널 구조물들(124c)은 서로 동일한 단면 구조 및 서로 동일한 폭으로 형성될 수 있다. 예를 들어, 상기 제2 수직 지지 구조물들(124d) 및 상기 수직 채널 구조물들(124c)은 서로 동일한 단면 구조의 물질 층들로 형성될 수 있다.
예시적인 예에서, 상기 제1 수직 구조물들(145)은 상기 제2 수직 지지 구조물들(124d) 및 상기 수직 채널 구조물들(124c)의 상부면들 보다 높은 레벨에 위치하는 상부면을 가질 수 있다.
상기 추가 유전체 층(155)은 각각의 상기 게이트 수평 패턴들(158L, 158M1, 158M2, 158U)의 상부면 및 하부면을 덮으며, 상기 제1 수직 지지 구조물들(145), 상기 제2 수직 지지 구조물들(124d) 및 상기 수직 채널 구조물들(124c)과 마주보는 상기 게이트 수평 패턴들(158L, 158M1, 158M2, 158U)의 측면으로 연장될 수 있다.
상기 패드 영역들(P) 상에 제1 콘택 플러그들(178)이 배치될 수 있다. 상기 제1 콘택 플러그들(178)은 상기 제1 내지 제4 캐핑 절연 층들(139, 148, 172)을 관통할 수 있으며, 상기 게이트 수평 패턴들(158L, 158M1, 158M2, 158U)의 상기 패드 영역들(P)과 접촉할 수 있다. 상기 제1 콘택 플러그들(178)은 도전성 물질로 형성될 수 있다. 상기 수직 채널 구조물들(124c) 상에 상기 수직 채널 구조물들(124c)과 접촉하는 제2 콘택 플러그들(175)이 배치될 수 있다. 상기 제2 콘택 플러그들(175)은 도전성 물질로 형성될 수 있다. 상기 제1 콘택 플러그들(178)은 '게이트 콘택 플러그'로 지칭될 수도 있고, 상기 제2 콘택 플러그들(175)은 '비트라인 콘택 플러그'로 지칭될 수도 있다.
예시적인 예에서, 상기 제2 수직 지지 구조물들(124d) 및 상기 수직 채널 구조물들(124c)은 서로 동일한 단면 구조의 물질 층들로 형성될 수 있고, 상기 제1 수직 지지 구조물들(145)은 상기 수직 채널 구조물들(124c)과 다른 다면 구조의 물질 층으로 형성될 수 있다. 이하에서, 서로 다른 구조의 상기 제1 수직 지지 구조물들(145) 및 상기 수직 채널 구조물들(124c)에 대하여 도 8a를 참조하여 설명하기로 한다. 도 8a는 서로 다른 구조의 상기 제1 수직 지지 구조물들(145) 및 상기 수직 채널 구조물들(124c)을 설명하기 위하여, 하나의 수직 채널 구조물(124c) 및 하나의 제1 수직 지지 구조물(145)을 개략적으로 나타낸 단면도이다. 따라서, 이하에서, 하나의 수직 채널 구조물(124c) 및 하나의 제1 수직 지지 구조물(145)을 중심으로 설명하기로 한다.
도 2 내지 도 7b와 함께, 도 8a를 참조하면, 상기 수직 채널 구조물(124c)은 채널 반도체 층(130) 및 상기 채널 반도체 층(130)과 적층 구조물(160) 사이에 배치되는 게이트 유전체 구조물(128)을 포함할 수 있다.
예시적인 예에서, 상기 수직 채널 구조물(124c)은 반도체 패턴(126), 상기 반도체 패턴(126) 상의 수직 코어 패턴(132), 상기 수직 코어 패턴(132) 상의 패드 패턴(134)을 더 포함할 수 있다.
상기 채널 반도체 층(130)은 상기 반도체 패턴(126)과 접촉하며 상기 수직 코어 패턴(132)의 외측면을 둘러싸도록 배치될 수 있다. 상기 게이트 유전체 구조물(128)은 상기 채널 반도체 층(130)의 외측면을 둘러싸도록 배치될 수 있다. 상기 반도체 패턴(126)은 에스이지(SEG) 공정에 의해 형성될 수 있는 에피택시얼 물질 층일 수 있다. 상기 수직 코어 패턴(132)은 절연성 물질(e.g., 실리콘 산화물 등)로 형성될 수 있다. 상기 패드 패턴(134)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있으며, 드레인 영역일 수 있다. 상기 패드 패턴(134)은 상기 상부 게이트 수평 패턴(158U) 보다 높은 레벨에 배치될 수 있다. 상기 수직 채널 구조물(124c)의 상기 패드 패턴(134)은 앞에서 상술한 제2 콘택 플러그(175)와 접촉하며 전기적으로 연결될 수 있다.
예시적인 예에서, 상기 채널 반도체 층(130)은 상기 게이트 수평 패턴들(158L, 158M1, 158M2, 158U)을 관통할 수 있다. 상기 수직 채널 구조물(124c)이 반도체 패턴(126)을 더 포함하는 경우에, 상기 반도체 패턴(126)은 상기 하부 게이트 수평 패턴(158L)을 관통하고, 상기 채널 반도체 층(130)은 상기 중간 및 상부 게이트 수평 패턴들(158M1, 158M2, 158U)을 관통할 수 있다. 상기 채널 반도체 층(130)은 폴리 실리콘 층으로 형성될 수 있다. 상기 반도체 패턴(126)은 하부 채널 반도체 층으로 지칭될 수도 있다.
예시적인 예에서, 상기 반도체 패턴(126)은 채널 반도체 층으로 지칭될 수도 있다. 예를 들어, 상기 반도체 패턴(126)은 상대적으로 하부에 위치하는 하부 채널 반도체 층으로 지칭되고, 상기 채널 반도체 층(130)은 상대적으로 상부에 위치하는 상부 채널 반도체 층으로 지칭될 수도 있다.
상기 게이트 유전체 구조물(128)은 터널 유전체(128c), 정보 저장 층(128b) 및 블로킹 유전체(128a)을 포함할 수 있다. 상기 정보 저장 층(128b)은 상기 터널 유전체 층(128c) 및 상기 블로킹 유전체(128a) 사이에 배치될 수 있다. 상기 블로킹 유전체(128a)는 상기 정보 저장 층(128b)과 상기 적층 구조물(160) 사이에 배치될 수 있다. 상기 터널 유전체(128c)는 상기 정보 저장 층(128b)과 상기 채널 반도체 층(130) 사이에 배치될 수 있다. 상기 터널 유전체(128c)는 실리콘 산화물 및/또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다. 상기 블로킹 유전체(128a)는 실리콘 산화물 및/또는 고유전체를 포함할 수 있다. 상기 정보 저장 층(128b)은 정보를 저장할 수 있는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
상기 정보 저장 층(128b)은 상기 채널 반도체 층(130)과 워드라인들(도 1a 및 도1b의 WL)일 수 있는 상기 제1 및 제2 중간 게이트 수평 패턴들(158M1, 158M2) 사이에서, 정보를 저장할 수 있는 영역들을 포함할 수 있다. 예를 들어, 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자의 동작 조건에 따라, 상기 채널 반도체 층(130)으로부터 상기 터널 유전체(128c)를 통하여 상기 정보 저장 층(128b) 내로 주입된 전자를 트랩하여 보유(retention) 하거나, 또는 상기 정보 저장 층(128b) 내에 트랩된 전자를 소거할 수 있다.
따라서, 상술한 바와 같이, 상기 워드라인들(도 1a 및 도1b의 WL)일 수 있는 상기 제1 및 제2 중간 게이트 수평 패턴들(158M1, 158M2)과 상기 채널 반도체 층(130) 사이에 위치하는 상기 정보 저장 층(128b)의 영역들은 정보 저장 영역들로 정의될 수 있고, 이러한 정보 저장 영역들은 도 1b에서 설명한 메모리 셀들(도 1b의 MCT)을 구성할 수 있다.
상기 제1 중간 게이트 수평 패턴들(158M1) 중에서 상대적으로 상부에 위치하는 제1 중간 게이트 수평 패턴(158M1a)과 상기 제2 중간 게이트 수평 패턴들(158M2) 중에서 상대적으로 하부에 위치하는 제2 중간 게이트 수평 패턴(158M2a) 사이에 위치하는 층간 절연 층은 중간 층간 절연 층(114a)으로 지칭할 수 있다. 상기 중간 층간 절연 층(114a)의 두께는 제1 중간 게이트 수평 패턴들(158M1) 사이에 위치하는 각각의 층간 절연 층들(114)의 두께 및 상기 제2 중간 게이트 수평 패턴들(158M2) 사이에 위치하는 각각의 층간 절연 층들(114)의 두께와 실질적으로 동일할 수 있다.
상기 수직 채널 구조물(124c)은 제1 수직 영역(124L), 상기 제1 수직 영역(124L) 상의 제2 수직 영역(124U), 및 상기 제1 수직 영역(124L)과 상기 제2 수직 영역(124U) 사이의 폭 변동 부분(124v)을 포함할 수 있다.
상기 수직 채널 구조물(124c)에서, 상기 제1 수직 영역(124L)은 상기 하부 게이트 수평 패턴(158L) 및 상기 제1 중간 게이트 수평 패턴들(158M1)을 관통하는 영역일 수 있고, 상기 제2 수직 영역(124U)은 상기 제2 중간 게이트 수평 패턴들(158M2) 및 상기 상부 게이트 수평 패턴(158U)을 관통하는 영역일 수 있다.
상기 제1 수직 영역(124L)은 하부 영역(124La) 및 상기 하부 영역(124La) 상의 상부 영역(124Lb)을 포함하고, 상기 제2 수직 영역(124U)은 하부 영역(124Ua) 및 상기 하부 영역(124Ua) 상의 상부 영역(124Ub)을 포함할 수 있다.
상기 제1 수직 영역(124L) 및 상기 제2 수직 영역(124U)의 각각은 상기 하부 구조물(103)과 멀어지는 수직 방향으로 갈수록 일정한 규칙성을 가지고 폭이 변화하거나, 또는 예측 가능하게 폭이 변화할 수 있다. 예를 들어, 상기 수직 채널 구조물(124c)에서, 상기 제1 수직 영역(124L) 및 상기 제2 수직 영역(124U)의 각각은 상기 하부 구조물(103)과 멀어지는 수직 방향으로 갈수록 폭이 증가할 수 있다. 예를 들어, 상기 제1 수직 영역(124L)에서, 상대적으로 상기 하부 구조물(103)과 가까운 하부 영역(124La)은 상대적으로 상기 하부 구조물(103)과 멀리 떨어진 상부 영역(124Lb) 보다 작은 폭을 가질 수 있다. 상기 제2 수직 영역(124U)에서, 상대적으로 상기 하부 구조물(103)과 가까운 하부 영역(124Ua)은 상대적으로 상기 하부 구조물(103)과 멀리 떨어진 상부 영역(124Ub) 보다 작은 폭을 가질 수 있다.
상기 제1 수직 영역(124L)의 상부 영역(124Lb)은 상기 제1 수직 영역(124L)의 하부 영역(124La) 보다 큰 폭을 가질 수 있고, 상기 제2 수직 영역(124U)의 상부 영역(124Ub)은 상기 제2 수직 영역(124U)의 하부 영역(124Ua) 보다 큰 폭을 가질 수 있다.
상기 제1 수직 영역(124L)의 상부 영역(124Lb)과 상기 제2 수직 영역(124U)의 하부 영역(124Ua)은 서로 다른 폭을 가질 수 있다. 예를 들어, 상기 제2 수직 영역(124U)과 인접하는 상기 제1 수직 영역(124L)의 상부 영역(124Lb)은 제1 폭(W1)을 가질 수 있고, 상기 제1 수직 영역(124L)과 인접하는 상기 제2 수직 영역(124U)의 하부 영역(124Ua)은 상기 제1 폭(W1) 보다 작은 제2 폭(W2)을 가질 수 있다.
상기 수직 채널 구조물(124c)에서, 상기 폭 변동 부분(124v)은 상기 제1 수직 영역(124L)의 상부 영역(124Lb)의 상기 제1 폭(W1)에서 상기 제2 수직 영역(124U)의 하부 영역(124Ub)의 상기 제2 폭(W2)으로 변화하는 부분일 수 있다.
상기 추가 유전체 층들(155) 중 어느 하나의 추가 유전체(155a)는 상기 제1 중간 게이트 수평 패턴들(158M1) 중에서 상대적으로 상부에 위치하는 제1 중간 게이트 수평 패턴(158M1a)의 상부면 및 하부면을 덮으며 상기 수직 채널 구조물(124c)과 마주보는 제1 중간 게이트 수평 패턴(158M1a)의 측면을 덮을 수 있다. 상기 수직 채널 구조물(124c)의 상기 폭 변동 부분(124v)은 상기 중간 층간 절연 층(114a)와 상기 추가 유전체(155a) 사이의 경계와 인접할 수 있다.
예시적인 예에서, 상기 제1 수직 지지 구조물(145)은 상기 하부 구조물(103)과 멀어지는 수직 방향으로 갈수록 일정한 규칙성으로 폭이 변화하거나, 또는 예측 가능하게 폭이 변화할 수 있다. 예를 들어, 상기 제1 수직 지지 구조물(145)은 상기 하부 구조물(103)과 멀어지는 수직 방향으로 갈수록 폭이 점차적으로 증가할 수 있다.
예시적인 예에서, 상기 제1 수직 지지 구조물(145)은 하부에서 상부까지 실질적으로 동일한 폭을 가질 수 있다.
따라서, 상기 제1 수직 지지 구조물(145)은, 상기 수직 채널 구조물(124c)과 같이 상/하부 영역들 사이에서 폭이 변화하는 상기 폭 변동 부분(124v) 없이, 형성될 수 있으므로, 상기 수직 채널 구조물(124c)과 다른 단면 구조를 가질 수 있다.
상기 층간 절연 층들(114) 중에서, 상기 중간 층간 절연 층(114a)은 단일 층으로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않고 도 8b와 같이 변형될 수 있다. 도 8b는 도 8a 에서의 상기 중간 층간 절연 층(114a) 및 상기 수직 채널 구조물(124c)의 변형 예를 나타내는 단면도이다.
변형 예에서, 도 8b를 참조하면, 상기 층간 절연 층들(114) 중에서, 상기 중간 층간 절연 층(도 8a의 114a)은 제1 영역(113a) 및 상기 제1 영역(113a) 상의 제2 영역(113b)을 포함하는 중간 층간 절연 층(114b)으로 변형될 수 있다. 상기 수직 채널 구조물(124c)의 상기 폭 변동 부분(124v)은 상기 제1 영역(113a)과 상기 제2 영역(113b) 사이의 경계와 인접할 수 있다. 상기 수직 채널 구조물(124c)의 상기 폭 변동 부분(124v)은 상기 제1 중간 게이트 수평 패턴들(158M1) 보다 높은 레벨에 위치할 수 있다. 상기 층간 절연 층들(114) 중에서, 상기 중간 층간 절연 층(도 8a의 114a)은 나머지 층간 절연 층들(114)과 동일한 두께를 가질 수 있다. 따라서, 상기 층간 절연 층들(114)은 서로 동일한 두께로 형성될 수 있다.
다시, 도 8a를 참조하면, 상기 제1 지지 수직 구조물(145)의 상부면은 상기 수직 채널 구조물(124c)의 상부면 보다 높은 레벨에 위치할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 도 8c는 도 8a에서 상기 제1 지지 수직 구조물(145) 변형 예를 나타낸 단면도이다.
변형 예에서, 도 8c를 참조하면, 제1 지지 수직 구조물(145)은 상기 채널 구조물(124c)의 상부면과 공면을 이루는 상부면을 갖도록 변형될 수 있다.
도 2 내지 도 7b를 다시 참조하여 앞에서 상술한 상기 제1 수직 지지 구조물들(145)을 다시 설명하기로 한다.
도 2 내지 도 7b 중에서, 도 4를 중심으로 참조하면, 상기 제1 수직 지지 구조물들(145)은 상기 분리 구조물들(162)과 접촉할 수 있다. 평면으로 보았을 때, 상기 제1 수직 지지 구조물들(145)은 상기 분리 구조물들(162)과 접촉하며 상기 분리 구조물들(162)의 폭 방향으로 연장되는 사각형 모양일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 이하에서, 도 9a 내지 도 9g를 각각 참조하여 상기 제1 수직 지지 구조물들(145)의 다양한 변형 예들을 설명하기로 한다. 도 9a 내지 도 9g는 상기 제1 수직 지지 구조물들(145)의 다양한 변형 예들을 설명하기 위하여 도 4에 대응하는 평면 영역을 나타내는 평면도들이다.
변형 예에서, 도 9a를 참조하면, 제1 수직 지지 구조물들(145a)의 각각은 오각형 또는 오각형과 유사한 모양일 수 있다. 예를 들어, 상기 제1 수직 지지 구조물들(145a)의 각각은 상기 분리 구조물들(162)과 접촉하는 부분으로부터 상기 분리 구조물들(162)에서 멀어지는 방향으로 상기 제1 폭(d1)으로 연장되다가 상기 콘택 플러그(178)이 위치하는 패드 영역(P)의 부분을 최대한 확보할 수 있도록 상기 제1 폭(d1)에서 제2 폭(d2)으로 점차적으로 감소하는 부분을 가질 수 있다.
평면으로 보았을 때, 서로 인접하는 한 쌍의 분리 구조물들(162) 사이에서, 상기 제1 수직 지지 구조물들(145a)은 상기 패드 영역들(P) 사이의 경계(Pa)를 중심으로 하여, 미러 대칭될 수 있다.
다른 변형 예에서, 도 9b를 참조하면, 제1 수직 지지 구조물들(145b)의 각각은 제1 폭을 갖는 제1 부분(d1') 및 상기 제1 폭 보다 작은 제2 폭을 갖고 상기 제1 부분(d1')의 일부로부터 상기 분리 구조물들(162)에서 멀어지는 방향으로 연장되는 제2 부분(d2')을 포함할 수 있다. 각각의 상기 제1 수직 지지 구조물들(145b)에서, 상기 제1 부분(d1')은 상기 분리 구조물들(162)과 접촉하는 부분일 수 있다.
각각의 상기 제1 수직 지지 구조물들(145b)에서, 상기 제1 부분(d1')은 사각형 모양 또는 사각형과 유사한 모양일 수 있고, 상기 제2 부분(d2')은 사각형 모양 또는 사각형과 유사한 모양일 수 있다.
다른 변형 예에서, 도 9c를 참조하면, 제1 수직 지지 구조물들(145c)의 각각은 상기 분리 구조물들(162)에서 멀어지는 방향으로 길쭉한 반구형의 모양일 수 있다.
다른 변형 예에서, 도 9d를 참조하면, 제1 수직 지지 구조물들(145d)의 각각은 상기 분리 구조물들(162)과 이격될 수 있다. 평면에서, 상기 제1 수직 지지 구조물들(145d)의 각각은 원 모양일 수 있다.
다른 변형 예에서, 도 9e를 참조하면, 제1 수직 지지 구조물들(145e)의 각각은 상기 분리 구조물들(162)과 이격될 수 있으며, 길쭉한 모양일 수 있다. 예를 들어, 상기 제1 수직 지지 구조물들(145e)은 서로 다른 장축 방향들을 갖는 제1 지지체(145e1) 및 제2 지지체(145e2)를 포함할 수 있다. 예를 들어, 상기 제1 지지체(145e1)은 제1 단축 방향(D1a) 및 상기 제1 단축 방향(D1a)과 교차하는 제1 장축 방향(D2a)을 갖는 길쭉한 모양일 수 있고, 상기 제2 지지체(145e2)는 제2 단축 방향(D1b) 및 상기 제2 단축 방향(D1b)과 교차하는 제2 장축 방향(D2b)을 갖는 길쭉한 모양일 수 있다. 상기 제1 장축 방향(D2a) 및 상기 제2 장축 방향(D2b)은 서로 교차하는 방향일 수 있다. 상기 제1 단축 방향(D1a) 및 상기 제2 단축 방향(D1b)은 인접하는 상기 제1 콘택 플러그(178)를 향할 수 있다.
상기 제1 장축 방향(D2a), 상기 제2 장축 방향(D2b), 상기 제1 단축 방향(D1a) 및 상기 제2 단축 방향(D1b)은 상기 분리 구조물들(162)의 장축 방향, 즉 상기 제1 수평 방향(X) 및 상기 분리 구조물들(162)의 폭 방향, 즉 상기 제2 수평 방향(Y)과 경사질 수 있다.
도 2 내지 도 7b 중에서, 도 3 및 도 4를 중심으로 참조하면, 평면으로 보았을 때, 상기 제1 콘택 플러그들(178)은 상기 제1 수평 방향(X)으로 가상의 직선을 따라 차례로 배열될 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않고, 도 9f 및 도 9g에서와 같이 상기 제1 수평 방향(X)으로 지그 재그 배열되는 제1 콘택 플러그들(178')로 변형될 수 있다. 이와 같이 지그 재그 배열될 수 있는 제1 콘택 플러그들(178')과 함께, 변형될 수 있는 제1 수직 지지 구조물들에 대하여 도 9f 및 도 9g를 각각 참조하여 설명하기로 한다.
변형 예에서, 도 9f를 참조하면, 제1 콘택 플러그들(178')은 상기 제1 방향(X)으로 지그 재그로 배열될 수 있다. 예를 들어, 상기 분리 구조물들(162) 중에서 서로 인접하는 한 쌍의 분리 구조물들, 예를 들어 어느 하나의 주 분리 구조물(162m)과 어느 하나의 제2 보조 분리 구조물(162s2) 사이에서, 지그 재그 배열되는 상기 제1 콘택 플러그들(178') 중 몇몇은 상기 주 분리 구조물(162m)에 가깝거나, 치우치고, 나머지는 상기 제2 보조 분리 구조물(162s2)에 가깝거나, 치우칠 수 있다.
제1 수직 지지 구조물들(145f)의 각각은 상기 분리 구조물들(162)과 이격될 수 있으며, 지그 재그 배열되는 상기 제1 콘택 플러그들(178') 주위에 배치될 수 있다.
예시적인 예에서, 상기 제1 수직 지지 구조물들(145f)은 상기 제1 수평 방향(X)으로 길쭉한 모양 또는 상기 제1 수평 방향(X)으로 긴 직사각형 모양일 수 있다.
예시적인 예에서, 상기 제1 수직 지지 구조물들(145f)의 각각은 상기 패드 영역(P)과 중첩하며, 상기 패드 영역들(P) 사이의 경계 영역으로 연장될 수 있다. 상기 제1 수직 지지 구조물들(145f)의 각각은 두 개의 패드 영역들(P)과 중첩할 수 있으며, 두 개의 패드 영역들(P) 중 어느 하나의 패드 영역과 중첩하는 면적이 클 수 있다. 여기서, '중첩'은 평면으로 보았을 때의 모양을 의미할 수 있다. 따라서, 여기서 설명하는 평면으로 보았을 때의 '중첩'은 상기 제1 수직 지지 구조물들(145f)이 상기 패드 영역들(P)을 관통하는 면적으로 이해될 수 있다.
예시적인 예에서, 상기 제1 콘택 플러그들(178') 중 하나의 제1 콘택 플러그(178')를 기준으로 보았을 때, 상기 제1 수평 방향(X)을 따라 배열되는 상기 제1 수직 지지 구조물들(145f)은 어느 하나의 제1 콘택 플러그(178')를 사이에 두고 서로 마주보는 한 쌍의 제1 수직 지지 구조물들(145f)을 포함할 수 있다.
변형 예에서, 도 9g를 참조하면, 제1 수직 지지 구조물들(145g)은 도 9f에서와 같은 지그 재그 배열되는 상기 제1 콘택 플럭들(178') 주위에 배치되며, 상기 분리 구조물들(162)과 접촉할 수 있다. 예를 들어, 상기 제1 수직 지지 구조물들(145g)은 도 9f에서 설명한 상기 제1 수직 지지 구조물들(145f)에 대응하는 위치에 배치되어 상기 분리 구조물들(162)과 이격되는 제1 부분(145g1) 및 상기 제1 부분(145g1)으로부터 상기 분리 구조물들(162) 중 상대적으로 가까운 분리 구조물(162)과 접촉하도록 연장되는 제2 부분(145g2)을 포함할 수 있다.
다시, 도 2 내지 도 7b를 참조하면, 상기 게이트 수평 패턴들(158L, 158M1, 158M2, 158U)의 각각은 상기 메모리 어레이 영역(MA) 및 상기 연장 영역(EA) 내에서 실질적으로 동일한 두께를 가질 수 있다. 예를 들어, 상기 게이트 수평 패턴들(158L, 158M1, 158M2, 158U) 중 어느 하나의 수평 패턴에서, 상기 연장 영역(EA) 내에 위치하는 패드 영역의 두께는 상기 메모리 어레이 영역(MA) 내에 위치하는 수평 패턴의 두께와 실질적으로 동일할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않고, 상기 패드 영역의 두께는 다른 부분에 비하여 클 수 있다. 이와 같이, 두께가 증가된 패드 영역을 갖는 예시적인 예에 대하여 도 10을 참조하여 설명하기로 한다. 도 10은 상기 제1 중간 게이트 수평 패턴들(158M1) 및 상기 제2 중간 게이트 수평 패턴들(158M2) 중 어느 하나의 중간 게이트 수평 패턴(158M1, 158M2)의 패드 영역(P)의 두께를 설명하기 위한 개념적인 단면도이다.
도 10을 참조하면, 어느 하나의 중간 게이트 수평 패턴(158M1, 158M2)에서, 패드 영역(P)은 다른 부분에 대하여 두께가 증가될 수 있다. 상기 제1 콘택 플러그(178)는 상기 두께가 증가된 패드 영역(P)과 접촉할 수 있다. 이와 같은 두께가 증가된 패드 영역(P)은 상기 제1 콘택 플러그(178)가 상기 패드 영역(P)을 관통하는 것을 방지할 수 있다.
다시, 도 2 내지 도 7b를 참조하면, 상기 하부 구조물(103)은 벌크 형태의 반도체 기판으로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않고 상기 하부 구조물(103)은 복수의 층들로 이루어질 수 있다. 이와 같이 복수의 층들로 이루어질 수 있는 하부 구조물(103)의 예시적인 예에 대하여 도 11을 참조하여 설명하기로 한다. 도 11은 하부 구조물(103)의 변형 예를 설명하기 위한 단면도로써, 도 5a의 단면도에 대응할 수 있다.
도 11을 참조하면, 하부 구조물(103)은 하부 기판(100), 상기 베이스 기판(100) 상에 배치되는 주변 회로 구조물(101a), 상기 주변 회로 구조물(101a)을 덮는 절연 구조물(101b), 및 상기 절연 구조물(101b) 상의 상부 기판(102)을 포함할 수 있다. 상기 하부 기판(100)은 단결정 실리콘 기판일 수 있고, 상기 상부 기판(1025)은 폴리 실리콘 기판일 수 있다.
다음으로, 도 12 내지 도 15를 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예에 대하여 설명하기로 한다. 도 12 내지 도 16b에서, 도 12는 본 발명의 일 실시예에 따른 3차원 반도체 소자를 나타내는 개념적인 평면도이고, 도 13은 도 12의 'C'로 표시된 영역을 확대한 평면도이고, 도 14a는 도 13의 Ib-Ib'선을 따라 취해진 영역을 나타낸 단면도이고, 도 14b는 도 13의 Va-Va'선을 따라 취해진 영역을 나타낸 단면도이고, 도 15는 일부 구성요소들을 설명하기 위하여 개념적으로 나타낸 단면도이다. 이하에서, 도 12 내지 도 15를 참조하여 설명하는 3차원 반도체 소자는 도 2 내지 도 7b를 참조하여 설명한 3차원 반도체 소자 보다 일부 구성요소를 더 포함할 수 있고, 도 2 내지 도 7b를 참조하여 설명한 3차원 반도체 소자를 구성하는 구성요소가 일부 변형될 수 있다. 따라서, 이하에서 도 2 내지 도 7b를 참조하여 설명한 구성요소들 중 동일한 구성요소들은 별도의 설명 없이 그대로 인용하고, 변형되는 구성요소들은 변형되는 부분만을 설명하기로 한다.
도 12 내지 도 15를 참조하면, 도 2 내지 도 7b에서 설명한 상기 제1 중간 게이트 수평 패턴들(도 2 내지 도 7b의 158M1) 중 상대적으로 상부에 위치하는 하나 또는 복수의 제1 중간 게이트 수평 패턴들 중 일부가 버퍼 수평 패턴(151a)으로 대체될 수 있다. 상기 버퍼 수평 패턴(151a)은 잔존하는 제1 중간 게이트 수평 패턴들(158M1)과 상기 제2 중간 게이트 수평 패턴들(158M2) 사이에 배치될 수 있다.
상기 버퍼 수평 패턴(151a)과 마주보는 끝 부분을 가지며 상기 버퍼 수평 패턴(151a)과 동일한 레벨에 위치하는 더미 중간 게이트 수평 패턴(158d)이 배치될 수 있다.
상기 분리 구조물들(162)과 상기 버퍼 수평 패턴(151a) 사이에 보호 패턴들(116)이 배치될 수 있다. 상기 보호 패턴들(116)은 상기 버퍼 수평 패턴들(151a)과 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 버퍼 수평 패턴들(151a)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있고, 상기 보호 패턴들(116)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 이와는 달리, 상기 버퍼 수평 패턴들(151a)은 폴리 실리콘 물질로 형성될 수 있고, 상기 보호 패턴들(116)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수도 있다.
예시적인 예에서, 상기 보호 패턴들(116)은 상기 메모리 어레이 영역(MA) 내에서, 상기 주 분리 구조물들(162m) 및 상기 제1 보조 분리 구조물들(162s1)의 측면들 상에 배치되며 상기 연장 영역(EA)의 일부 영역 내로 연장될 수 있다.
예시적인 예에서, 상기 버퍼 수평 패턴(151a)은 상기 보호 패턴들(116) 사이에 위치할 수 있다.
도 2 내지 도 7b에서 설명한 것과 같은 상기 수직 채널 구조물들(124c)의 상기 폭 변동 부분(124v)은, 도 14b 및 도 15에서와 같이, 상기 버퍼 수평 패턴(151a)의 상부면과 인접할 수 있다.
실시 예들에서, 도 2 내지 도 7b에서 설명한 상기 제1 중간 게이트 수평 패턴들(도 2 내지 도 7b의 158M1) 중 상대적으로 상부에 위치하는 하나 또는 복수의 제1 중간 게이트 수평 패턴들 중 일부가 절연성 물질로 형성되는 버퍼 수평 패턴(151a)으로 대체될 수 있기 때문에, 도전성 물질을 포함하는 상기 제1 중간 게이트 수평 패턴들(도 2 내지 도 7b의 158M1) 중 상대적으로 상부에 위치하는 하나 또는 복수의 제1 중간 게이트 수평 패턴들과 상기 수직 채널 구조물들(124c)의 상기 폭 변동 부분(124v)에서 발생할 수 있는 전기적 영향 또는 전계에 의한 영향을 방지할 수 있기 때문에, 반도체 소자의 성능을 향상시킬 수 있다.
도 2 내지 도 7b에서 설명한 것과 같은 상기 층간 절연 층들(114) 중의 상기 중간 층간 절연 층(114a)은 상기 버퍼 수평 패턴(151a)과 상기 제2 중간 게이트 수평 패턴들(158M2) 사이에 위치할 수 있다.
도 2 내지 도 7b에서 설명한 같은 상기 수직 채널 구조물(124c)에서, 상기 폭 변동 부분(124v)은 상기 중간 층간 절연 층(114a)과 상기 버퍼 수평 패턴(151a) 사이의 경계에 인접할 수 있다. 즉, 상기 폭 변동 부분(124v)은 상기 중간 층간 절연 층(114a)의 하부면과 인접하거나, 상기 버퍼 수평 패턴(151a)의 상부면과 인접할 수 있다.
예시적인 예에서, 상기 폭 변동 부분(124v)은 상기 폭 변동 부분(124v)은 상기 중간 층간 절연 층(114a)의 하부면과 실질적으로 동일한 레벨일 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않고, 도 16과 같이 변형될 수 있다. 도 16은 도 15 에서의 상기 중간 층간 절연 층(114a) 및 상기 수직 채널 구조물(124c)의 변형 예를 나타내는 단면도이다.
변형 예에서, 도 16을 참조하면, 상기 층간 절연 층들(114) 중에서, 상기 중간 층간 절연 층(114a)은 제1 영역(113a) 및 상기 제1 영역(113a) 상의 제2 영역(113b)을 포함하는 중간 층간 절연 층(114b)으로 변형될 수 있고, 상기 수직 채널 구조물(124c)의 상기 폭 변동 부분(124v)은 상기 버퍼 수평 패턴(151a)의 상부면 보다 높은 레벨에 위치할 수 있다. 예를 들어, 상기 수직 채널 구조물(124c)의 상기 폭 변동 부분(124v)은 상기 제1 영역(113a)과 상기 제2 영역(113b) 사이의 경계와 인접할 수 있다.
다시, 도 12 내지 도 15를 참조하면, 상기 수직 채널 구조물(124c)은 상술한 바와 같이, 상기 제1 수직 영역(124L), 상기 제1 수직 영역(124L) 상의 제2 수직 영역(124U), 및 상기 제1 및 제2 수직 영역들(124L, 124U) 사이에서 폭이 변화하는 상기 폭 변동 부분(124v)를 포함할 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않고, 도 17과 같이 변형될 수 있다. 도 16은 도 15 에서의 상기 수직 채널 구조물(124c)의 변형 예를 나타내는 단면도이다.
변형 예에서, 도 17을 참조하면, 수직 채널 구조물(124c)은 제1 수직 영역(124L), 제1 수직 영역(124L) 상의 제2 수직 영역(124U), 및 상기 제1 및 제2 수직 영역들(124L, 124U) 사이의 제3 수직 영역(124M)을 포함할 수 있다.
실시 예들에서, 상기 제1 수직 영역(124L)은 '하부 수직 영역'으로 지칭될 수 있고, 상기 제2 수직 영역(124U)은 '상부 수직 영역'으로 지칭될 수 있고, 상기 제3 수직 영역(124M)은 '중간 수직 영역'으로 지칭될 수 있다. 이하에서, 상기 제1 수직 영역(124L)은 '하부 수직 영역'으로 설명하고, 상기 제2 수직 영역(124U)은 '상부 수직 영역'으로 설명하고, 상기 제3 수직 영역(124M)은 '중간 수직 영역'으로 설명하기로 한다.
상기 수직 채널 구조물(124c)은 상기 중간 수직 영역(124M)과 상기 상부 수직 영역(124U) 사이에서 폭이 변화하는 제1 폭 변동 부분(124v1), 및 상기 중간 수직 영역(124M)과 상기 상부 수직 영역(124U) 사이에서 폭이 변화하는 제2 폭 변동 부분(124v2)을 포함할 수 있다.
상기 하부 수직 영역(124L), 상기 중간 수직 영역(124M) 및 상기 상부 수직 영역(124U)은 상기 하부 구조물(103)에서 멀어지는 방향으로 갈수록 폭이 증가하는 경향을 갖는 구조일 수 있다.
상기 중간 수직 영역(124M)의 하부 영역은 상기 하부 수직 영역(124L)의 상부 영역 보다 큰 폭을 가질 수 있다. 상기 중간 수직 영역(124M)의 상부 영역은 상기 상부 수직 영역(124U)의 하부 영역 보다 큰 폭을 가질 수 있다.
상기 제1 폭 변동 부분(124v1)은 상대적으로 작은 폭을 갖는 상기 상부 수직 영역(124U)의 하부 영역에서 상대적으로 큰 폭을 갖는 상기 중간 수직 영역(124M)의 상부 영역으로 폭이 변화하는 부분일 수 있다. 상기 제2 폭 변동 부분(124v2)은 상대적으로 큰 폭을 갖는 상기 중간 수직 영역(124M)의 하부 영역에서 상대적으로 작은 폭을 갖는 상기 하부 수직 영역(124L)의 상부 영역으로 폭이 변화하는 부분일 수 있다.
상기 제1 및 제2 폭 변동 부분들(124v1, 124v2) 및 상기 중간 수직 영역(124M)은 상기 제1 중간 게이트 수평 패턴들(158M1)과 상기 제2 중간 게이트 수평 패턴들(158M2) 사이에 위치할 수 있다.
다시, 도 12 내지 도 15를 참조하면, 상기 보호 패턴들(116)은 상기 메모리 어레이 영역(MA) 내에서, 상기 주 분리 구조물들(162m) 및 상기 제1 보조 분리 구조물들(162s1)의 측면들 상에 배치될 수 있으며, 상기 제2 보조 분리 구조물들(162s2)과 이격될 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않고 도 18과 같이 변형될 수 있다. 도 18은 상기 보호 패턴들(116)의 변형 예를 설명하기 위하여 도 12의 평면에 대응하는 평면을 나타내는 평면도이다.
변형 예에서, 도 18을 참조하면, 보호 패턴들(216)은 상기 메모리 어레이 영역(MA) 내에서 상기 주 분리 구조물들(162m) 및 상기 제1 보조 분리 구조물들(162s1)의 측면들 상에 배치되며 상기 제2 보조 분리 구조물들(162s2) 중 일부의 제2 보조 분리 구조물들(162s1)의 측면들을 덮도록 상기 메모리 어레이 영역(MA)으로부터 상기 연장 영역(EA)의 일부 영역 내로 연장될 수 있다.
상기 보호 패턴들(216)은 상기 메모리 어레이 영역(MA) 내에서 상기 주 분리 구조물들(162m)의 측면들 상에 배치되며 상기 메모리 어레이 영역(MA)으로부터 상기 연장 영역(EA)의 일부 영역 내로 연장되는 제1 보호 패턴들(216a) 및 상기 메모리 어레이 영역(MA) 내에서 상기 제1 보조 분리 구조물들(162s1)의 측면들 상에 배치되며 상기 메모리 어레이 영역(MA)으로부터 상기 연장 영역(EA)의 일부 영역 내로 연장되어 상기 제1 보조 분리 구조물들(162s1)과 마주보는 끝 부분들을 갖는 제2 보조 분리 구조물들(196s2)의 측면들을 덮는 제2 보호 패턴들(216b)을 포함할 수 있다.
상기 보호 패턴들(216)은 상술한 상기 제1 및 제2 보호 패턴들(216a, 216b)을 포함할 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않고, 도 19와 같이 제3 보호 패턴(216c)을 더 포함할 수 있다. 이와 같은 변형될 수 있는 보호 패턴들(216)을 포함하는 3차원 반도체 소자의 예시적인 예에 대하여 도 19 내지 도 21c를 참조하여 설명하기로 한다. 도 19는 도 18에서 설명한 상기 보호 패턴들(216)의 변형 예를 설명하기 위하여 도 18의 평면에 대응하는 평면을 나타내는 평면도이고, 도 20은 도 19의 'D'로 표시된 영역을 나타낸 평면도이고, 도 21a는 도 20의 Ib-Ib'선을 따라 취해진 영역을 나타낸 단면도이고, 도 21b는 도 20의 IIb-Ib'선을 따라 취해진 영역을 나타낸 단면도이고, 도 2c는 도 20의 IIIb-IIIb'선을 따라 취해진 영역을 나타낸 단면도이다. 이하에서, 도 19 내지 도 21c를 참조하여 설명하는 3차원 반도체 소자는 도 2 내지 도 7b를 참조하여 설명한 3차원 반도체 소자 보다 일부 구성요소를 더 포함할 수 있고, 도 12 내지 도 15를 참조하여 설명한 3차원 반도체 소자를 구성하는 구성요소가 일부 변형될 수 있다. 따라서, 이하에서 도 12 내지 도 15를 참조하여 설명한 구성요소들 중 동일한 구성요소들은 별도의 설명 없이 그대로 인용하고, 변형되는 구성요소들은 변형되는 부분만을 설명하기로 한다.
도 19 내지 도 21c를 참조하면, 보호 패턴들(216)은 상술한 제1 및 제2 보호 패턴들(216a, 216b)과 함께, 상기 제2 보호 패턴들(216b)와 이격되는 나머지 제2 보조 분리 구조물들(162s2)의 측면들 상에 배치되는 제3 보호 패턴들(216c)을 더 포함할 수 있다. 앞에서 상술한 바와 같이, 상기 제1 및 제2 보호 패턴들(216a, 216b)은 상기 메모리 어레이 영역(MA)으로부터 상기 연장 영역(EA)의 일부 영역까지 연장될 수 있다. 상기 제3 보호 패턴들(2169c)은 상기 연장 영역(EA)의 일부 영역 내에 배치될 수 있으며, 상기 메모리 어레이 영역(MA)과 이격될 수 있다.
예시적인 예에서, 앞에서 상술한 상기 제1 수직 지지 구조물들(145)이 상기 분리 구조물들(162)과 접촉하는 경우에, 상기 제1 수직 지지 구조물들(145)은 상기 보호 패턴들(216)을 관통할 수 있다.
예시적인 예에서, 상기 연장 영역(EA) 내에서, 상기 보호 패턴들(216)은 상기 제1 수직 지지 구조물들(145)에 의해 절단되어 도 20에서와 같이, 상기 제1 수평 방향(X)으로 서로 이격되면서 배열될 수 있다.
예시적인 예에서, 도 9d 및 도 9e에서와 같이 상기 분리 구조물들(162)과 이격되는 상기 제1 수직 지지 구조물들(도 9d의 145d, 도 9e의 145e)이 배치되는 경우에, 상기 보호 패턴들(216)은 도 19에 도시된 바와 같이, 상기 제1 수평 방향(X)으로 끊김 없이 연장되는 모양일 수 있다.
앞에서 도 12 내지 도 16을 참조하여 설명한 상기 버퍼 수평 패턴(도 14a의 151a)은 상기 버퍼 수평 패턴(도 14a의 151a)과 동일한 레벨에 위치하는 상기 더미 수평 패턴(도 14a의 158d)이 위치한 영역까지 연장되는 버퍼 수평 패턴(151b)으로 변형될 수 있다. 따라서, 상기 버퍼 수평 패턴(151b)은 도 21c에서와 같이 패드 영역(P)을 가질 수 있다. 이와 같은 상기 버퍼 수평 패턴(151b)의 패드 영역(P)은 더미 패드일 수 있다. 예시적인 예에서, 앞에서 상술한 상기 제1 콘택 플러그들(178)은 상기 버퍼 수평 패턴들(151b)의 패드 영역들(P)을 관통하며 상기 버퍼 수평 패턴(151b) 하부에 위치하는 게이트 수평 패턴들(158M1, 158M2)과 접촉할 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않고, 도 22에서와 같이 변형될 수 있다. 도 22는 도 21c에 대응할 수 있는 단면을 나타낼 수 있으며, 변형될 수 있는 제1 콘택 플러그들(178)를 나타낼 수 있다.
변형 예에서, 도 22를 참조하면, 제1 콘택 플러그들(178)은 상기 버퍼 수평 패턴들(151b)의 패드 영역들(P)을 관통하지 않고 상기 버퍼 수평 패턴들(151b)의 패드 영역들(P)과 접촉할 수도 있다.
앞에서, 도 2 내지 도 16을 참조하여 상술한 바와 같이, 상기 수직 채널 구조물(124c) 및 상기 제2 수직 지지 구조물(124d)은 서로 동일한 단면 구조 또는 단면 모양을 가질 수 있다.
몇몇 실시예들에서, 상기 수직 채널 구조물(124c) 및 상기 제2 수직 지지 구조물(124d)은 상기 제1 수직 지지 구조물(145)과 다른 단면 구조 또는 단면 모양을 가질 수 있다.
몇몇 실시예들에서, 상기 수직 채널 구조물(124c) 및 상기 제2 수직 지지 구조물(124d)은 상기 제1 수직 지지 구조물(145)을 구성하는 물질 층 보다 복수의 물질 층들을 더 포함할 수 있다. 예를 들어, 상기 제1 수직 지지 구조물(145)은 실리콘 산화물 층으로 구성될 수 있고, 상기 수직 채널 구조물(124c)은 상기 제1 수직 지지 구조물(145) 보다 상기 게이트 유전체 구조물(128), 상기 채널 반도체 층(130) 및 상기 패드 패턴(134)을 구성하는 물질 층들을 더 포함할 수 있다.
몇몇 실시예들에서, 상기 층간 절연 층들(114)은 상기 수직 채널 구조물(124c)의 상기 폭 변동 부분(124v)과 인접하는 중간 층간 절연 층(114a)를 포함할 수 있고, 상기 중간 층간 절연 층(114a)은 상기 층간 절연 층들(114) 중에서 상기 중간 층간 절연 층(114a)과 상기 수직 방향(Z)으로 인접하는 층간 절연 층과 동일한 두께를 가질 수 있다.
몇몇 실시예들에서, 상기 제1 수직 지지 구조물(145)의 상부면은 상기 수직 채널 구조물(124c)의 상부면과 다른 높이에 위치할 수 있다. 예를 들어, 상기 제1 수직 지지 구조물(145)의 상부면과 상기 하부 구조물(103)의 상부면 사이의 거리는 상기 수직 채널 구조물(124c)의 상부면과 상기 하부 구조물(103)의 상부면 사이의 거리보다 클 수 있다.
다음으로, 도 23a 내지 도 28b를 참조하여 앞에서 설명한 3차원 반도체 소자의 형성 방법의 예시적인 예를 설명하기로 한다. 도 23a 내지 도 28b에서, 도 23a, 도 24a, 도 25a, 도 26a, 도 27a 및 도 28a는 도 20의 Ib-Ib'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 23b, 도 24b, 도 25b, 도 26b, 도 27b, 및 도 28b는 도 20의 IIIb-IIIb'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 20, 도 23a 및 도 23b를 참조하면, 하부 구조물(103) 상에 최하위 절연 층(106), 최하위 몰드 층(108) 및 하부 절연 층(110)을 차례로 형성할 수 있다. 상기 하부 절연 층(110) 상에 교대로 적층되는 몰드 층들(112) 및 층간 절연 층들(114)을 형성할 수 있다. 상기 최하위 몰드 층(108) 및 상기 몰드 층들(112)은 서로 동일한 제1 물질로 형성될 수 있고, 상기 최하위 절연 층(106), 상기 하부 절연 층(110) 및 상기 층간 절연 층들(114)은 서로 동일한 제2 물질로 형성될 수 있다. 상기 제2 물질은 상기 제1 물질과 식각 선택성을 가질 수 있다. 예를 들어, 상기 제2 물질은 실리콘 질화물일 수 있고, 상기 제1 물질은 실리콘 산화물 일 수 있다.
상기 몰드 층들(112) 중 최상위 몰드층 또는 최상위 몰드 층과 차상위 몰드 층을 관통하는 보호 패턴들(116)을 형성할 수 있다. 상기 보호 패턴들(116)은 상기 몰드 층들(112)과 식각 선택성을 갖는 물질, 예를 들어 실리콘 산화물로 형성될 수 있다.
상기 하부 구조물(103) 상에 수직 방향으로 연장되어 상기 최하위 절연 층(106), 상기 하부 절연 층(110) 및 상기 층간 절연 층들(114), 상기 최하위 몰드 층(108) 및 상기 몰드 층들(112)을 관통하는 희생 수직 구조물들(118)을 형성할 수 있다. 상기 희생 수직 구조물들(118)은 상기 몰드 층들(112) 및 상기 층간 절연 층들(114)과 식각 선택성을 갖는 물질로 형성될 수 있으며, 특정 물질에 제한되지 않는다.
상기 희생 수직 구조물들(118)의 각각은 상기 하부 구조물(103)으로부터 멀어지는 수직 방향으로 갈수록 폭이 증가하도록 형성할 수 있다.
예시적인 예에서, 상기 보호 패턴들(116)을 형성한 후에, 상기 희생 수직 구조물들(118)을 형성할 수 있다. 이와는 달리, 상기 희생 수직 구조물들(118)을 형성한 후에, 상기 보호 패턴들(116)을 형성할 수도 있다.
도 20, 도 24a 및 도 24b를 참조하면, 상기 보호 패턴들(116) 및 상기 희생 수직 구조물들(118)까지 형성된 하부 구조물(103) 상에 상기 층간 절연 층들(114) 및 상기 몰드 층들(112)을 반복적으로 적층하여 형성할 수 있다. 상기 몰드 층들(112) 중 최상위 몰드 층 상에 상부 절연 층(120)을 형성할 수 있다. 상기 상부 절연 층(120)은 각각의 상기 층간 절연 층들(114) 보다 두껍게 형성될 수 있다.
도 20, 도 25a 및 도 25b를 참조하면, 상기 희생 수직 구조물들(도 24a의 118) 상부에 위치하는 상기 층간 절연 층들(114), 상기 몰드 층들(112) 및 상기 상부 절연 층(120)을 패터닝하여, 상기 희생 수직 구조물들(도 24a의 118)을 노출시키는 홀들을 형성할 수 있다. 상기 홀들의 각각은 상부에서 하부로 갈수록 폭이 좁아지도록 형성할 수 있다. 상기 희생 수직 구조물들(도 24a의 118)의 각각은 상기 홀들에 의해 상부면의 일부가 노출될 수 있다. 이어서, 상기 노출된 상기 희생 수직 구조물들(도 24a의 118)을 제거하여 홀들을 상기 하부 구조물(103)까지 연장시킬 수 있다. 이어서, 상기 홀들 내에 도 2 내지 도 8a에서 설명한 것과 동일한 수직 채널 구조물들(124c)을 형성할 수 있다. 도 2 내지 도 8a에서 설명한 상기 제2 수직 지지 구조물들(도 7b의 124d)은 상기 수직 채널 구조물들(124c)과 동시에 형성될 수 있다. 도 2 내지 도 8a에서 설명한 것과 동일한 구조의 수직 채널 구조물들(124c)이 형성될 수 있다. 즉, 상기 수직 채널 구조물들(124c)은 앞에서 상술한 바와 같은 상기 폭 변동 부분(도 8a의 124v)을 가질 수 있다.
상기 수직 채널 구조물들(124c)를 형성하는 것은 상기 홀들의 하부 영역 내에 반도체 패턴들(126)을 형성하고, 상기 반도체 패턴(126) 상에 상기 홀들의 측벽들 상에 게이트 유전체 구조물들(128)을 형성하고, 상기 홀들의 내벽들을 덮는 채널 반도체 층들(130)을 형성하고, 상기 홀들을 부분적으로 채우는 수직 코어 패턴들(132)을 형성하고, 상기 홀들의 나머지 부분을 채우는 패드 패턴들(134)을 형성하는 것을 포함할 수 있다.
상기 하부 구조물(103) 상의 최하위 몰드 층(108) 및 상기 몰드 층들(112)을 패터닝하는 사진 및 식각 공정을 복수회 진행하여, 도 2 내지 도 8a에서 설명한 것과 같은 패드 영역들(P)이 배열되는 계단 모양에 대응하는 계단 모양을 형성할 수 있다. 이와 같은 계단 모양을 형성한 후에, 계단 모양이 형성된 영역을 덮는 제1 캐핑 절연 층(139)을 형성할 수 있다.
상기 상부 절연 층(120) 및 상기 제1 캐핑 절연 층(139)을 덮는 제2 캐핑 절연 층(142)을 형성할 수 있다. 상기 제1 및 제2 캐핑 절연 층들(139, 142)을 관통하며, 상기 최하위 절연 층(106), 상기 하부 절연 층(110), 및 상기 층간 절연 층들(114), 상기 최하위 몰드 층(108) 및 상기 몰드 층들(112)을 관통하는 제1 수직 지지 구조물들(145)을 형성할 수 있다.
상기 제1 수직 지지 구조물들(145)을 형성하는 것은 상기 최하위 절연 층(106), 상기 하부 절연 층(110), 및 상기 층간 절연 층들(114), 상기 최하위 몰드 층(108) 및 상기 몰드 층들(112)을 관통하는 홀들을 형성한 후에, 상기 홀들을 절연성 물질, 예를 들어 실리콘 산화물로 채우는 것을 포함할 수 있다.
상기 제1 수직 지지 구조물(145)은 상술한 폭 변동 부분(124v)를 포함하는 상기 수직 채널 구조물(124C)을 형성한 후에, 형성되기 때문에, 상기 하부 구조물(103) 상의 최하위 몰드 층(108) 및 상기 몰드 층들(112)을 패터닝하는 사진 및 식각 공정을 복수회 진행하여, 도 2 내지 도 8a에서 설명한 것과 같은 패드 영역들(P)이 배열되는 계단 모양에 대응하는 계단 모양을 안정적으로 불량 없이 형성할 수 있다. 따라서, 불량 없이 신뢰성 있는 도 2 내지 도 8a에서 설명한 것과 같은 패드 영역들(P)을 형성할 수 있다.
실시예들에 따르면, 상기 층간 절연 층들(114)은 모두 동일한 두께로 형성될 수 있다. 상기 층간 절연 층들(114)을 동일한 두께로 형성할 수 있기 때문에, 상기 하부 구조물(103) 상의 최하위 몰드 층(108) 및 상기 몰드 층들(112)을 패터닝하여, 도 2 내지 도 8a에서 설명한 것과 같은 패드 영역들(P)이 배열되는 계단 모양에 대응하는 계단 모양을 안정적으로 불량 없이 형성할 수 있다.
도 20, 도 26a 및 도 26b를 참조하면, 상기 제2 캐핑 절연 층(142) 상에 제3 캐핑 절연 층(148)을 형성할 수 있다. 도 2 내지 도 8a에서 설명한 분리 구조물들(162)에 대응하는 위치에 분리 트렌치들(150)을 형성할 수 있다. 상기 보호 패턴들(116)은 상기 분리 트렌치들(150)에 의해 관통될 수 있으며, 상기 보호 패턴들(116) 사이에 위치하는 몰드 층들은 상기 분리 트렌치들(150)에 의해 노출되지 않으며, 버퍼 수평 패턴(151b)으로 정의될 수 있고, 나머지 몰드 층들(112) 및 상기 최하위 몰드 층(108)은 상기 분리 트렌치들(150)에 의해 노출될 수 있다.
도 20, 도 27a 및 도 27b를 참조하면, 상기 분리 트렌치들(150)에 의해 노출되는 상기 몰드 층들(112) 및 상기 최하위 몰드 층(108)을 제거하여 빈 공간들(152)을 형성할 수 있다. 상기 제1 수직 지지 구조물들(145), 상기 수직 채널 구조물들(124c) 및 상기 제2 수직 지지 구조물들(도 7b의 124d)은 상기 층간 절연 층들(114)이 무너지거나 휘어지는 것을 방지할 수 있다.
도 20, 도 28a 및 도 28b를 참조하면, 상기 빈 공간들(도 27a 및 도 27b의 152) 내에 추가 유 전체 층(155) 및 게이트 수평 패턴들(158L, 158M1, 158M2, 158U)을 차례로 형성할 수 있다. 상기 게이트 수평 패턴들(158L, 158M1, 158M2, 158U)은 금속 질화물(e.g., TiN 등) 및/또는 금속(e.g., W 등)과 같은 도전성 물질로 형성될 수 있다. 상기 분리 트렌치들(150) 내에 분리 구조물들(162)을 형성할 수 있다. 상기 분리 구조물들(162)을 형성하는 것은 상기 분리 트렌치들(150)의 측면 상에 제1 분리 층(165)을 형성하고, 상기 분리 트렌치들(150)을 채우는 제2 분리 층(168)을 형성하는 것을 포함할 수 있다.
다시, 도 20 내지 도 21c를 참조하면, 상기 제2 캐핑 절연 층(148) 상에 제3 캐핑 절연 층(172)을 형성할 수 있다. 이어서 플러그 형성 공정을 진행할 수 있다. 예를 들어, 상기 제2 내지 제4 캐핑 절연 층들(142, 148, 172)을 차례로 관통하며 상기 수직 채널 구조물들(124c)의 상부와 접촉하는 제1 콘택 플러그들(175)을 형성할 수 있다. 연장 영역(EA) 내에서 상기 제1 내지 제4 캐핑 절연 층들(139, 142, 148, 172)을 차례로 관통하며 상기 게이트 수평 패턴들(158L, 158M1, 158M2, 158U)과 접촉하는 제1 콘택 플러그들(178)을 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
103 : 하부 구조물 106 : 최하위 절연 층
110 : 하부 절연 층 114 : 층간 절연 층들
120 : 상부 절연 층 116 : 보호 패턴들
123 : 분리 절연 패턴 124c : 수직 채널 구조물들
124d : 제2 수직 지지 구조물 139 : 제1 캐핑 절연 층
142 : 제2 캐핑 절연 층 145 : 제1 수직 지지 구조물
148 : 제3 캐핑 절연 층 151a, 151b : 버퍼 수평 패턴
155 : 추가 유전체 층 158L : 하부 게이트 수평 패턴
158M1, 158M2 : 중간 게이트 수평 패턴들
158U : 상부 게이트 수평 패턴 160 : 적층 구조물
162 : 분리 구조물들 162m : 주 분리 구조물
162s1 : 제1 보조 분리 구조물 162s2 : 제2 보조 분리 구조물
172 : 제4 캐핑 절연 층 175 : 제1 콘택 플러그들
178 : 제2 콘택 플러그들

Claims (10)

  1. 하부 구조물 상의 적층 구조물;
    상기 적층 구조물을 관통하는 수직 채널 구조물; 및
    상기 적층 구조물을 관통하며 상기 수직 채널 구조물과 이격되는 제1 수직 지지 구조물을 포함하되,
    상기 적층 구조물은 수직 방향으로 교대로 적층되는 층간 절연 층들 및 게이트 수평 패턴들을 포함하고,
    상기 수직 방향은 상기 하부 구조물의 상부면과 수직한 방향이고,
    상기 수직 채널 구조물은 상기 제1 수직 지지 구조물과 다른 단면 모양을 가지며 상기 제1 수직 지지 구조물 보다 채널 반도체 층을 더 포함하고,
    상기 수직 채널 구조물은 제1 수직 영역 및 제2 수직 영역, 상기 제1 수직 영역과 상기 제2 수직 영역 사이의 폭 변동 부분을 포함하고,
    상기 층간 절연 층들은 상기 폭 변동 부분과 인접하는 중간 층간 절연 층을 포함하고,
    상기 중간 층간 절연 층은 상기 층간 절연 층들 중에서 상기 중간 층간 절연 층과 상기 수직 방향으로 인접하는 층간 절연 층과 동일한 두께를 갖는 3차원 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 수직 영역은 하부 영역 및 상기 하부 영역 상의 상부 영역을 포함하고,
    상기 제2 수직 영역은 하부 영역 및 상기 하부 영역 상의 상부 영역을 포함하고,
    상기 제1 수직 영역의 상부 영역은 상기 제1 수직 영역의 하부 영역 보다 큰 폭을 갖고,
    상기 제2 수직 영역의 상부 영역은 상기 제2 수직 영역의 하부 영역 보다 큰 폭을 갖는 3차원 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제2 수직 영역과 인접하는 상기 제1 수직 영역의 상부 영역은 제1 폭을 갖고,
    상기 제1 수직 영역과 인접하는 상기 제2 수직 영역의 하부 영역은 상기 제1 폭 보다 작은 제2 폭을 갖고,
    상기 폭 변동 부분은 상기 제1 수직 영역의 상부 영역과 상기 제2 수직 영역의 하부 영역 사이에서 상기 제1 폭에서 상기 제2 폭으로 변화하는 부분인 3차원 반도체 소자.
  4. 제 1 항에 있어서,
    분리 구조물들;
    보호 패턴들; 및
    버퍼 수평 패턴을 더 포함하되,
    상기 게이트 수평 패턴들은 상기 분리 구조물들 사이에 배치되고,
    상기 게이트 수평 패턴들은 제1 게이트 수평 패턴들 및 상기 제1 게이트 수평 패턴들 상의 제2 게이트 수평 패턴들을 포함하고,
    상기 버퍼 수평 패턴은 상기 제1 게이트 수평 패턴들과 상기 제2 게이트 수평 패턴들 사이에 배치되며, 상기 게이트 수평 패턴들과 다른 물질로 형성되고,
    상기 보호 패턴들은 상기 분리 구조물들과 상기 버퍼 수평 패턴 사이에 배치되며, 상기 버퍼 수평 패턴과 다른 물질로 형성되는 3차원 반도체 소자.
  5. 하부 구조물 상에 배치되고, 게이트 수평 패턴들을 포함하는 적층 구조물;
    상기 적층 구조물을 관통하는 수직 채널 구조물; 및
    상기 적층 구조물을 관통하며 상기 수직 채널 구조물과 이격되는 제1 수직 지지 구조물을 포함하되,
    상기 게이트 수평 패턴들은 상기 하부 구조물 상의 제1 영역 내에서 수직 방향으로 이격되면서 적층되고 상기 제1 영역으로부터 제1 수평 방향으로 연장되어 상기 제1 영역과 인접하는 상기 하부 구조물 상의 제2 영역에서 계단 모양으로 배열되는 패드 영역들을 갖고,
    상기 수직 방향은 상기 하부 구조물의 상부면과 수직한 방향이고,
    상기 제1 수평 방향은 상기 하부 구조물의 상부면과 평행한 방향이고,
    상기 게이트 수평 패턴들은 하부 게이트 수평 패턴, 상기 하부 게이트 수평 패턴 상의 상부 게이트 수평 패턴, 및 상기 하부 게이트 수평 패턴과 상기 상부 게이트 수평 패턴 사이의 중간 게이트 수평 패턴들을 포함하고,
    상기 적층 구조물은 상기 중간 게이트 수평 패턴들과 교대로 적층되는 층간 절연 층들을 포함하고,
    상기 층간 절연 층들은 서로 동일한 두께를 갖고,
    상기 수직 채널 구조물은 상기 제1 영역 내에 배치되고,
    상기 제1 수직 지지 구조물은 상기 제2 영역 내에 배치되고,
    상기 수직 채널 구조물은 제1 수직 영역 및 제2 수직 영역, 상기 제1 수직 영역과 상기 제2 수직 영역 사이의 폭 변동 부분을 포함하고,
    상기 제1 수직 지지 구조물은 상기 수직 채널 구조물과 다른 단면 구조를 갖는 3차원 반도체 소자.
  6. 제 5 항에 있어서,
    상기 제1 수직 지지 구조물의 상부면은 상기 수직 채널 구조물의 상부면과 다른 높이에 위치하는 3차원 반도체 소자.
  7. 제 5 항에 있어서,
    상기 제1 영역 내의 제2 수직 지지 구조물을 더 포함하되,
    상기 제1 영역은 메모리 어레이 영역이고,
    상기 제2 영역은 상기 메모리 어레이 영역과 인접하는 연장 영역이고,
    상기 제2 수직 지지 구조물은 상기 수직 채널 구조물의 상부면과 공면을 이루는 상부면을 갖는 3차원 반도체 소자.
  8. 제 5 항에 있어서,
    분리 구조물들;
    보호 패턴들; 및
    버퍼 수평 패턴을 더 포함하되,
    상기 게이트 수평 패턴들은 상기 분리 구조물들 사이에 배치되고,
    상기 중간 게이트 수평 패턴들은 제1 중간 게이트 수평 패턴들 및 상기 제1 중간 게이트 수평 패턴들 상의 제2 중간 게이트 수평 패턴들을 포함하고,
    상기 버퍼 수평 패턴은 상기 제1 중간 게이트 수평 패턴들과 상기 제2 중간 게이트 수평 패턴들 사이에 배치되며, 상기 게이트 수평 패턴들과 다른 물질로 형성되고,
    상기 보호 패턴들은 상기 분리 구조물들과 상기 버퍼 수평 패턴 사이에 배치되며, 상기 버퍼 수평 패턴과 다른 물질로 형성되는 3차원 반도체 소자.
  9. 하부 구조물 상의 수평 게이트 패턴들, 상기 수평 게이트 패턴들은 메모리 어레이 영역 내에서 수직 방향으로 이격되면서 적층되고, 상기 메모리 어레이 영역으로부터 연장 영역 내로 수평 방향으로 연장되어 상기 연장 영역 내에서 계단 모양으로 배열되는 패드 영역들을 갖고;
    상기 메모리 어레이 영역 내에 배치되며 상기 수평 게이트 패턴들을 관통하는 수직 채널 구조물들;
    상기 연장 영역 내에 배치되며 상기 패드 영역들을 관통하는 제1 수직 지지 구조물들; 및
    상기 메모리 어레이 영역 내에 배치되며 상기 수평 게이트 패턴들을 관통하는 제2 수직 지지 구조물들을 포함하되,
    상기 수직 채널 구조물들 및 상기 제2 수직 지지 구조물들은 상기 제2 수직 지지 구조물들을 구성하는 물질 층과 다른 복수의 물질 층들을 포함하는 3차원 반도체 소자.
  10. 제 9 항에 있어서,
    상기 수평 게이트 패턴들을 관통하는 분리 구조물들을 더 포함하되,
    상기 수평 게이트 패턴들 및 상기 제1 수직 지지 구조물들은 상기 분리 구조물들과 접촉하는 3차원 반도체 소자.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11282747B2 (en) * 2020-02-24 2022-03-22 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, and electronic systems
KR20240093796A (ko) * 2020-04-24 2024-06-24 양쯔 메모리 테크놀로지스 씨오., 엘티디. 드레인 선택 게이트 컷 구조체를 구비한 3차원 메모리 소자 및 그 형성 방법
WO2021237629A1 (en) * 2020-05-29 2021-12-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory device and forming method thereof
KR20210156460A (ko) * 2020-06-18 2021-12-27 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20220045628A (ko) * 2020-10-06 2022-04-13 에스케이하이닉스 주식회사 3차원 메모리 장치 및 그 제조방법
CN112466883A (zh) * 2020-11-24 2021-03-09 长江存储科技有限责任公司 三维nand存储器及其制备方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101738103B1 (ko) * 2010-09-10 2017-05-22 삼성전자주식회사 3차원 반도체 기억 소자
KR102081195B1 (ko) * 2013-08-28 2020-02-25 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR101487746B1 (ko) 2014-02-07 2015-02-04 한국과학기술원 3차원 구조의 비휘발성 메모리 소자를 초고층으로 확장하는 방법
KR20160000512A (ko) 2014-06-24 2016-01-05 삼성전자주식회사 메모리 장치
KR102239602B1 (ko) * 2014-08-12 2021-04-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160043263A (ko) 2014-10-13 2016-04-21 삼성전자주식회사 수직형 메모리 장치의 제조 방법
US9478561B2 (en) * 2015-01-30 2016-10-25 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
KR102378820B1 (ko) * 2015-08-07 2022-03-28 삼성전자주식회사 메모리 장치
KR102438753B1 (ko) 2015-10-01 2022-09-01 에스케이하이닉스 주식회사 반도체 장치
US9601577B1 (en) * 2015-10-08 2017-03-21 Samsung Electronics Co., Ltd. Three-dimensionally integrated circuit devices including oxidation suppression layers
US9570463B1 (en) * 2015-10-15 2017-02-14 Sandisk Technologies Llc Multilevel memory stack structure with joint electrode having a collar portion and methods for manufacturing the same
KR102424720B1 (ko) 2015-10-22 2022-07-25 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
US9799670B2 (en) * 2015-11-20 2017-10-24 Sandisk Technologies Llc Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof
US9935123B2 (en) * 2015-11-25 2018-04-03 Sandisk Technologies Llc Within array replacement openings for a three-dimensional memory device
KR102492979B1 (ko) * 2015-12-11 2023-01-31 삼성전자주식회사 수직형 메모리 장치
US10038006B2 (en) * 2015-12-22 2018-07-31 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
KR102530757B1 (ko) * 2016-01-18 2023-05-11 삼성전자주식회사 메모리 장치
US9768192B1 (en) 2016-03-16 2017-09-19 Sandisk Technologies Llc Three-dimensional memory device containing annular etch-stop spacer and method of making thereof
US9865612B2 (en) 2016-03-22 2018-01-09 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
KR20170134039A (ko) 2016-05-27 2017-12-06 삼성전자주식회사 수직형 메모리 장치
KR102619875B1 (ko) * 2016-07-08 2024-01-03 삼성전자주식회사 유전체 층을 포함하는 반도체 소자
KR20180014984A (ko) * 2016-08-02 2018-02-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10090318B2 (en) 2016-08-05 2018-10-02 Micron Technology, Inc. Vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure and method of forming a vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure
KR102634947B1 (ko) * 2016-08-18 2024-02-07 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102632478B1 (ko) * 2016-09-02 2024-02-05 에스케이하이닉스 주식회사 반도체 장치
US9881929B1 (en) 2016-10-27 2018-01-30 Sandisk Technologies Llc Multi-tier memory stack structure containing non-overlapping support pillar structures and method of making thereof
US9978766B1 (en) * 2016-11-09 2018-05-22 Sandisk Technologies Llc Three-dimensional memory device with electrically isolated support pillar structures and method of making thereof
US10319739B2 (en) * 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
CN106920794B (zh) * 2017-03-08 2018-11-30 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
US10115632B1 (en) * 2017-04-17 2018-10-30 Sandisk Technologies Llc Three-dimensional memory device having conductive support structures and method of making thereof

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Publication number Publication date
US11476265B2 (en) 2022-10-18
US20200058667A1 (en) 2020-02-20
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CN110838495A (zh) 2020-02-25
US11398491B2 (en) 2022-07-26

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