CN110838495A - 三维半导体器件 - Google Patents

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Abstract

一种三维半导体器件包括：堆叠结构，位于下部结构上；竖直沟道结构，穿过所述堆叠结构；以及第一竖直支撑结构，穿过所述堆叠结构并与所述竖直沟道结构间隔开。所述堆叠结构包括在垂直于所述下部结构的上表面的竖直方向上交替堆叠的层间绝缘层和栅极水平图案。所述竖直沟道结构和所述第一竖直支撑结构具有不同的截面形状。所述竖直沟道结构还包括沟道半导体层。所述竖直沟道结构包括第一竖直区域、第二竖直区域以及位于所述第一竖直区域与所述第二竖直区域之间的宽度变化部分。所述层间绝缘层包括与所述宽度变化部分相邻的中间层间绝缘层。所述中间层间绝缘层与在所述竖直方向上与其相邻的层间绝缘层具有相同的厚度。

Description

三维半导体器件
相关申请的交叉引用
本申请要求于2018年8月17日在韩国知识产权局提交的韩国专利申请No.10-2018-0095906的优先权的利益，该韩国专利申请的公开内容通过引用整体并入本文。
技术领域
本公开涉及半导体器件，具体地，涉及包括在竖直方向上堆叠的栅极水平图案的三维半导体器件。
背景技术
为了提高产品的价格竞争力，对提高半导体器件的集成度的需求日益增加。为了提高半导体器件的集成度，已经开发了三维半导体器件，在三维半导体器件中，栅极在垂直于衬底的方向上堆叠。然而，随着堆叠的栅极的数量增加，出现了问题。
发明内容
本发明构思的一个方面将提供具有提高的集成度的三维半导体器件。
根据示例性实施例，本公开涉及一种三维半导体器件，其包括：堆叠结构，所述堆叠结构位于下部结构上，并且包括在竖直方向上交替堆叠的层间绝缘层和栅极水平图案，所述竖直方向垂直于所述下部结构的上表面；竖直沟道结构，所述竖直沟道结构在所述竖直方向上穿过所述堆叠结构并包括沟道半导体层；以及第一竖直支撑结构，所述第一竖直支撑结构在所述竖直方向上穿过所述堆叠结构，并在水平方向上与所述竖直沟道结构间隔开，所述水平方向平行于所述下部结构的所述上表面，其中，所述竖直沟道结构的截面形状不同于所述第一竖直支撑结构的截面形状，其中，所述竖直沟道结构包括第一竖直区域、第二竖直区域以及位于所述第一竖直区域与所述第二竖直区域之间的宽度变化部分，其中，所述层间绝缘层包括与所述宽度变化部分相邻的中间层间绝缘层，并且其中，所述中间层间绝缘层和所述层间绝缘层中的在所述竖直方向上与所述中间层间绝缘层相邻的层间绝缘层具有相同的厚度。
根据示例性实施例，本公开涉及一种三维半导体器件，其包括：堆叠结构，所述堆叠结构设置在下部结构上并包括栅极水平图案；竖直沟道结构，所述竖直沟道结构在竖直方向上穿过所述堆叠结构，所述竖直方向垂直于所述下部结构的上表面；以及第一竖直支撑结构，所述第一竖直支撑结构穿过所述堆叠结构并与所述竖直沟道结构间隔开，其中，所述栅极水平图案在第一区域中在所述竖直方向上堆叠在所述下部结构上，并且在水平方向上从所述第一区域延伸，所述水平方向平行于所述下部结构的所述上表面，其中，所述栅极水平图案包括在与所述第一区域相邻的第二区域中以阶梯形状布置的焊盘区域，其中，所述栅极水平图案包括下栅极水平图案、位于所述下栅极水平图案上的上栅极水平图案以及位于所述下栅极水平图案和所述上栅极水平图案之间的中间栅极水平图案，其中，所述堆叠结构还包括交替堆叠的层间绝缘层，所述层间绝缘层之间插入有所述中间栅极水平图案，每个所述层间绝缘层具有第一厚度，其中，所述竖直沟道结构设置在所述第一区域中，并且所述第一竖直支撑结构设置在所述第二区域中，其中，所述竖直沟道结构包括第一竖直区域、第二竖直区域以及位于所述第一竖直区域和所述第二竖直区域之间的宽度变化部分，并且其中，所述第一竖直支撑结构的截面结构不同于所述竖直沟道结构的截面结构。
根据示例性实施例，本公开涉及一种三维半导体器件，其包括：栅极水平图案，所述栅极水平图案位于下部结构上，所述栅极水平图案在存储器阵列区域中沿竖直方向堆叠，并且在水平方向上从所述存储阵列区域纵长地延伸到延伸区域中，其中，所述栅极水平图案具有在所述延伸区域中以阶梯形状布置的焊盘区域；竖直沟道结构，所述竖直沟道结构设置在所述存储阵列区域中并在所述竖直方向上穿过所述栅极水平图案；第一竖直支撑结构，所述第一竖直支撑结构设置在所述延伸区域中并穿过所述焊盘区域；以及第二竖直支撑结构，所述第二竖直支撑结构设置在所述存储阵列区域中并穿过所述栅极水平图案，其中，所述竖直沟道结构和所述第二竖直支撑结构均包括与所述第一竖直支撑结构的材料层不同的多个材料层。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本公开的上述及其他方面、特征和优点，在附图中：
图1A是根据示例性实施例的半导体器件的示意性框图；
图1B是概念性地示出了根据示例性实施例的半导体器件的存储阵列区域的电路图；
图2至图8A是示出了根据示例性实施例的三维半导体器件的示例实施例的视图；
图8B是示意性示出了根据示例性实施例的三维半导体器件的修改实施例的截面图；
图8C是示意性示出了根据示例性实施例的三维半导体器件的修改实施例的截面图；
图9A是示意性示出了根据示例性实施例的三维半导体器件的修改实施例的俯视图；
图9B是示意性示出了根据示例性实施例的三维半导体器件的修改实施例的俯视图；
图9C是示意性示出了根据示例性实施例的三维半导体器件的修改实施例的俯视图；
图9D是示意性示出了根据示例性实施例的三维半导体器件的修改实施例的俯视图；
图9E是示意性示出了根据示例性实施例的三维半导体器件的修改实施例的俯视图；
图9F是示意性示出了根据示例性实施例的三维半导体器件的修改实施例的俯视图；
图9G是示意性示出了根据示例性实施例的三维半导体器件的修改实施例的俯视图；
图10是示意性示出了根据示例性实施例的三维半导体器件的修改实施例的截面图；
图11是示意性示出了根据示例性实施例的三维半导体器件的修改实施例的截面图；
图12至图15是示出了根据示例性实施例的三维半导体器件的修改实施例的视图；
图16是示意性示出了根据示例性实施例的三维半导体器件的修改实施例的截面图；
图17是示意性示出了根据示例性实施例的三维半导体器件的修改实施例的截面图；
图18是示意性示出了根据示例性实施例的三维半导体器件的修改实施例的俯视图；
图19至图21C是示出了根据示例性实施例的三维半导体器件的修改实施例的视图；
图22是示出了根据示例性实施例的三维半导体器件的修改实施例的截面图；以及
图23A至图28B是示出了根据示例性实施例的形成三维半导体器件的方法的示例实施例的截面图。
具体实施方式
在下文中，将参照附图描述示例实施例。
图1A是根据示例性实施例的半导体器件的示意性框图。
参照图1A，根据实施例的半导体器件1可以包括存储阵列区域MA、行译码器3、页缓冲器4、列译码器5和控制电路6。存储阵列区域MA可以包括存储块BLK。在一些实施例中，半导体器件1可以是在由晶片等得到的小片上形成的半导体芯片，或者由一个或更多个半导体芯片、封装衬底和模制层形成的封装件，并且半导体芯片可以是存储器芯片或存储器封装件。
存储阵列区域MA可以包括以多个行和列布置的存储单元。例如，存储阵列区域MA的每个存储块BLK可以包括以多个行和列布置的存储单元。包括在存储阵列区域MA中的存储单元可以通过字线WL、至少一条公共源极线CSL、串选择线SSL、至少一条接地选择线GSL等电连接到行译码器3。另外，包括在存储阵列区域MA中的存储单元可以通过位线BL电连接到页缓冲器4和列译码器5。
在一个实施例中，在这些存储单元之中，布置在同一行中的存储单元可以连接到同一字线WL，布置在同一列中的存储单元可以连接到同一位线BL。
行译码器3可以共同连接到各存储块BLK，并且可以将驱动信号提供给根据块选择信号选择的存储块BLK的字线WL。例如，行译码器3可以从外部源接收地址信息ADDR，并且可以对所接收的地址信息ADDR进行译码以确定要提供给电连接到存储块BLK的字线WL、公共源极线CSL、串选择线SSL和接地选择线GSL中的至少一部分的电压。
页缓冲器4可以通过位线BL电连接到存储阵列区域MA。页缓冲器4可以连接到根据由列译码器5译码的地址选择的位线BL。根据操作模式，页缓冲器4可以临时存储要存储在存储单元中的数据，或者读出存储在存储单元中的数据。例如，页缓冲器4可以在编程操作模式下用作写入驱动器电路，并且可以在读取操作模式下用作读出放大器电路。页缓冲器4可以从控制电路6接收电力(例如，电压或电流)，并且可以将该电力提供给所选择的位线BL。
列译码器5可以在页缓冲器4和外部设备(例如，存储控制器)之间提供数据传输路径。列译码器5可以对外部输入的地址进行译码以选择一条位线BL。
列译码器5可以共同连接到各存储块BLK，并且可以将数据信息提供给根据块选择信号选择的存储块BLK的位线BL。
控制电路6可以控制半导体器件1的整体操作。控制电路6可以从外部设备接收控制信号和外部电压，并且可以根据所接收的控制信号进行操作。控制电路6可以包括电压发生器，该电压发生器使用外部电压产生内部操作所需的电压(例如，编程电压、读取电压、擦除电压等)。控制电路6可以响应于控制信号而控制读取、写入和/或擦除操作。
将参照图1B描述图1A中所示的半导体器件1中的存储阵列区域MA的电路的示例实施例。图1B是概念性地示出了图1A中的存储阵列区域MA的电路图。
参照图1B，根据实施例的半导体器件可以包括公共源极线CSL、位线BL0至BL2以及布置在公共源极线CSL和位线BL0至BL2之间的多个单元串CSTR。多个单元串CSTR中相应的单元串可以并联连接到位线BL0至BL2中的每条位线。多个单元串CSTR可以共同连接到公共源极线CSL。多个单元串CSTR中的每个单元串可以包括可串联连接的下选择晶体管GST、存储单元MCT和上选择晶体管SST。
存储单元MCT可以串联连接在相应的下选择晶体管GST和相应的上选择晶体管SST之间。每个存储单元MCT可以包括能够存储信息的信息存储区域。
上选择晶体管SST可以电连接到位线BL0至BL2之一，下选择晶体管GST可以电连接到公共源极线CSL。
上选择晶体管SST可以布置为多个，并且可以分别由串选择线SSL1至SSL2控制。例如，在一些实施例中，一个单元串CSTR可以包括多个上选择晶体管SST。存储单元MCT可以分别由多条字线WL0至WLn控制。
下选择晶体管GST可以由接地选择线GSL控制。公共源极线CSL可以共同连接到下选择晶体管GST的源极。
在示例实施例中，上选择晶体管SST可以是串选择晶体管，下选择晶体管GST可以是接地选择晶体管。
接下来，将参照图2、图3、图4、图5A、图5B、图6A、图6B、图7A和图7B描述根据实施例的三维半导体器件的示例实施例。在图2至图7B中，图2是示出了根据示例性实施例的三维半导体器件的概念性俯视图；图3是图2中的由′A′指示的区域的放大视图；图4是图3中的由′B′指示的区域的放大视图；图5A是沿图3中的线Ia-Ia′截取的截面图；图5B是沿图3中的线IIa-IIa′截取的截面图；图6A是沿图3中的线IIIa-IIIa′截取的截面图；图6B是沿图3中的线IV-IV′截取的截面图；图7A是沿图3中的线Va-Va′截取的截面图；并且图7B是沿图3中的线VI-VI′截取的截面图。
参照图2至图7B，堆叠结构160可以设置在下部结构103上。下部结构103可以是半导体衬底。
堆叠结构160可以包括栅极水平图案158L、158M1、158M2和158U。栅极水平图案158L、158M1、158M2和158U可以在第一区域MA中沿竖直方向Z堆叠在下部结构103上，并且可以沿第一水平方向X在下部结构103上从第一区域MA纵长地延伸到第二区域EA中。栅极水平图案158L、158M1、158M2和158U可以包括以阶梯形状布置的焊盘区域P。焊盘区域P不限于附图中所示的阶梯形状，而可以被修改为具有各种形状。被描述为沿特定方向“纵长地”延伸的项、层或者项或层的一部分具有在该特定方向上的长度和在垂直于该特定方向的方向上的宽度，其中长度大于宽度。
竖直方向Z可以垂直于下部结构103的上表面103s，并且第一水平方向X可以平行于下部结构103的上表面103s。
在实施例中，第一区域MA可以是图1A中所示的存储阵列区域。因此，为了便于描述，在下文中，第一区域MA将被称为“存储阵列区域MA”。
在实施例中，第二区域EA可以在第一水平方向X上设置在存储阵列区域MA的任一侧表面或两个侧表面上。第二区域EA可以是栅极水平图案158L、158M1、158M2和158U从存储阵列区域MA延伸以形成焊盘区域P的区域。因此，第二区域EA也可以被称为延伸区域。在下文中，第二区域EA将被称为“延伸区域EA”。
栅极水平图案158L、158M1、158M2和158U可以包括下栅极水平图案158L，位于下栅极水平图案158L上方的上栅极水平图案158U，以及位于下栅极水平图案158L和上栅极水平图案158U之间的中间栅极水平图案158M1和158M2。栅极水平图案158L、158M1、158M2和158U可以布置在存储阵列区域MA中，并且可以从存储阵列区域MA延伸到延伸区域EA中。与存储阵列区域MA间隔开并且位于延伸区域EA中的浮置水平图案158F可以设置在栅极水平图案158L、158M1、158M2和158U中的一部分上。
焊盘区域P是水平图案的不与栅极水平图案158L、158M1、158M2和158U以及浮置水平图案158F之中位于相对较高位置(在第三方向Z上)的任何水平图案交叠的区域，并且焊盘区域P之中位于最高位置的焊盘区域P可以被定义为上栅极水平图案158U的位于延伸区域EA中的区域。例如，焊盘区域P可以是水平图案的在第三方向Z上没有任何水平图案位于其上的那些区域。
如图3至图6B所示，焊盘区域P布置成的阶梯形状当在第一水平方向X上观察时，可以是第一阶梯、第二阶梯、第三阶梯和第四阶梯沿离开存储阵列区域MA的方向依次布置的形状，其中，第一阶梯降低第一落差，第二阶梯面向第一阶梯并且上升第一落差，第三阶梯从第二阶梯降低大于第一落差的第二落差，并且第四阶梯降低第一落差，如图5A和图5B所示；或者，焊盘区域P布置成的阶梯形状当在第二水平方向Y上观察时，可以包括基于任何一个分隔结构162m在侧向上降低第一落差的阶梯，如图6A和图6B所示。例如，参照图5A和图5B，在第一水平方向X上从左到右，焊盘区域P的形状可以包括：一系列五个阶梯，其中，每个后续的阶梯比之前的阶梯低一个水平图案；随后一系列三个阶梯，其中，每个后续的阶梯比之前的阶梯高一个水平图案；随后一系列四个阶梯，其中，每个后续的阶梯比之前的阶梯低四个水平图案；以及随后一系列三个阶梯，其中，每个后续的阶梯比之前的阶梯低一个水平图案。根据示例实施例，焊盘区域P不仅可以布置成图3至图6B中所示出的阶梯形状，还可以布置成各种阶梯形状。
中间栅极水平图案158M1和158M2可以包括第一中间栅极水平图案158M1和位于第一中间栅极水平图案158M1上方的第二中间栅极水平图案158M2。
在示例实施例中，栅极水平图案158L、158M1、158M2和158U可以是栅电极。
在示例实施例中，下栅极水平图案158L可以是图1A和图1B中所示的接地选择线GSL。
在示例实施例中，上栅极水平图案158U可以是图1A和图1B中所示的串选择线SSL。
在示例实施例中，上栅极水平图案158U可以设置为多个，例如，在竖直方向Z上数量为两个。
在示例实施例中，中间栅极水平图案158M1和158M2中的一部分或全部中间栅极水平图案可以是图1A和图1B中所示的字线WL。例如，中间栅极水平图案158M1和158M2中的一部分中间栅极水平图案可以是虚设字线或虚设栅极。在一些示例中，可以给这些虚设栅极施加电压以从单元串的存储单元读取数据，这些虚设栅极形成该单元串的一部分。然而，虚设栅极可以是不操作为将数据传送到存储器件的外部源的虚设存储单元的一部分。
堆叠结构160可以包括最下面的绝缘层106、下绝缘层110、层间绝缘层114和上绝缘层120。
最下面的绝缘层106、下绝缘层110、层间绝缘层114和上绝缘层120可以由基于氧化物的绝缘材料(例如，氧化硅)形成。
最下面的绝缘层106可以设置在下栅极水平图案158L和下部结构103之间。下绝缘层110可以设置在中间栅极水平图案158M1和158M2与下栅极水平图案158L之间。例如，下绝缘层110可以设置在最下面的中间栅极水平图案158M1和下栅极水平图案158L之间。
各层间绝缘层114可以重复地并与中间栅极水平图案158M1和158M2交替地堆叠。例如，层间绝缘层114可以堆叠在相应的中间栅极水平图案之间。因此，任何一个层间绝缘层114可以设置在中间栅极水平图案158M1和158M2之中在竖直方向Z上彼此相邻的一对中间栅极水平图案之间。另外，在最上面的中间栅极水平图案158M2和上栅极水平图案158U之间可以设置层间绝缘层114。当上栅极水平图案158U设置为多个时，在相应的沿竖直方向Z彼此相邻的上栅极水平图案158U之间可以设置层间绝缘层114。上绝缘层120可以设置在上栅极水平图案158U上。
堆叠结构160还可以包括附加介电层155，附加介电层155覆盖栅极水平图案158L、158M1、158M2和158U中的每个栅极水平图案的上表面和下表面，并且能够部分地延伸以覆盖其侧表面。附加介电层155可以由诸如氧化铝等的高k电介质形成。
第一覆盖绝缘层139可以设置在栅极水平图案158L、158M1、158M2和158U的焊盘区域P上。第一覆盖绝缘层139的上表面可以形成为与上绝缘层120的上表面共面。例如，上绝缘层120可以设置在存储阵列区域MA中，而第一覆盖绝缘层139可以设置在与存储阵列区域MA不同的区域中，即，设置在延伸区域EA中。存储阵列区域MA中的堆叠结构160可以被上绝缘层120覆盖，延伸区域EA中的堆叠结构160可以被第一覆盖绝缘层139覆盖。上绝缘层120和第一覆盖绝缘层139之间的边界可以是基本上竖直的，并且可以位于存储阵列区域MA和延伸区域EA之间的边界附近。
可以设置覆盖上绝缘层120和第一覆盖绝缘层139的第二覆盖绝缘层142。第三覆盖绝缘层148可以布置在第二覆盖绝缘层142上，并且第四覆盖绝缘层172可以布置在第三覆盖绝缘层148上。第一覆盖绝缘层139、第二覆盖绝缘层142、第三覆盖绝缘层148和第四覆盖绝缘层172可以由基于氧化物的绝缘材料(例如，氧化硅)形成。
分隔结构162可以设置在下部结构103上。分隔结构162可以在竖直方向Z上从下部结构103延伸以穿过堆叠结构160，并且可以具有在第一水平方向X上纵长地延伸的线形。分隔结构162的上表面可以形成为彼此共面。在一些实施例中，分隔结构162的上表面可以与第三覆盖绝缘层148的上表面共面。
分隔结构162可以包括主分隔结构162m和辅助分隔结构162s1和162s2。图1A中所示的每个存储块BLK可以设置在沿第二水平方向Y彼此相邻的主分隔结构162m之间。例如，主分隔结构162m可以提供各个存储块BLK之间的物理分隔。主分隔结构162m可以在第一水平方向X上穿过存储阵列区域MA和延伸区域EA。
辅助分隔结构162s1和162s2可以布置在主分隔结构162m之间。辅助分隔结构162s1和162s2中的每个辅助分隔结构可以比任一主分隔结构162m具有较短的长度。辅助分隔结构162s1和162s2可以包括第一辅助分隔结构162s1和第二辅助分隔结构162s2。
第一辅助分隔结构162s1可以在第一水平方向X上穿过存储阵列区域MA，并且可以延伸到延伸区域EA的一部分中。第二辅助分隔结构162s2可以在第一水平方向X上与存储阵列区域MA间隔开，并且可以设置在延伸区域EA中。一部分第二辅助分隔结构162s2中的每一个的端部可以面向相应的第一辅助分隔结构162s1的端部。例如，第一辅助分隔结构162s1可以在第一水平方向X上与相应的第二辅助分隔结构162s2对齐。设置在沿第二水平方向Y彼此相邻的成对的主分隔结构162m之间的第二辅助分隔结构162s2的数量可以大于设置在沿第二水平方向Y相邻的该成对的主分隔结构162m之间的第一辅助分隔结构162s1的数量。因此，主分隔结构162m和第一辅助分隔结构162s1可以包括设置在存储阵列区域MA中的部分，并且可以在第一水平方向X上穿过存储阵列区域MA。
主分隔结构162m可以在存储阵列区域MA中沿竖直方向Z从下部结构103延伸，以穿过堆叠结构160、第二覆盖绝缘层142和第三覆盖绝缘层148，并且可以在延伸区域EA中沿竖直方向Z从下部结构103延伸，以穿过堆叠结构160、第一覆盖绝缘层139、第二覆盖绝缘层142和第三覆盖绝缘层148。主分隔结构162m可以在第一水平方向X上穿过存储阵列区域MA和延伸区域EA，并且可以在第二水平方向Y上分隔堆叠结构160。第二水平方向Y可以平行于下部结构103的上表面103s，并且可以垂直于第一水平方向X。图1A中所示的每个存储块BLK可以设置在彼此相邻的主分隔结构162m之间。例如，一个存储块BLK可以设置在相邻的主分隔结构162m之间。
第一辅助分隔结构162s1可以在存储阵列区域MA中沿竖直方向Z从下部结构103延伸，以穿过堆叠结构160、第二覆盖绝缘层142和第三覆盖绝缘层148，并且可以在与存储阵列区域MA相邻的一部分延伸区域EA中沿竖直方向Z从下部结构103延伸，以穿过堆叠结构160、第一覆盖绝缘层139、第二覆盖绝缘层142和第三覆盖绝缘层148。第二辅助分隔结构162s2可以在与存储阵列区域MA间隔开的一部分延伸区域EA中沿竖直方向Z从下部结构103延伸，以穿过堆叠结构160、第一覆盖绝缘层139、第二覆盖绝缘层142和第三覆盖绝缘层148。
每个分隔结构162可以包括第一分隔层165和第二分隔层168。第一分隔层165可以设置在第二分隔层168的侧表面上。第一分隔层165的顶表面和第二分隔层168的顶表面可以彼此共面，并且第一分隔层165的下表面和第二分隔层168的下表面可以彼此共面。
在示例实施例中，第二分隔层168可以由导电材料(例如，诸如TiN等的金属氮化物或诸如W等的金属)形成，第一分隔层165可以由诸如氧化硅等的绝缘材料形成。实施例不限于此。例如，包括第一分隔层165和第二分隔层168的分隔结构162可以由绝缘材料形成。
在堆叠结构160中，分隔绝缘图案123可以设置为在竖直方向Z上穿过上栅极水平图案158U，并且在第一水平方向X上纵长地延伸以在第二水平方向Y上分隔上栅极水平图案158U。分隔绝缘图案123可以设置在中间栅极水平图案158M1和158M2上。例如，分隔绝缘图案123可以形成在中间栅极水平图案158M1和158M2中的最上面的中间栅极水平图案上，并且在第二覆盖绝缘层142下方。分隔绝缘图案123可以形成为从中间栅极水平图案158M1和158M2中的最上面的中间栅极水平图案延伸穿过上栅极水平图案158U、层间绝缘层114和上绝缘层120。分隔绝缘图案123的上表面可以与上绝缘层120的上表面共面。分隔绝缘图案123可以由氧化硅形成。
可以在竖直方向Z上纵长地延伸的竖直沟道结构124c可以设置在下部结构103上。竖直沟道结构124c可以设置在存储阵列区域MA中。竖直沟道结构124c可以与分隔结构162和分隔绝缘图案123间隔开。
可以在竖直方向Z上纵长地延伸的竖直支撑结构145和124d可以设置在下部结构103上。竖直支撑结构145和124d可以包括第一竖直支撑结构145和第二竖直支撑结构124d。
在示例实施例中，第一竖直支撑结构145可以设置在延伸区域EA中。
在示例实施例中，第一竖直支撑结构145可以穿过延伸区域EA中的堆叠结构160，并且可以穿过第一覆盖绝缘层139和第二覆盖绝缘层142。当在俯视图中观察时，第一竖直支撑结构145可以在第二水平方向Y上纵长地延伸。当在截面中观察时，第一竖直支撑结构145可以从下部结构103延伸到第二覆盖绝缘层142，并且可以具有与第二覆盖绝缘层142的顶表面共面的顶表面。
在示例实施例中，第二竖直支撑结构124d可以设置在存储阵列区域MA中。第二竖直支撑结构124d可以从下部结构103延伸以穿过堆叠结构160。第二竖直支撑结构124d可以穿过分隔绝缘图案123。第二竖直支撑结构124d可以与分隔绝缘图案123接触。如本文所使用的术语“接触”指直接连接(即，触及)，除非上下文另有说明。
第二竖直支撑结构124d的上表面和竖直沟道结构124c的上表面可以形成为彼此共面。第二竖直支撑结构124d和竖直沟道结构124c可以具有彼此相同的截面结构以及彼此相同的宽度。例如，当在俯视图中观察时，第二竖直支撑结构124d的直径可以与竖直沟道结构124c的直径相同。例如，第二竖直支撑结构124d和竖直沟道结构124c可以由具有相同截面结构的材料层形成。
在示例实施例中，第一竖直支撑结构145的上表面可以比第二竖直支撑结构124d的上表面和竖直沟道结构124c的上表面位于更高的竖直高度。
附加介电层155可以覆盖栅极水平图案158L、158M1、158M2和158U中的每个栅极水平图案的上表面和下表面，并且可以延伸到栅极水平图案158L、158M1、158M2和158U的面向第一竖直支撑结构145、第二竖直支撑结构124d和竖直沟道结构124c的侧表面。
第一接触插塞178可以设置在焊盘区域P上。第一接触插塞178可以穿过第一覆盖绝缘层139、第二覆盖绝缘层142、第三覆盖绝缘层148和第四覆盖绝缘层172，并且可以与栅极水平图案158L、158M1、158M2和158U的焊盘区域P接触。第一接触插塞178可以由导电材料形成。与竖直沟道结构124c接触的第二接触插塞175可以设置在竖直沟道结构124c上。例如，第二接触插塞175的下表面可以接触竖直沟道结构124c的上表面。第二接触插塞175可以由导电材料形成。第一接触插塞178也可以被称为“栅极接触插塞”，并且第二接触插塞175也可以被称为“位线接触插塞”。
在示例实施例中，第二竖直支撑结构124d和竖直沟道结构124c可以由具有彼此相同的截面结构的材料层形成，并且第一竖直支撑结构145可以与竖直沟道结构124c由不同的截面结构的材料层形成。在下文中，将参照图8A描述具有彼此不同的结构的第一竖直支撑结构145和竖直沟道结构124c。图8A是示意性示出了一个竖直沟道结构124c和一个第一竖直支撑结构145的截面图，用于说明具有彼此不同的结构的第一竖直支撑结构145和竖直沟道结构124c。因此，在下文中，将主要描述这一个竖直沟道结构124c和这一个第一竖直支撑结构145。
参照图8A和图2至图7B，竖直沟道结构124c可以包括沟道半导体层130以及设置在沟道半导体层130和堆叠结构160之间的栅极介电结构128。
在示例实施例中，竖直沟道结构124c还可以包括半导体图案126、位于半导体图案126上的竖直芯图案132以及位于竖直芯图案132上的焊盘图案134。
沟道半导体层130可以设置为接触半导体图案126并围绕竖直芯图案132的外侧表面。栅极介电结构128可以设置为围绕沟道半导体层130的外侧表面。半导体图案126可以是可以在SEG(选择性外延生长)工艺中形成的外延材料层。竖直芯图案132可以由绝缘材料(例如，氧化硅等)形成。焊盘图案134可以由具有N型导电性的多晶硅形成，或者可以是漏极区域。焊盘图案134可以比上栅极水平图案158U设置在较高的竖直高度。例如，焊盘图案134的下表面可以比最上面的上栅极水平图案158U的上表面处于较高的竖直高度。竖直沟道结构124c的焊盘图案134可以与上述的第二接触插塞175接触。例如，竖直沟道结构124c的焊盘图案134可以电连接到第二接触插塞175。
在示例实施例中，沟道半导体层130可以穿过栅极水平图案158L、158M1、158M2和158U。当竖直沟道结构124c还包括半导体图案126时，半导体图案126可以穿过下栅极水平图案158L，而沟道半导体层130可以穿过中间栅极水平图案158M1、158M2和上栅极水平图案158U。沟道半导体层130可以由多晶硅层形成。半导体图案126也可以被称为下沟道半导体层。
在示例实施例中，半导体图案126也可以被称为沟道半导体层。例如，半导体图案126也可以被称为位于相对下部的下沟道半导体层，沟道半导体层130也可以被称为位于相对上部的上沟道半导体层。
栅极介电结构128可以包括隧道电介质128c、信息存储层128b和阻挡电介质128a。信息存储层128b可以设置在隧道电介质128c和阻挡电介质128a之间。阻挡电介质128a可以设置在信息存储层128b和堆叠结构160之间。隧道电介质128c可以设置在信息存储层128b和沟道半导体层130之间。隧道电介质128c可以包括氧化硅和/或掺杂杂质的氧化硅。阻挡电介质128a可以包括氧化硅和/或高k电介质。信息存储层128b可以由能够存储信息的材料(例如，氮化硅)形成。
信息存储层128b可以包括在沟道半导体层130与可以是字线(例如，图1A和图1B中的字线WL)的第一中间栅极水平图案158M1和第二中间栅极水平图案158M2之间的能够存储信息的区域。例如，根据非易失性存储器件(例如闪存器件)的操作条件，可以捕获并保留从沟道半导体层130穿过隧道电介质128c注入到信息存储层128b中的电子，或者可以释放在信息存储层128b中捕获的电子。
因此，如上所述，信息存储层128b的位于沟道半导体层130与可以是字线(例如，图1A和图1B中的字线WL)的第一中间栅极水平图案158M1和第二中间栅极水平图案158M2之间的区域可以被定义为信息存储区域，并且这些信息存储区域可以构成图1B中所示的存储单元(例如，图1B中的存储单元MCT)。
设置在第一中间栅极水平图案158M1a(其在第一中间栅极水平图案158M1中位于相对上部)和第二中间栅极水平图案158M2a(其在第二中间栅极水平图案158M2中位于相对下部)之间的层间绝缘层可以被称为中间层间绝缘层114a。中间层间绝缘层114a的厚度可以与位于第一中间栅极水平图案158M1之间的每个层间绝缘层114的厚度以及位于第二中间栅极水平图案158M2之间的每个层间绝缘层114的厚度基本相同。如本文所使用的，厚度可以指在垂直于下部结构103的顶表面的方向上测量的厚度或高度。
竖直沟道结构124c可以包括第一竖直区域124L、位于第一竖直区域124L上的第二竖直区域124U以及位于第一竖直区域124L和第二竖直区域124U之间的宽度变化部分124v。
在竖直沟道结构124c中，第一竖直区域124L可以是穿过下栅极水平图案158L和第一中间栅极水平图案158M1的区域，第二竖直区域124U可以是穿过第二中间栅极水平图案158M2和上栅极水平图案158U的区域。
第一竖直区域124L可以包括下部区域124La和位于下部区域124La上的上部区域124Lb。第二竖直区域124U可以包括下部区域124Ua和位于下部区域124Ua上的上部区域124Ub。
第一竖直区域124L和第二竖直区域124U中的每个可以在离开下部结构103的竖直方向Z上具有恒定的规则性，并且可以具有可变宽度或可预测的可变宽度。例如，在竖直沟道结构124c中，第一竖直区域124L和第二竖直区域124U中的每一者的宽度可以在离开下部结构103的竖直方向上增加。例如，在第一竖直区域124L中，相对靠近下部结构103的下部区域124La的宽度可以小于相对远离下部结构103的上部区域124Lb的宽度。在第二竖直区域124U中，相对靠近下部结构103的下部区域124Ua的宽度可以小于相对远离下部结构103的上部区域124Ub的宽度。
第一竖直区域124L的上部区域124Lb的宽度可以大于第一竖直区域124L的下部区域124La的宽度，并且大于第二竖直区域124U的下部区域124Ua的宽度。第二竖直区域124U的上部区域124Ub的宽度可以大于第二竖直区域124U的下部区域124Ua的宽度，并且大于第一竖直区域124L的下部区域124La的宽度。在一些实施例中，第一竖直区域124L的上部区域124Lb的宽度和第二竖直区域124U的上部区域124Ub的宽度可以相同，并且第一竖直区域124L的下部区域124La的宽度和第二竖直区域124U的下部区域124Ua的宽度可以相同。
第一竖直区域124L的上部区域124Lb和第二竖直区域124U的下部区域124Ua可以具有彼此不同的宽度。例如，第一竖直区域124L的与第二竖直区域124U相邻的上部区域124Lb可以具有第一宽度W1，第二竖直区域124U的与第一竖直区域124L相邻的下部区域124Ua可以具有小于第一宽度W1的第二宽度W2。
在竖直沟道结构124c中，宽度变化部分124v可以是从第一竖直区域124L的上部区域124Lb的第一宽度W1变化到第二竖直区域124U的下部区域124Ua的第二宽度W2的部分。
附加介电层155中的一个附加介电层155a可以覆盖在第一中间栅极水平图案158M1中位于相对上部的第一中间栅极水平图案158M1a的上表面和下表面，并且可以覆盖第一中间栅极水平图案158M1a的面对竖直沟道结构124c的侧表面。竖直沟道结构124c的宽度变化部分124v可以设置为与中间层间绝缘层114a和附加介电层155a之间的边界相邻。例如，竖直沟道结构124c的宽度变化部分124v的上表面可以与附加介电层155a的上表面共面，并且可以面对中间层间绝缘层114a的下表面。中间层间绝缘层114a可以与其余的层间绝缘层114具有相同的厚度。
在示例实施例中，第一竖直支撑结构145可以具有在离开下部结构103的竖直方向上有恒定的规则性的可变宽度，或者可以具有可预测的可变宽度。例如，第一竖直支撑结构145的宽度可以在离开下部结构103的竖直方向Z上逐渐增加。例如，当在截面中观察时，第一竖直支撑结构145的侧壁可以相对于下部结构103的顶表面沿侧壁的整个长度保持基本恒定的角度。
在示例实施例中，第一竖直支撑结构145从其下部到其上部可以具有基本相同的宽度。例如，当在截面中观察时，第一竖直支撑结构145可以具有基本竖直的侧壁。
因此，第一竖直支撑结构145可以形成为不具有如竖直沟道结构124c中那样的宽度在上部区域和下部区域之间变化的宽度变化部分，因此可以具有与竖直沟道结构124c的截面结构不同的截面结构。
在层间绝缘层114中，中间层间绝缘层114a可以形成为单层。实施例不限于此，而可以被修改为包括多个层。例如，图8B是示出了如图8A所示出的中间层间绝缘层114a和竖直沟道结构124c的修改实施例的截面图。
在修改实施例中，参照图8B，在层间绝缘层114中，中间层间绝缘层(例如，图8A中的中间层间绝缘层114a)可以被修改为包括第一区域113a和位于第一区域113a上的第二区域113b的中间层间绝缘层114b。竖直沟道结构124c的宽度变化部分124v可以设置为与第一区域113a和第二区域113b之间的边界相邻。例如，竖直沟道结构124c的宽度变化部分124v的上表面可以与第一区域113a的上表面共面，并且可以面对第二区域113b的下表面。竖直沟道结构124c的宽度变化部分124v可以比第一中间栅极水平图案158M1位于较高的竖直高度。在层间绝缘层114中，包括第一区域113a和第二区域113b的中间层间绝缘层114b可以与其余的层间绝缘层114具有相同的厚度。因此，层间绝缘层114可以形成为具有彼此相同的厚度。
再次参照图8A，第一竖直支撑结构145的上表面可以比竖直沟道结构124c的上表面位于较高的竖直高度。实施例不限于此。图8C是示出了图8A中的第一竖直支撑结构145的修改实施例的截面图。
在修改实施例中，参照图8C，第一竖直支撑结构145可以被修改为具有形成为与竖直沟道结构124c的上表面共面的上表面。
再次参照图2至图7B，将再次描述上述的第一竖直支撑结构145。
参照图2至图7B，主要参照图4和图6B，第一竖直支撑结构145可以接触分隔结构162。例如，第一竖直支撑结构145的侧壁可以在第一竖直支撑结构145的整个竖直长度上接触分隔结构162的侧壁。当在俯视图中观察时，第一竖直支撑结构145可以是与分隔结构162接触并且在分隔结构162的宽度方向上延伸的矩形。实施例不限于此。在下文中，将分别参照图9A至图9G描述第一竖直支撑结构145的各种修改实施例。图9A至图9G是示出了对应于图4的平面区域的俯视图，用于说明第一竖直支撑结构145的各种修改实施例。
在修改实施例中，参照图9A，每个第一竖直支撑结构145a可以是五边形，或与五边形相似的形状(例如，具有五个线性边的多边形)。例如，每个第一竖直支撑结构145a可以在离开分隔结构162的第二水平方向Y上从与分隔结构162接触的具有第一宽度d1(测量为沿第一水平方向X的宽度)的部分延伸，并且可以具有从第一宽度d1逐渐减小到第二宽度d2的部分，以尽可能多地确保焊盘区域P的在其中设置接触插塞178的部分。
当在俯视图中观察时，第一竖直支撑结构145a可以基于焊盘区域P之间的边界Pa镜像对称，并且在彼此相邻的一对分隔结构162之间镜像对称。
在另一个修改实施例中，参照图9B，每个第一竖直支撑结构145b可以具有第一部分d1′和第二部分d2′，其中，第一部分d1′具有第一宽度，第二部分d2′具有小于第一宽度的第二宽度并且在离开分隔结构162的方向上从第一部分d1′的一部分延伸。在每个第一竖直支撑结构145b中，第一部分d1′可以是与分隔结构162接触的部分。
在每个第一竖直支撑结构145b中，第一部分d1′可以为矩形或与矩形相似的形状，第二部分d2′可以为矩形或与矩形相似的形状。
在另一个修改实施例中，参照图9C，每个第一竖直支撑结构145c可以在离开分隔结构162的方向上是伸长的半圆形状。例如，第一竖直支撑结构145c的半圆形状可以在垂直于第一个水平方向X的第二水平方向Y上伸长。
在另一个修改实施例中，参照图9D，每个第一竖直支撑结构145d可以与分隔结构162间隔开。例如，第一竖直支撑结构145d可以不与分隔结构162接触。在俯视图中，每个第一竖直支撑结构145d可以是圆形的。在一些实施例中，第一竖直支撑结构145d可以对称地设置在第一接触插塞178的周围。
在另一个修改实施例中，参照图9E，每个第一竖直支撑结构145e可以与分隔结构162间隔开，并且可以具有伸长的椭圆形状。例如，第一竖直支撑结构145e可以包括具有彼此不同的纵轴方向的第一支撑件145e1和第二支撑件145e2。例如，第一支撑件145e1可以具有包括第一短轴方向D2a和与第一短轴方向D2a相交的第一长轴方向D1a的伸长椭圆形状，第二支撑件145e2可以具有包括第二短轴方向D2b和与第二短轴方向D2b相交的第二长轴方向D1b的伸长椭圆形状。第一长轴方向D1a和第二长轴方向D1b可以是彼此相交的方向。在一些实施例中，第一长轴方向D1a和第二长轴方向D1b可以彼此垂直，第一短轴方向D2a和第二短轴方向D2b可以彼此垂直。第一短轴方向D2a和第二短轴方向D2b可以在朝向相邻的第一接触插塞178的方向延伸。
第一长轴方向D1a、第二长轴方向D1b、第一短轴方向D2a和第二短轴方向D2b可以相对于分隔结构162的纵轴方向(例如，第一水平方向X)和分隔结构162的宽度方向(例如，第二水平方向Y)两者倾斜。
参照图2至图7B，主要参照图3和图4，当在俯视图中观察时，第一接触插塞178可以沿着在第一水平方向X上的假想直线依次设置。例如，相邻分隔结构162之间的第一接触插塞178的中心点可以沿着在第一水平方向X上的假想直线对准。实施例不限于此，而是可以修改为具有在第一水平方向X上呈Z字形的第一接触插塞178′，如图9F和图9G所示。现在将参照图9F和图9G分别描述可以被修改的第一竖直支撑结构和如上所述可以呈Z字形的第一接触插塞178′。
在修改实施例中，参照图9F，第一接触插塞178′可以在第一水平方向X上呈Z字形。例如，在分隔结构162中彼此相邻的一对分隔结构之间(例如，在任何一个主分隔结构162m与任何一个第二辅助分隔结构162s2之间)，呈Z字形的第一接触插塞178′中的一部分第一接触插塞可以更靠近或偏向主分隔结构162m，并且其剩余部分可以更靠近或偏向第二辅助分隔结构162s2。例如，假设假想线沿第一水平方向X延伸并且在两个相邻的分隔结构162之间居中，第一接触插塞178′中的第一部分第一接触插塞可以设置在居中的假想线和一个相邻的分隔结构162之间，并且第一接触插塞178′中的第二部分第一接触插塞可以设置在居中的假想线和另一个相邻的分隔结构162之间。
每个第一竖直支撑结构145f可以与分隔结构162间隔开，并且可以在第一接触插塞178′的周围设置为呈Z字形。
在示例实施例中，第一竖直支撑结构145f可以在第一水平方向X上伸长，或者可以在第一水平方向X上是矩形。在一些实施例中，每个第一竖直支撑结构145f的纵轴可以在第一水平方向X上延伸，并且可以与第一接触插塞178′的中心点对准。
在示例实施例中，每个第一竖直支撑结构145f可以与焊盘区域P交叠，并且可以延伸到焊盘区域P之间的边界区域中。每个第一竖直支撑结构145f可以与两个焊盘区域P交叠。与两个焊盘区域P中的任何一个焊盘区域交叠的区域可以相对较大。在这种情况下，术语“交叠”可以指在俯视图中将观察到的形状。因此，当在本文描述的俯视图中观察时，区域“交叠”可以被理解为第一竖直支撑结构145f穿过焊盘区域P的区域。
在示例实施例中，基于第一接触插塞178′中的一个第一接触插塞178′，在第一水平方向X上布置的第一竖直支撑结构145f可以包括在第一水平方向X上面向彼此的成对的第一竖直支撑结构145f，其中，第一接触插塞178′位于成对的第一竖直支撑结构145f之间。
在修改实施例中，参照图9G，第一竖直支撑结构145g可以设置在与图9F中所示的第一接触插塞178′相似的呈Z字形的第一接触插塞178′的周围，并且可以与分隔结构162接触。例如，第一竖直支撑结构145g可以设置在与图9F中所示的第一竖直支撑结构145f相对应的位置，并且可以包括第一部分145g1和第二部分145g2，其中，第一部分145g1与分隔结构162间隔开，第二部分145g2从第一部分145g1延伸以接触分隔结构162中的相对靠近第二部分145g2的分隔结构162。再次参照图2至图7B，栅极水平图案158L、158M1、158M2和158U中的每个栅极水平图案可以在存储阵列区域MA和延伸区域EA中具有彼此基本相同的厚度。例如，在栅极水平图案158L、158M1、158M2和158U中的任何一个水平图案中，位于延伸区域EA中的焊盘区域的厚度可以与位于存储阵列区域MA中的水平图案的厚度基本相同。实施例不限于此，焊盘区域的厚度可以大于栅极水平图案158L、158M1、158M2和158U的其他部分的厚度。现在将参照图10描述具有以这种方式增加的厚度的焊盘区域的实施例。图10是示出了第一中间栅极水平图案158M1和第二中间栅极水平图案158M2中的任何一个中间栅极水平图案的焊盘区域P的厚度的概念性截面图。
参照图10，在中间栅极水平图案158M1和158M2中的任何一个中间栅极水平图案中，与其他部分相比，焊盘区域P的厚度可以相对增加。第一接触插塞178可以接触具有增加的厚度的焊盘区域P。具有增加的厚度的焊盘区域P可以防止第一接触插塞178穿过焊盘区域P。
再次参照图2至图7B，下部结构103可以由块状的半导体衬底形成。实施例不限于此，下部结构103可以由多个层形成。现在将参照图11描述如上所述的可以由多个层形成的下部结构103的示例实施例。图11是示出了可以与图5A的截面图对应的下部结构103的修改实施例的截面图。
参照图11，下部结构103可以包括下衬底100、设置在下衬底100上的外围电路结构101a、覆盖外围电路结构101a的绝缘结构101b以及在绝缘结构101b上的上衬底102。下衬底100可以是单晶硅衬底，并且上衬底102可以是多晶硅衬底。
接下来，将参照图12至图15描述根据一个示例实施例的三维半导体器件的修改实施例。在图12至图15中，图12是示出了根据示例实施例的三维半导体器件的概念性俯视图；图13是图12中的由′C′指示的区域的放大视图；图14A是沿图13中的线Ib-Ib′截取的截面图；图14B是沿图13中的线Vb-Vb′截取的截面图；并且图15是概念性地示出了一部分组件的截面图。在下文中，参照图12至图15描述的三维半导体器件与参照图2至图7B描述的三维半导体器件相比，还可以以不同的方式包括一部分组件，并且构成以上参照图2至图7B描述的三维半导体器件的构成元件可能被部分地修改。因此，参照图2至图7B描述的组件中的相同组件将被参考而不作进一步说明，将仅描述修改的组件。
参照图12至图15，在第一中间栅极水平图案(例如，图2至图7B中的第一中间栅极水平图案158M1)中位于相对上部的一个或多个第一中间栅极水平图案的一部分可以替换为缓冲水平图案151a。缓冲水平图案151a可以设置在其余的第一中间栅极水平图案158M1和第二中间栅极水平图案158M2之间。
虚设中间栅极水平图案158d可以设置为具有面对缓冲水平图案151a的端部，并且可以与缓冲水平图案151a位于相同的竖直高度。另外，缓冲水平图案151a的厚度可以大于栅极水平图案158L、158M1、158M2和158U中的每个栅极水平图案的厚度。
保护图案116可以设置在分隔结构162和缓冲水平图案151a之间。保护图案116可以由相对于缓冲水平图案151a具有蚀刻选择性的材料形成。例如，缓冲水平图案151a可以由诸如氮化硅等的绝缘材料形成，保护图案116可以由诸如氧化硅的绝缘材料形成。或者，缓冲水平图案151a可以由多晶硅材料形成，保护图案116可以由诸如氧化硅的绝缘材料形成。
在示例实施例中，保护图案116可以设置在存储阵列区域MA中的主分隔结构162m和第一辅助分隔结构162s1的侧表面上，并且可以延伸到延伸区域EA的一部分中。
在示例实施例中，缓冲水平图案151a可以设置在保护图案116之间。保护图案116的上表面可以与最上面的缓冲水平图案151a的上表面共面。保护图案116的下表面可以比最下面的缓冲水平图案151a的下表面处于较低的竖直高度。
如图14B和图15中所示，如图2至图7B中所示的竖直沟道结构124c的宽度变化部分124v可以设置为与缓冲水平图案151a的上表面相邻。
在实施例中，如图2至图7B中所示的在第一中间栅极水平图案(例如，图2至图7B中的第一中间栅极水平图案158M1)中位于相对上部的一个或多个第一中间栅极水平图案的一部分可以替换为由绝缘材料形成的缓冲水平图案151a。因此，可以防止可能在包括导电材料的第一中间栅极水平图案(例如，图2至图7B中的第一中间栅极水平图案158M1)中位于相对上部的一个或多个第一中间栅极水平图案和竖直沟道结构124c的宽度变化部分124v中发生的电效应或电场效应，从而可以改善半导体器件的性能。
如图2至图7B中所示的层间绝缘层114中的中间层间绝缘层114a可以位于缓冲水平图案151a和第二中间栅极水平图案158M2之间。例如，层间绝缘层114中的中间层间绝缘层114a可以设置在最上面的缓冲水平图案151a上方。
在如图2至图7B中所示的竖直沟道结构124c中，宽度变化部分124v可以设置为与中间层间绝缘层114a和缓冲水平图案151a之间的边界相邻。例如，宽度变化部分124v可以设置为与中间层间绝缘层114a的下表面相邻或与缓冲水平图案151a的上表面相邻。
在示例实施例中，宽度变化部分124v可以设置为与中间层间绝缘层114a的下表面处于基本相同的竖直高度。例如，竖直沟道结构124c的宽度变化部分124v的上表面可以与缓冲水平图案151a的上表面共面，并且可以面对中间层间绝缘层114a的下表面。实施例不限于此，而是可以如图16所示进行修改。图16是示出了图15中的中间层间绝缘层114a和竖直沟道结构124c的修改实施例的截面图。
在修改实施例中，参照图16，在层间绝缘层114中，中间层间绝缘层114a可以被修改为包括第一区域113a和位于第一区域113a上的第二区域113b的中间层间绝缘层114b，并且竖直沟道结构124c的宽度变化部分124v可以比缓冲水平图案151a的上表面位于较高的竖直高度。例如，竖直沟道结构124c的宽度变化部分124v可以设置为与第一区域113a和第二区域113b之间的边界相邻。例如，竖直沟道结构124c的宽度变化部分124v的上表面可以与第一区域113a的上表面共面，并且可以面对第二区域113b的下表面。
再次参照图12至图15，竖直沟道结构124c可以包括第一竖直区域124L、位于第一竖直区域124L上的第二竖直区域124U以及宽度在第一竖直区域124L和第二竖直区域124U之间变化的宽度变化部分124v。实施例不限于此，而可以如图17中所示进行修改。图17是示出了图15中的竖直沟道结构124c的修改实施例的截面图。
在修改实施例中，参照图17，竖直沟道结构124c可以包括第一竖直区域124L、位于第一竖直区域124L上的第二竖直区域124U以及第一竖直区域124L和第二竖直区域124U之间的第三竖直区域124M。例如，第三竖直区域124M可以在第一竖直区域124L上，第二竖直区域124U可以在第三竖直区域124M上。
在实施例中，第一竖直区域124L可以被称为“下竖直区域”，第二竖直区域124U可以被称为“上竖直区域”，第三竖直区域124M可以被称为“中间竖直区域”。在下文中，第一竖直区域124L将被称为“下竖直区域”，第二竖直区域124U将被称为“上竖直区域”，第三竖直区域124M将被称为“中间竖直区域”。
竖直沟道结构124c可以包括在中间竖直区域124M和上竖直区域124U之间宽度变化的第一宽度变化部分124v1和在中间竖直区域124M和下竖直区域124L之间宽度变化的第二宽度变化部分124v2。在一些实施例中，第一宽度变化部分124v1可以具有平行于下部结构103的上表面并且与缓冲水平图案151a的上表面共面的上表面，第二宽度变化部分124v2可以具有平行于下部结构103的上表面的下表面。
下竖直区域124L、中间竖直区域124M和上竖直区域124U可以是在离开下部结构103的方向上宽度趋向于增加的结构。
中间竖直区域124M的下部区域的宽度可以大于下竖直区域124L的上部区域的宽度。中间竖直区域124M的上部区域的宽度可以大于上竖直区域124U的下部区域的宽度。
第一宽度变化部分124v1可以是宽度从具有相对窄的宽度的上竖直区域124U的下部区域到具有相对宽的宽度的中间竖直区域124M的上部区域变化的部分。第二宽度变化部分124v2可以是宽度从具有相对宽的宽度的中间竖直区域124M的下部区域到具有相对窄的宽度的下竖直区域124L的上部区域变化的部分。
第一宽度变化部分124v1和第二宽度变化部分124v2以及中间竖直区域124M设置在第一中间栅极水平图案158M1和第二中间栅极水平图案158M2之间。例如，第一宽度变化部分124v1的上表面可以比第二中间栅极水平图案158M2处于较低的竖直高度，第二宽度变化部分124v2的下表面可以比第一中间栅极水平图案158M1处于较高的竖直高度。
再次参照图12至图15，保护图案116形成在存储阵列区域MA中的主分隔结构162m和第一辅助分隔结构162s1的侧表面上，并且可以与第二辅助分隔结构162s2间隔开。实施例不限于此，而是可以如图18所示进行修改。图18是示出了与图12的平面对应的平面的俯视图，用于说明保护图案116的修改实施例。
在修改实施例中，参照图18，保护图案216可以设置在存储阵列区域MA中的主分隔结构162m和第一辅助分隔结构162s1的侧表面上，并且可以从存储阵列区域MA延伸到一部分延伸区域EA中，以覆盖第二辅助分隔结构162s2的在该部分延伸区域EA中的侧表面。
保护图案216可以包括第一保护图案216a和第二保护图案216b，第一保护图案216a设置在存储阵列区域MA中的主分隔结构162m的侧表面上并且从存储阵列区域MA延伸到延伸区域EA的一部分中，第二保护图案216b设置在存储阵列区域MA中的第一辅助分隔结构162s1的侧表面上并且从存储阵列区域MA延伸到延伸区域EA的一部分中，以覆盖具有面对第一辅助分隔结构162s1的端部的第二辅助分隔结构162s2的侧表面。
保护图案216可以包括上述的第一保护图案216a和第二保护图案216b。实施例不限于此，还可以包括第三保护图案216c，如图19所示。将参照图19至图21C描述包括这种可修改的保护图案216的三维半导体器件的示例实施例。图19是示出了与图18的平面对应的平面的俯视图，用于说明图18中所示的保护图案216的修改实施例；图20是图19中的由′D′指示的区域的放大视图；图21A是沿图20中的线Ib-Ib′截取的截面图；图21B是沿图20中的线IIb-IIb′截取的截面图；图21C是沿图20中的线IIIb-IIIb′截取的截面图。在下文中，参照图19至图21C描述的三维半导体器件与参照图2至图7B描述的三维半导体器件相比，还可以以不同的方式包括一部分组件。可以部分地修改构成参照图12至图15描述的三维半导体器件的组件。在下文中，与参照图12至图15描述的组件相同的组件将被参考而不作进一步说明，将仅描述将要被修改的组件的修改部分。
参照图19至图21C，除了上述的第一保护图案216a和第二保护图案216b之外，保护图案216还可以包括设置在与第二保护图案216b间隔开的其余第二辅助分隔结构162s2的侧表面上的第三保护图案216c。如上所述，第一保护图案216a和第二保护图案216b可以从存储阵列区域MA延伸到延伸区域EA的一部分。第三保护图案216c可以设置在延伸区域EA的一部分中，并且可以与存储阵列区域MA间隔开。
在示例实施例中，当上述的第一竖直支撑结构145与分隔结构162接触时，第一竖直支撑结构145可以穿过保护图案216。
在示例实施例中，在延伸区域EA中，保护图案216可以被第一竖直支撑结构145切割，以在第一水平方向X上彼此间隔开地布置，如图20中所示。
在示例实施例中，当设置如图9D和图9E中所示的与分隔结构162间隔开的第一竖直支撑结构(例如，图9D中的第一竖直支撑结构145d，图9E中的第一竖直支撑结构145e)时，保护图案216可以在第一水平方向X上连续延伸，如图19所示。
上面参照图12至图16描述的缓冲水平图案(例如，图14A中的缓冲水平图案151a)可以被修改为延伸到设置有虚设水平图案(例如，图14A中的虚设水平图案158d)的区域的缓冲水平图案151b，其中，所述虚设水平图案与缓冲水平图案(例如，图14A中的缓冲水平图案151a)位于相同的高度。因此，如图21C中所示，缓冲水平图案151b可以具有焊盘区域P。如上所述，缓冲水平图案151b的焊盘区域P可以是虚设焊盘。在示例实施例中，上述的第一接触插塞178可以穿过缓冲水平图案151b的焊盘区域P，并且可以与位于比缓冲水平图案151b的位置低的位置处的栅极水平图案158M1和158M2接触。实施例不限于此，而可以如图22中所示进行修改。图22可以示出了可以对应于图21C的截面，并且可以表示可以被修改的第一接触插塞178。
在修改实施例中，参照图22，第一接触插塞178还可以与缓冲水平图案151b的焊盘区域P接触，而不穿过缓冲水平图案151b的焊盘区域P。
如上面参照图2至图16所述，竖直沟道结构124c和第二竖直支撑结构124d可以具有彼此相同的截面结构或彼此相同的截面形状。
在一些实施例中，竖直沟道结构124c和第二竖直支撑结构124d可以与第一竖直支撑结构145具有不同的截面结构或截面形状。
在一些实施例中，竖直沟道结构124c和第二竖直支撑结构124d还可以包括比构成第一竖直支撑结构145的材料层多的多个材料层。例如，第一竖直支撑结构145可以包括氧化硅层，而与第一竖直支撑结构145相比，竖直沟道结构124c还可以包括构成栅极介电结构128、沟道半导体层130和焊盘图案134的材料层。
在一些实施例中，层间绝缘层114可以包括与竖直沟道结构124c的宽度变化部分124v相邻的中间层间绝缘层114a，并且中间层间绝缘层114a可以具有与层间绝缘层114之中在竖直方向Z上与中间层间绝缘层114a相邻的层间绝缘层相同的厚度。
在一些实施例中，第一竖直支撑结构145的上表面可以与竖直沟道结构124c的上表面位于不同的竖直高度。例如，第一竖直支撑结构145的上表面和下部结构103的上表面之间的距离可以大于竖直沟道结构124c的上表面和下部结构103的上表面之间的距离。
接下来，将参照图23A至图28B描述形成如上所述的三维半导体器件的方法的示例实施例。在图23A至图28B中，图23A、图24A、图25A、图26A、图27A和图28A是沿图20中的线Ib-Ib′截取的截面图，图23B、图24B、图25B、图26B、图27B和图28B是沿图20中的线IIIb-IIIb′截取的截面图。尽管参照图20的线Ib-Ib′和线IIIb-IIIb′进行了描述，但是结合图23A至图28B公开的形成三维半导体器件的方法适用于图2至图8A中公开的实施例。
参照图20、图23A和图23B，可以在下部结构103上依次形成最下面的绝缘层106、最下面的模制层108和下绝缘层110。可以形成交替堆叠在下绝缘层110上的模制层112和层间绝缘层114。最下面的模制层108和模制层112可以由彼此相同的第一材料形成，最下面的绝缘层106、下绝缘层110和层间绝缘层114可以由彼此相同的第二材料形成。第二材料可以相对于第一材料具有蚀刻选择性。例如，第二材料可以是氮化硅，第一材料可以是氧化硅。
可以形成穿过模制层112中的最上面的模制层或者穿过模制层112中的最上面的模制层和第二最上面的模制层的保护图案116。保护图案116可以由相对于模制层112具有蚀刻选择性的材料(例如，氧化硅)形成。
可以形成牺牲竖直结构118，牺牲竖直结构118在下部结构103上沿竖直方向延伸以穿过最下面的绝缘层106、最下面的模制层108、下绝缘层110、层间绝缘层114和模制层112。牺牲竖直结构118可以由相对于模制层112和层间绝缘层114具有蚀刻选择性的材料形成，并且不限于特定材料。
每个牺牲竖直结构118可以形成为在离开下部结构103的竖直方向上宽度增加。
在示例实施例中，在形成保护图案116之后，可以形成牺牲竖直结构118。或者，在形成牺牲竖直结构118之后，可以形成保护图案116。
参照图20、图24A和图24B，可以在其上形成了保护图案116和牺牲竖直结构118的下部结构103上重复堆叠层间绝缘层114和模制层112。可以在模制层112中的最上面的模制层上形成上绝缘层120。上绝缘层120可以形成为比各个层间绝缘层114厚。
参照图20、图25A和图25B，可以将位于比牺牲竖直结构(例如，图24A中的牺牲竖直结构118)的位置高或在牺牲竖直结构的位置之上的位置处的层间绝缘层114、模制层112和上绝缘层120图案化以形成暴露牺牲竖直结构(例如，图24A中的牺牲竖直结构118)的孔。每个孔可以形成为具有从上部到下部减小的宽度。牺牲竖直结构(例如，图24A中的牺牲竖直结构118)的上表面的一部分可以分别被孔暴露。随后，可以去除暴露的牺牲竖直结构(例如，图24A中的牺牲竖直结构118)以将孔延伸到下部结构103。随后，可以在孔中形成如图2至图8A所述的相同的竖直沟道结构124c。可以与竖直沟道结构124c同时形成图2至图8A中所示的第二竖直支撑结构(例如，图7B中的第二竖直支撑结构124d)。可以形成具有与图2至图8A中所示的结构相同的结构的竖直沟道结构124c。例如，竖直沟道结构124c可以具有如上所述的宽度变化部分(例如，图8A中的宽度变化部分124v)。
竖直沟道结构124c的形成操作可以包括：在孔的下部区域中形成半导体图案126；在半导体图案126上的孔的侧壁上形成栅极介电结构128；形成覆盖孔的内壁的沟道半导体层130；形成部分地填充孔的竖直芯图案132；以及形成填充孔的剩余部分的焊盘图案134。
可以多次重复用于将下部结构103上的最下面的模制层108和模制层112图案化的光刻和蚀刻工艺，以形成与如图2至图8A中所示的由焊盘区域P布置成的阶梯形状相对应的阶梯形状。在形成这种阶梯形状之后，可以形成第一覆盖绝缘层139以覆盖由阶梯形状形成的区域。
可以形成覆盖上绝缘层120和第一覆盖绝缘层139的第二覆盖绝缘层142。可以形成第一竖直支撑结构145以穿过第一覆盖绝缘层139和第二覆盖绝缘层142，并且穿过最下面的绝缘层106、最下面的模制层108、下绝缘层110、层间绝缘层114和模制层112。
第一竖直支撑结构145的形成操作可以包括：形成穿过最下面的绝缘层106、最下面的模制层108、下绝缘层110、层间绝缘层114和模制层112的孔；然后用例如氧化硅的绝缘材料填充孔。
可以在形成上述的包括宽度变化部分124v的竖直沟道结构124c之后形成第一竖直支撑结构145。因此，可以多次重复用于将下部结构103上的最下面的模制层108以及模制层112图案化的光刻和蚀刻工艺，以在不出现任何缺陷的情况下稳定地形成与如图2至图8A中所示的由焊盘区域P布置成的阶梯形状相对应的阶梯形状。因此，可以在不引起任何缺陷的情况下形成如图2至图8A中所示的可靠的焊盘区域P。
根据实施例，每个层间绝缘层114可以形成为具有相同的厚度。由于层间绝缘层114形成为具有相同的厚度，因此可以将下部结构103上的最下面的模制层108以及模制层112图案化，以在不引起任何缺陷的情况下稳定地形成与如图2至图8A中所示的由焊盘区域P布置成的阶梯形状相对应的阶梯形状。
参照图20、图26A和图26B，可以在第二覆盖绝缘层142上形成第三覆盖绝缘层148。可以在与图2至图8A中所示的分隔结构162相对应的位置中形成分隔沟槽150。分隔沟槽150可以穿过保护图案116。例如，分隔沟槽150可以形成为贯穿保护图案116的中心区域。位于保护图案116之间的模制层可以不被分隔沟槽150暴露，并且可以被定义为缓冲水平图案151b。其余的模制层112和最下面的模制层108可以由分隔沟槽150暴露。
参照图20、图27A和图27B，可以去除由分隔沟槽150暴露的模制层112和最下面的模制层108以形成空的空间152。第一竖直支撑结构145、竖直沟道结构124c和第二竖直支撑结构(例如，图7B中的第二竖直支撑结构124d)可以防止层间绝缘层114塌陷或翘曲。
参照图20、图28A和图28B，可以在空的空间(例如，图27A和图27B中的空的空间152)中依次形成附加介电层155和栅极水平图案158L、158M1、158M2和158U。栅极水平图案158L、158M1、158M2和158U可以由诸如金属氮化物(例如，TiN等)和/或金属(例如，W等)等的导电材料形成。可以在分隔沟槽150中形成分隔结构162。分隔结构162的形成操作可以包括在分隔沟槽150的侧表面上形成第一分隔层165以及形成填充分隔沟槽150的第二分隔层168。
再次参照图20至图21C，可以在第三覆盖绝缘层148上形成第四覆盖绝缘层172。随后，可以进行形成插塞的操作。例如，第二接触插塞175可以形成为依次穿过第二覆盖绝缘层142、第三覆盖绝缘层148和第四覆盖绝缘层172，并且与竖直沟道结构124c的上部接触。第一接触插塞178可以形成为依次穿过延伸区域EA中的第一覆盖绝缘层139、第二覆盖绝缘层142、第三覆盖绝缘层148和第四覆盖绝缘层172，并且与栅极水平图案158L、158M1、158M2和158U接触。
根据示例实施例，三维半导体器件可以增加在竖直方向上堆叠的栅极的数量，以提高集成度。
虽然已经在上面示出和描述了示例实施例，但是对于本领域技术人员来说显而易见的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以作出修改实施例和变化。

Claims (20)

1.一种三维半导体器件，所述三维半导体器件包括：
堆叠结构，所述堆叠结构位于下部结构上，并且包括在竖直方向上交替堆叠的层间绝缘层和栅极水平图案，所述竖直方向垂直于所述下部结构的上表面；
竖直沟道结构，所述竖直沟道结构在所述竖直方向上穿过所述堆叠结构并包括沟道半导体层；以及
第一竖直支撑结构，所述第一竖直支撑结构在所述竖直方向上穿过所述堆叠结构并在水平方向上与所述竖直沟道结构间隔开，所述水平方向平行于所述下部结构的所述上表面，
其中，所述竖直沟道结构的截面形状不同于所述第一竖直支撑结构的截面形状，
其中，所述竖直沟道结构包括第一竖直区域、第二竖直区域以及位于所述第一竖直区域与所述第二竖直区域之间的宽度变化部分，
其中，所述层间绝缘层包括与所述宽度变化部分相邻的中间层间绝缘层，并且
其中，所述中间层间绝缘层和所述层间绝缘层中的在所述竖直方向上与所述中间层间绝缘层相邻的层间绝缘层具有相同的厚度。
2.根据权利要求1所述的三维半导体器件，其中：
所述第一竖直区域包括下部区域和位于所述下部区域上的上部区域，
所述第二竖直区域包括下部区域和位于所述第二竖直区域的所述下部区域上的上部区域，
所述第一竖直区域的所述上部区域的宽度大于所述第一竖直区域的所述下部区域的宽度，并且
所述第二竖直区域的所述上部区域的宽度大于所述第二竖直区域的所述下部区域的宽度。
3.根据权利要求2所述的三维半导体器件，其中：
所述第一竖直区域的与所述第二竖直区域相邻的所述上部区域具有第一宽度，
所述第二竖直区域的与所述第一竖直区域相邻的所述下部区域具有小于所述第一宽度的第二宽度，并且
所述宽度变化部分是在所述第一竖直区域的所述上部区域和所述第二竖直区域的所述下部区域之间从所述第一宽度变化到所述第二宽度的部分。
4.根据权利要求1所述的三维半导体器件，其中：
随着所述第一竖直区域和所述第二竖直区域沿离开所述下部结构的方向延伸，所述第一竖直区域和所述第二竖直区域中的每一个的宽度在所述竖直方向上有规则地变化，
所述第一竖直区域的上部区域和所述第二竖直区域的下部区域具有彼此不同的宽度，并且
所述宽度变化部分是宽度在所述第一竖直区域的所述上部区域和所述第二竖直区域的所述下部区域之间变化的部分。
5.根据权利要求4所述的三维半导体器件，其中，所述第一竖直支撑结构的宽度在离开所述下部结构的所述竖直方向上有规则地变化。
6.根据权利要求1所述的三维半导体器件，所述三维半导体器件还包括：
第二竖直支撑结构，所述第二竖直支撑结构与所述竖直沟道结构和所述第一竖直支撑结构间隔开；以及
接触插塞，所述接触插塞与所述竖直沟道结构的上表面接触，
其中，所述第二竖直支撑结构与所述竖直沟道结构具有相同的截面结构。
7.根据权利要求1所述的三维半导体器件，所述三维半导体器件还包括：
分隔结构；
保护图案；以及
缓冲水平图案，
其中，所述栅极水平图案设置在所述分隔结构之间，
其中，所述栅极水平图案包括第一栅极水平图案和位于所述第一栅极水平图案上的第二栅极水平图案，
其中，所述缓冲水平图案设置在所述第一栅极水平图案和所述第二栅极水平图案之间，并且由与所述栅极水平图案的材料不同的材料形成，并且
其中，所述保护图案设置在所述分隔结构和所述缓冲水平图案之间，并且由与所述缓冲水平图案的材料不同的材料形成。
8.根据权利要求7所述的三维半导体器件，其中：
所述栅极水平图案由导电材料形成，
所述缓冲水平图案由绝缘材料形成，并且
所述保护图案由与所述缓冲水平图案的绝缘材料不同的绝缘材料形成。
9.一种三维半导体器件，所述三维半导体器件包括：
堆叠结构，所述堆叠结构设置在下部结构上并包括栅极水平图案；
竖直沟道结构，所述竖直沟道结构在竖直方向上穿过所述堆叠结构，所述竖直方向垂直于所述下部结构的上表面；以及
第一竖直支撑结构，所述第一竖直支撑结构穿过所述堆叠结构并与所述竖直沟道结构间隔开，
其中，所述栅极水平图案在第一区域中在所述竖直方向上堆叠在所述下部结构上，并且在水平方向上从所述第一区域延伸，所述水平方向平行于所述下部结构的所述上表面，
其中，所述栅极水平图案包括在与所述第一区域相邻的第二区域中以阶梯形状布置的焊盘区域，
其中，所述栅极水平图案包括下栅极水平图案、位于所述下栅极水平图案上的上栅极水平图案以及位于所述下栅极水平图案和所述上栅极水平图案之间的中间栅极水平图案，
其中，所述堆叠结构还包括交替堆叠的层间绝缘层，所述层间绝缘层之间插入有所述中间栅极水平图案，每个所述层间绝缘层具有第一厚度，
其中，所述竖直沟道结构设置在所述第一区域中，并且所述第一竖直支撑结构设置在所述第二区域中，
其中，所述竖直沟道结构包括第一竖直区域、第二竖直区域以及位于所述第一竖直区域和所述第二竖直区域之间的宽度变化部分，并且
其中，所述第一竖直支撑结构具有与所述竖直沟道结构的截面结构不同的截面结构。
10.根据权利要求9所述的三维半导体器件，其中，所述第一竖直支撑结构的上表面与所述竖直沟道结构的上表面位于不同的高度。
11.根据权利要求9所述的三维半导体器件，其中，所述第一竖直支撑结构的上表面与所述下部结构的所述上表面之间的距离大于所述竖直沟道结构的上表面与所述下部结构的所述上表面之间的距离。
12.根据权利要求9所述的三维半导体器件，所述三维半导体器件还包括：
第二竖直支撑结构，所述第二竖直支撑结构位于所述第一区域中，
其中，所述第一区域是存储阵列区域，
其中，所述第二区域是与所述存储阵列区域相邻的延伸区域，并且
其中，所述第二竖直支撑结构的上表面与所述竖直沟道结构的上表面共面。
13.根据权利要求12所述的三维半导体器件，其中，所述第一竖直支撑结构和所述第二竖直支撑结构具有彼此不同的截面结构。
14.根据权利要求12所述的三维半导体器件，
其中，所述竖直沟道结构和所述第二竖直支撑结构具有彼此相同的截面结构和彼此相同的宽度，并且
其中，与所述第一竖直支撑结构相比，所述竖直沟道结构还包括沟道半导体层。
15.根据权利要求9所述的三维半导体器件，所述三维半导体器件还包括：
分隔结构；
保护图案；以及
缓冲水平图案，
其中，所述栅极水平图案设置在所述分隔结构之间，
其中，所述中间栅极水平图案包括第一中间栅极水平图案和位于所述第一中间栅极水平图案上的第二中间栅极水平图案，
其中，所述缓冲水平图案设置在所述第一中间栅极水平图案和所述第二中间栅极水平图案之间，并且由与所述栅极水平图案的材料不同的材料形成，并且
其中，所述保护图案设置在所述分隔结构和所述缓冲水平图案之间，并且由与所述缓冲水平图案的所述材料不同的材料形成。
16.根据权利要求15所述的三维半导体器件，所述三维半导体器件还包括：
附加介电层，所述附加介电层位于所述栅极水平图案和所述层间绝缘层之间，
其中，所述缓冲水平图案的厚度大于每个所述栅极水平图案的厚度。
17.一种三维半导体器件，所述三维半导体器件包括：
栅极水平图案，所述栅极水平图案位于下部结构上，所述栅极水平图案在存储阵列区域中沿竖直方向堆叠，并且在水平方向上从所述存储阵列区域延伸到延伸区域中，其中，所述栅极水平图案具有在所述延伸区域中以阶梯形状布置的焊盘区域；
竖直沟道结构，所述竖直沟道结构设置在所述存储阵列区域中并在所述竖直方向上穿过所述栅极水平图案；
第一竖直支撑结构，所述第一竖直支撑结构设置在所述延伸区域中并穿过所述焊盘区域；以及
第二竖直支撑结构，所述第二竖直支撑结构设置在所述存储阵列区域中并穿过所述栅极水平图案，
其中，所述竖直沟道结构和所述第二竖直支撑结构均包括与所述第一竖直支撑结构的材料层不同的多个材料层。
18.根据权利要求17所述的三维半导体器件，
其中，所述竖直沟道结构与由导电材料形成的接触插塞接触，并且
其中，所述第一竖直支撑结构的上表面和所述第二竖直支撑结构的上表面与由绝缘材料形成的绝缘层接触。
19.根据权利要求17所述的三维半导体器件，所述三维半导体器件还包括：
分隔结构，所述分隔结构穿过所述栅极水平图案，
其中，所述栅极水平图案和所述第一竖直支撑结构与所述分隔结构接触。
20.根据权利要求17所述的三维半导体器件，其中：
所述竖直沟道结构包括第一竖直区域、第二竖直区域以及位于所述第一竖直区域和所述第二竖直区域之间的宽度变化部分，
所述第一竖直区域包括下部区域和位于所述下部区域上的上部区域，
所述第二竖直区域包括下部区域和位于所述第二竖直区域的所述下部区域上的上部区域，
所述第一竖直区域的所述上部区域的宽度大于所述第一竖直区域的所述下部区域的宽度，
所述第二竖直区域的所述上部区域的宽度大于所述第二竖直区域的所述下部区域的宽度，
所述第一竖直区域的与所述第二竖直区域相邻的所述上部区域具有第一宽度，
所述第二竖直区域的与所述第一竖直区域相邻的所述下部区域具有小于所述第一宽度的第二宽度，并且
其中，所述宽度变化部分是在所述第一竖直区域的所述上部区域和所述第二竖直区域的所述下部区域之间从所述第一宽度变化到所述第二宽度的部分。
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