CN113809088A - 三维半导体存储器装置 - Google Patents

三维半导体存储器装置 Download PDF

Info

Publication number
CN113809088A
CN113809088A CN202110671521.XA CN202110671521A CN113809088A CN 113809088 A CN113809088 A CN 113809088A CN 202110671521 A CN202110671521 A CN 202110671521A CN 113809088 A CN113809088 A CN 113809088A
Authority
CN
China
Prior art keywords
region
contact via
peripheral
peripheral contact
critical dimension
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110671521.XA
Other languages
English (en)
Inventor
申东玹
姜敏圭
文瑞琳
闵胜基
朴盛珉
李钟旻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN113809088A publication Critical patent/CN113809088A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种三维半导体存储器装置包括外围电路结构、在外围电路结构上方的单元阵列结构、以及将单元阵列结构连接到外围电路结构的外围接触过孔结构，外围接触过孔结构包括在外围电路结构中的第一贯通区域中的第一外围接触过孔结构和在外围电路结构中的第二贯通区域中的第二外围接触过孔结构，第二贯通区域在外围电路结构上方与第一贯通区域间隔开，并且第二外围接触过孔结构的第二临界尺寸与第一外围接触过孔结构的第一临界尺寸之间的差根据包括在第二贯通区域和第一贯通区域中的材料层被不同地配置。

Description

三维半导体存储器装置
相关申请的交叉引用
2020年6月17日向韩国知识产权局提交的、名称为“三维半导体存储器装置”的韩国专利申请No.10-2020-0073728的全部内容通过引用合并于此。
技术领域
实施例涉及三维半导体存储器装置，并且更具体地，涉及具有提高的可靠性的三维半导体存储器装置。
背景技术
需要提高半导体存储器装置的集成度，以满足消费者所要求的优异性能和低价格。在二维或平面半导体存储器装置的情况下，难以减小单位存储器单元所占据的面积，因此，难以提高集成度。因此，已经提出包括三维布置的存储器单元的三维半导体存储器装置。有必要提高三维半导体存储器装置的可靠性。
发明内容
根据实施例的一方面，一种三维半导体存储器装置可以包括：外围电路结构；单元阵列结构，其位于所述外围电路结构上方；以及外围接触过孔结构，其将所述单元阵列结构连接到所述外围电路结构，所述外围接触过孔结构包括：第一外围接触过孔结构，其位于所述外围电路结构中的第一贯通区域中；以及第二外围接触过孔结构，其位于所述外围电路结构中的第二贯通区域中，所述第二贯通区域在所述外围电路结构上方与所述第一贯通区域间隔开，并且所述第二外围接触过孔结构的第二临界尺寸与所述第一外围接触过孔结构的第一临界尺寸之间的差根据包括在所述第二贯通区域和所述第一贯通区域中的材料层被不同地配置。
根据实施例的另一方面，一种三维半导体存储器装置可以包括：外围电路结构；单元阵列结构，其位于所述外围电路结构上方；以及外围接触过孔结构，其将所述单元阵列结构连接到所述外围电路结构，所述外围接触过孔结构包括：第一外围接触过孔结构，其位于所述外围电路结构的第一贯通区域中；第二外围接触过孔结构，其位于第二贯通区域中，所述第二贯通区域在所述外围电路结构上方在第一方向上与所述第一贯通区域间隔开；以及第三外围接触过孔结构，其位于第三贯通区域中，所述第三贯通区域在第二方向上与所述第一贯通区域间隔开，其中，所述第一外围接触过孔结构、所述第二外围接触过孔结构和所述第三外围接触过孔结构分别具有第一临界尺寸、第二临界尺寸和第三临界尺寸，并且所述第一临界尺寸、所述第二临界尺寸和所述第三临界尺寸之间的差根据包括在所述第一贯通区域、所述第二贯通区域和所述第三贯通区域中的材料层被不同地配置。
根据实施例的又一方面，一种三维半导体存储器装置包括：外围电路结构，其位于基板上；半导体层，其位于所述外围电路结构上方，所述半导体层包括彼此间隔开的中间绝缘层；单元阵列结构，其位于所述半导体层和所述中间绝缘层上方，所述单元阵列结构包括单元阵列区域、位于所述单元阵列区域的一侧并电连接到所述单元阵列区域的延伸区域、以及位于所述延伸区域的一侧的外围区域；以及外围接触过孔结构，其穿过所述单元阵列结构和所述中间绝缘层并且电连接到所述外围电路结构，其中，所述外围接触过孔结构包括：第一外围接触过孔结构，其位于第一贯通区域中；第二外围接触过孔结构，其位于第二贯通区域中，所述第二贯通区域位于所述外围区域中并且在第一方向上与所述第一贯通区域间隔开；以及第三外围接触过孔结构，其位于第三贯通区域中，所述第三贯通区域位于所述单元阵列区域中并且在第二方向上与所述第一贯通区域间隔开，并且其中，所述第一外围接触过孔结构、所述第二外围接触过孔结构和所述第三外围接触过孔结构分别具有第一临界尺寸、第二临界尺寸和第三临界尺寸，所述第一临界尺寸、所述第二临界尺寸和所述第三临界尺寸之间的差根据包括在所述第一贯通区域、所述第二贯通区域和所述第三贯通区域中的材料层被不同地配置。
附图说明
通过参照附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，在附图中：
图1和图2是根据实施例的三维半导体存储器装置的电路图；
图3是根据实施例的三维半导体存储器装置的组件的框图；
图4是根据实施例的三维半导体存储器装置的结构的透视图；
图5是根据实施例的三维半导体存储器装置的概念性俯视图；
图6是沿图5中的线Ⅰ-Ⅰ'的概念性截面图；
图7是图6中的部分“EN”的放大图；
图8是沿图5中的线Ⅱ-Ⅱ'的概念性截面图；
图9是沿图5中的线Ⅲ-Ⅲ'的概念性截面图；
图10是根据实施例的三维半导体存储器装置的概念性俯视图；
图11是沿图10中的线Ⅳ-Ⅳ'的概念性截面图；
图12是沿图10中的线Ⅴ-Ⅴ'的概念性截面图；
图13是根据实施例的三维半导体存储器装置的概念性俯视图；
图14是沿图13中的线Ⅵ-Ⅵ'的概念性截面图；
图15A至图15C是根据实施例的制造三维半导体存储器装置的方法中的各阶段的概念性截面图；
图16是根据实施例的三维半导体存储器装置的贯通区域中的外围接触过孔结构的形状的概念性截面图；
图17是根据实施例的三维半导体存储器装置的贯通区域中的外围接触过孔结构的形状的概念性截面图；
图18是用于形成根据实施例的三维半导体存储器装置的外围接触过孔结构的掩模布局的俯视图；和
图19是用于描述根据实施例的三维半导体存储器装置中的根据区域的外围接触过孔结构的临界尺寸之间的差的示图。
具体实施方式
在下文中，将参照附图详细描述实施例。在附图中，相同的附图标记用于相同的组件，并且将省略其重复描述。
即使在没有被供电时，三维半导体存储器装置也保持保存的数据。NAND闪速存储器装置被描述为三维半导体存储器装置的示例。因此，描述可以直接应用于NAND闪速存储器装置。三维半导体存储器装置可以被称为垂直非易失性存储器装置。
图1和图2是根据实施例的三维半导体存储器装置的电路图。
详细地，图1和图2分别是三维半导体存储器装置100(即，NAND闪速储存器装置)的二维电路图和三维电路图。在三维半导体存储器装置100中，N个单元晶体管M0至Mn串联连接并形成单元串S。单元晶体管M0至Mn可以是存储器单元。单元串S可以并联连接在位线BL0至BLn与接地选择线GSL之间。
三维半导体存储器装置100可以包括其中单元晶体管M0至Mn串联连接的单元串S、用于选择单元晶体管M0至Mn的字线WL0至WLn、以及配置为驱动字线WL0至WLn的行解码器2。三维半导体存储器装置100还可以包括连接到单元串S的一侧并连接到串选择晶体管ST1的串选择线SSL、连接到串选择晶体管ST1的漏极的位线BL0至BLn、以及连接到单元串S的另一侧并连接到接地选择晶体管ST2的接地选择线GSL。另外，在三维半导体存储器装置100中，公共源极线CSL可以连接到接地选择晶体管ST2的源极。
三维半导体存储器装置100可以通过包括单元串S以及分别连接在单元串S上方和下方的串选择晶体管ST1和接地选择晶体管ST2来构造单位串US。尽管图1和图2示出了通过将一个串选择晶体管ST1和一个接地选择晶体管ST2连接到单元串S来构造单位串US，但是可以包括两个或更多个串选择晶体管ST1，并且可以包括两个或更多个接地选择晶体管ST2。
多个单元晶体管(例如，2m(m是等于或大于1的自然数)个单元晶体管M0至Mn)可以被包括在一个单元串S中。大约两个、四个、八个或十六个单元晶体管M0至Mn可以串联连接到一个单元串S。为方便起见，图1和图2仅示出了单元晶体管M0至Mn中的四个单元晶体管，并且仅示出了字线WL0至WLn中的四条字线。
在图2中，X方向(第一方向)可以是字线WL0至WLn延伸的方向，即字线方向。垂直于X方向(第一方向)的Y方向(第二方向)可以是位线BL0至BLn延伸的方向，即位线方向。Z方向(第三方向)可以是垂直于由字线WL0至WLn和位线BL0至BLn构造的平面的方向。X方向和Y方向可以分别是在结构上与基板50的表面(见图6、图8和图9)或半导体层103的表面(见图6、图8和图9)平行的第一水平方向和第二水平方向，并且Z方向可以是与基板50的表面(见图6、图8和图9)或半导体层103的表面(见图6、图8和图9)垂直的垂直方向。
图3是三维半导体存储器装置100的组件的框图。例如，三维半导体存储器装置100可以包括单元阵列1和外围电路，例如，行解码器2、页缓冲器3和列解码器4。
单元阵列1可以是包括以上参照图1和图2描述的多个存储器单元的三维单元阵列。单元阵列1可以包括如上所述的包括单元晶体管M0至Mn的存储器单元、以及电连接到包括单元晶体管M0至Mn的存储器单元的多条字线WL0至WLn和多条位线BL0至BLn。在实施例中，单元阵列1可以包括作为数据擦除单元的多个存储器块BLK0至BLKn。
行解码器2选择单元阵列1的字线WL0至WLn(见图1和图2)。行解码器2根据地址信息选择单元阵列1的存储器块BLK0至BLKn中的一个存储器块，并且选择所选择的存储器块(BLK0至BLKn之一)的字线WL0至WLn(见图1和图2)中的一条字线。响应于控制电路的控制，行解码器2可以将从电压产生电路产生的字线电压提供给所选择的字线和未选择的字线。
页缓冲器3在包括单元晶体管M0至Mn(见图1)的存储器单元上写入信息，或者读取存储在包括单元晶体管M0至Mn(见图1)的存储器单元中的信息。根据操作模式，页缓冲器3可以临时存储要存储在存储器单元中的数据或读出存储在存储器单元中的数据。页缓冲器3可以在编程操作模式下用作写入驱动器电路，并且可以在读取操作模式下用作读出放大器电路。
列解码器4可以连接到单元阵列1的位线BL0至BLn(见图1和图2)。列解码器4可以提供页缓冲器3和外部装置(例如，储存器控制器)之间的数据传输路径。
图4是三维半导体存储器装置100的结构的透视图。如图4所示，三维半导体存储器装置100可以包括外围电路结构PS和单元阵列结构CS。单元阵列结构CS可以堆叠在外围电路结构PS上。外围电路结构PS和单元阵列结构CS可以在俯视图中重叠。
单元阵列结构CS可以包括单元阵列1(见图3)。单元阵列结构CS可以包括作为数据擦除单元的多个存储器块BLK0至BLKn(其中，n是正整数)。存储器块BLK0至BLKn中的每一个可以包括具有三维结构(或垂直结构)的单元阵列1(见图3)。如以上参照图1和图2所描述的，单元阵列1可以包括具有三维地布置的多个单元晶体管M0至Mn(见图1)的存储器单元、以及电连接到存储器单元的多条字线WL0至WLn和多条位线BL0至BL2。
外围电路结构PS可以包括配置为控制单元阵列1的外围电路。外围电路结构PS包括如图3所示的行解码器2、页缓冲器3和列解码器4中的至少一个，并且附加地，外围电路结构PS可以包括配置为控制存储器块BLK0至BLKn的控制电路。
在下文中，将描述根据实施例的三维半导体存储器装置100的各种布局图及其结构。在下文中描述的布局和结构的实施例可以独立地或组合地使用以实施三维半导体存储器装置。在下文中描述的布局图不用于限制实施例，并且相同或相似的附图标记指示相同或相似的构件。
图5是根据实施例的三维半导体存储器装置100的概念性俯视图。图6是沿图5中的线Ⅰ-Ⅰ'的概念性截面图，图7是图6中的部分“EN”的放大图，图8是沿图5中的线Ⅱ-Ⅱ'的概念性截面图，并且图9是沿图5中的线Ⅲ-Ⅲ'的概念性截面图。
参照图6以及图8至图9，在根据实施例的三维半导体存储器装置100中，外围电路结构80可以布置在基板50上。外围电路结构80可以对应于图4中所示的外围电路结构PS。基板50可以包括半导体基板，该半导体基板可以包括例如硅的半导体材料。基板50可以被称为下基板。例如，基板50可以包括单晶硅基板。外围电路结构80可以包括参照图3描述的行解码器2、页缓冲器3和列解码器4中的至少一个。
另外，外围电路结构80可以包括外围晶体管PTR、可以电连接到外围晶体管PTR的外围布线结构66、以及覆盖外围晶体管PTR和外围布线结构66的下绝缘层70。下绝缘层70可以包括例如氧化硅层。外围晶体管PTR可以包括可以由基板50上的场区域55f限定的有源区域55a、以及形成在有源区域55a上方的外围栅极PG。外围布线结构66可以包括下外围布线62和在下外围布线62上方的上外围布线64。
上外围布线64和下外围布线62可以包括金属材料，例如，钨或铜。在一些实施例中，上外围布线64的厚度可以大于下外围布线62的厚度。
半导体层103可以布置在外围电路结构80上。在一些实施例中，半导体层103可以包括例如硅层或多晶硅层。在一些实施例中，半导体层103可以被称为上基板。半导体层103可以包括例如在X方向上彼此间隔开的多个中间绝缘层104。可以通过对半导体层103进行图案化以形成开口，然后通过在开口中填充绝缘层来形成中间绝缘层104。中间绝缘层104可以包括例如氧化硅。
堆叠结构173可以布置在半导体层103和中间绝缘层104上。堆叠结构173可以包括栅极水平图案170L、170M1、170M2和170U。栅极水平图案170L、170M1、170M2和170U可以包括焊盘区域P，焊盘区域P在第一区域A1中在垂直方向Z上彼此间隔开地堆叠并且从第一区域A1在第一水平方向X上延伸到第二区域A2中，然后被布置成台阶形状。焊盘区域P不限于图中所示的台阶形状，并且可以修改为各种形状。
垂直方向Z可以是垂直于半导体层103的顶表面103s的方向，并且第一水平方向X可以是平行于或水平于半导体层103的顶表面103s的方向。在一些实施例中，第一区域A1可以是参照图2和图3描述的单元阵列1所位于的单元阵列区域。
在一些实施例中，第二区域A2可以在第一区域A1的例如在X方向上的一侧或两侧。例如，第二区域A2可以在第一区域A1的右侧和左侧。第二区域A2可以是这样的区域：在该区域中，栅极水平图案170L、170M1、170M2和170U从第一区域A1延伸并且形成焊盘区域P。第二区域A2可以是电连接到单元阵列区域(即，第一区域A1)的延伸区域。半导体层103的其中未形成栅极水平图案170L、170M1、170M2和170U的第三区域B可以被称为外围区域。
栅极水平图案170L、170M1、170M2和170U可以包括下栅极水平图案170L、下栅极水平图案170L上的上栅极水平图案170U以及下栅极水平图案170L和上栅极水平图案170U之间的中间栅极水平图案170M1和170M2。为方便起见，图8示出了堆叠成四个的中间栅极水平图案170M1和170M2。然而，根据需要，中间栅极水平图案170M1和170M2可以堆叠成几十个或数百个。
栅极水平图案170L、170M1、170M2和170U可以布置在第一区域A1中并且从第一区域A1延伸到第二区域A2中。焊盘区域P可以被限定为与位于栅极水平图案170L、170M1、170M2和170U的相对更高部分处的栅极水平图案不重叠的区域。
在一些实施例中，如在图8中的第一水平方向X上看到的，焊盘区域P可以被配置为这样的形状：在该形状中，多个台阶被顺序地布置成远离第一区域A1且与第一区域A1间隔开。如在图9中的第二水平方向Y上看到的，焊盘区域P可以被配置为这样的形状：在该形状中，台阶相对于分离结构184中的任何一个布置在两侧。第二水平方向Y可以平行于或水平于半导体层103的顶表面103s并且垂直于第一水平方向X。焊盘区域P不限于图8和图9所示的台阶形状，并且可以以各种形状修改和布置。
中间栅极水平图案170M1和170M2可以包括第一中间栅极水平图案170M1和在第一中间栅极水平图案170M1上方的第二中间栅极水平图案170M2。在一些实施例中，如图8所示，在中间栅极水平图案170M1和170M2的中间部分，即，在第一中间栅极水平图案170M1和第二中间栅极水平图案170M2彼此接触的部分中，在第一水平方向X上的宽度被配置为不同，但是也可以被配置为相同。在第一区域A1和第二区域A2中，上栅极水平图案170U可以通过绝缘图案133在第二水平方向(Y方向)上分开。绝缘图案133可以包括例如氧化硅。
栅极水平图案170L、170M1、170M2和170U可以包括栅电极。下栅极水平图案170L可以是参照图2描述的接地选择线GSL。上栅极水平图案170U可以是参照图2描述的串选择线SSL。在一些实施例中，中间栅极水平图案170M1和170M2可以是参照图1和图2描述的字线WL。
堆叠结构173可以包括层间绝缘层112。层间绝缘层112可以以与栅极水平图案170L、170M1、170M2和170U交替移位的方式重复堆叠。例如，层间绝缘层112可以分别布置在栅极水平图案170L、170M1、170M2和170U下方。层间绝缘层112可以包括例如氧化硅。
第一上绝缘层120以及第二上绝缘层125和125'可以布置在第一区域A1、第二区域A2和第三区域B中。第一上绝缘层120以及第二上绝缘层125和125'可以包括例如氧化硅。第一上绝缘层120的顶表面以及第二上绝缘层125和125'的顶表面可以在同一平面上。
第一上绝缘层120可以布置在第一区域A1中，并且第二上绝缘层125和125'可以布置在除了第一区域A1以外的区域中，即，在第二区域A2和第三区域B中。第一区域A1中的堆叠结构173可以被第一上绝缘层120覆盖，并且第二区域A2中的堆叠结构173可以被第二上绝缘层125和125'覆盖。第三区域B可以仅被第二上绝缘层125覆盖。
如图5和图8所示，可以在第二区域A2中布置包括第二上绝缘层125'以及模制结构112'和114'的第一贯通区域320。在广义上，第一贯通区域320可以包括中间绝缘层104。模制结构112'和114'可以分别是层间绝缘层112'和模制绝缘层114'(例如，模制结构112'和层间绝缘层112'可以互换使用，并且模制结构114'和模制绝缘层114'可以互换使用)。第一贯通区域320中的第一外围接触过孔结构183a可以穿过第二上绝缘层125'、模制结构112'和114'以及中间绝缘层104，并且可以在垂直方向Z上延伸。第一贯通区域320可以包括例如氧化硅。第一贯通区域320中的第二上绝缘层125'的厚度可以是T1。
多个覆盖绝缘层可以布置在第一上绝缘层120以及第二上绝缘层125和125'上。多个覆盖绝缘层可以包括第一覆盖绝缘层148和148'、第二覆盖绝缘层185和第三覆盖绝缘层187。第一覆盖绝缘层148和148'、第二覆盖绝缘层185和第三覆盖绝缘层187中的每一个可以包括基于氧化物的绝缘材料，例如，氧化硅。在广义上，第一贯通区域320可以包括层间绝缘层112'、模制绝缘层114'、第二上绝缘层125'和第一覆盖绝缘层148'。
穿过堆叠结构173的垂直沟道结构146c可以布置在第一区域A1中。垂直沟道结构146c可以在垂直方向Z上穿过堆叠结构173和第一上绝缘层120。
第一外围接触过孔结构183a可以布置在上外围布线64的第一外围焊盘部分64a上。布置在第一贯通区域320中的第一外围接触过孔结构183a可以接触上外围布线64的第一外围焊盘部分64a，在垂直方向Z上延伸，并且顺序地穿过下绝缘层70、半导体层103、模制结构112'和114'、第二上绝缘层125'和第一覆盖绝缘层148'。
如图5所示，包括第二上绝缘层125的第二贯通区域322可以布置在第三区域B中。第二贯通区域322可以在第一水平方向上(例如，沿X方向)与第一贯通区域320隔开地布置。如图8所示，布置在第二贯通区域322中的第二外围接触过孔结构183b可以在垂直方向Z上穿过第二上绝缘层125和中间绝缘层104。第二上绝缘层125在第二贯通区域322中的厚度可以是大于T1的T2。第二贯通区域322可以包括例如氧化硅。
如上所述，第二外围接触过孔结构183b可以布置在第二贯通区域322中。第二外围接触过孔结构183b可以布置在上外围布线64的第二外围焊盘部分64b上。第二外围接触过孔结构183b可以接触上外围布线64的第二外围焊盘部分64b，在垂直方向Z上延伸，并且顺序地穿过下绝缘层70、中间绝缘层104、第二上绝缘层125和第一覆盖绝缘层148。
第一外围接触过孔结构183a和第二外围接触过孔结构183b可以具有相同的截面结构和相同的平面形状。例如，第一外围接触过孔结构183a和第二外围接触过孔结构183b可以各自包括贯通孔180和围绕贯通孔180的侧面的接触间隔件157。贯通孔180可以包括导电柱。贯通孔180可以包括金属氮化物(例如，氮化钛(TiN))和/或金属(例如，钨)。接触间隔件157可以包括例如氧化硅。
第一外围接触过孔结构183a和第二外围接触过孔结构183b的顶表面可以在同一平面上。第一外围接触过孔结构183a和第二外围接触过孔结构183b的顶表面可以在距离半导体层103的顶表面103s相同的高度处。
第一外围接触过孔结构183a可以在第一外围接触孔150a中。可以通过选择性地蚀刻包括在第一贯通区域320中的第一覆盖绝缘层148'和第二上绝缘层125'，中间绝缘层104和下绝缘层70来形成第一外围接触孔150a。第二外围接触过孔结构183b可以在第二外围接触孔150b中。可以通过选择性地蚀刻包括在第二贯通区域322中的第一覆盖绝缘层148和第二上绝缘层125，中间绝缘层104和下绝缘层70来形成第二外围接触孔150b。
在制造过程中，可以同时形成第一外围接触孔150a和第二外围接触孔153b。在实施例中，由分别形成在第一外围接触孔150a和第二外围接触孔153b中的第一外围接触过孔结构183a和第二外围接触过孔结构183b的临界尺寸之间的差限定的偏斜(skew)根据包括在第一贯通区域320和第二贯通区域322中的材料层而被不同地配置。例如，由于第一外围接触孔150a和第二外围接触孔153b是通过具有相同总厚度的不同层的组合形成的，因此第一外围接触孔150a和第二外围接触孔153b可以同时形成为具有不同的宽度，例如，具有不同直径的通孔，从而通过它们各自的层增加第一外围接触孔150a和第二外围接触孔153b中的每一个的稳定性。
换句话说，在实施例中，由第二外围接触过孔结构183b的第二临界尺寸CD2与第一外围接触过孔结构183a的第一临界尺寸CD1之间的差限定偏斜，并且基于第一临界尺寸CD1或第二临界尺寸CD2将偏斜调整为10％或更低。例如，第二外围接触过孔结构183b的第二临界尺寸CD2与第一外围接触过孔结构183a的第一临界尺寸CD1之间的差可以被调整为10％或更低。通过这样做，可以提高三维半导体存储器装置100的可靠性。临界尺寸将在后面详细描述。
穿过堆叠结构173的垂直沟道结构146c可以布置在第一区域A1中。如图6所示，垂直沟道结构146c可以包括下垂直区域146L、在下垂直区域146L上方的上垂直区域146U、以及在下垂直区域146L和上垂直区域146U之间的宽度变化区域146V。
下垂直区域146L和上垂直区域146U中的每一个可以具有随着在垂直方向Z上距离上基板103的顶表面103s的距离增加而例如在Y方向上增加的宽度。因此，下垂直区域146L的上部区域的宽度可以大于上垂直区域146U的下部区域的宽度。宽度变化区域146V可以是从下垂直区域146L的顶部的相对较大宽度变化到上垂直区域146U的底部的相对较小宽度的区域。
如图6和图7所示，垂直沟道结构146c可以包括沟道半导体层140和位于沟道半导体层140和堆叠结构173之间的栅极电介质结构138。栅极电介质结构138可包括隧道电介质层138a、信息存储层138b和阻挡电介质层138c。隧道电介质层138a可以包括例如氧化硅和/或掺杂有杂质的氧化硅。阻挡电介质层138c可以包括例如氧化硅和/或高k电介质材料。信息存储层138b可以包括能够存储信息的材料，例如，氮化硅。
垂直沟道结构146c可以在垂直方向Z上穿过堆叠结构173以穿过第一上绝缘层120。分离结构184可以布置在半导体层103上。在一些实施例中，分离结构184可以穿过堆叠结构173。
在第一区域A1中，分离结构184可以穿过堆叠结构173，在垂直方向Z上延伸，并且穿过第一上绝缘层120和第一覆盖绝缘层148。分离结构184可以在第一水平方向X上延伸并且在第二水平方向Y上分离堆叠结构173。
在与第一区域A1和第二区域A2交叉的分离结构184之间，堆叠结构173未被第二区域A2中的第一贯通区域320完全切割，并且可以通过围绕第一贯通区域320的连接区域173i连续地连接(图5)。例如，在第二区域A2中具有焊盘区域的栅极水平图案(即，第一中间栅极水平图案170M1和第二中间栅极水平图案170M2以及下栅极水平图案170L)可以从围绕第一贯通区域320的焊盘区域P(即，连接区域173i)连续地延伸到第一区域A1中。
分离结构184中的每一个可以包括分离芯图案181和在分离芯图案181的侧表面上的分离间隔件175。分离芯图案181可以包括导电材料。在实施例中，分离芯图案181可以是公共源极线。分离间隔件175可以包括绝缘材料，例如，氧化硅。
堆叠结构173可以包括电介质层168，该电介质层168可以覆盖栅极水平图案170L、170M1、170M2和170U的顶表面和底表面，并且延伸到栅极水平图案170L、170Ml、170M2和170U的一些侧表面。电介质层168可以包括高k电介质，例如，氧化铝。
可以布置垂直沟道结构146c上的位线接触塞191，栅极水平图案170L、170M1、170M2和170U的焊盘区域P上的栅极接触塞189，第一外围接触过孔结构183a上的第一外围接触塞192a以及第二外围接触过孔结构183b上的第二外围接触塞192b。位线193b、串选择栅极连接布线193s、字线连接布线193w、接地选择栅极连接布线193g、第一外围连接布线194a和第二外围连接布线194b可以布置在第三覆盖绝缘层187上。
位线193b可以经由位线接触塞191电连接到垂直沟道结构146c。串选择栅极连接布线193s可以经由上栅极水平图案170U的焊盘区域P上的栅极接触塞189电连接到上栅极水平图案170U。
字线连接布线193w可以经由位于第一中间栅极水平图案170M和第二中间栅极水平图案170M2上方的栅极接触塞189电连接到第一中间栅极水平图案170M1和第二中间栅极水平图案170M2。接地选择栅极连接布线193g可以经由下栅极水平图案170L的焊盘区域P上的栅极接触塞189电连接到下栅极水平图案170L。在一些实施例中，连接到上栅极水平图案170U的栅极接触塞189可以是伪栅极接触塞189d。
第一外围连接布线194a可以连接到串选择栅极连接布线193s和至少一些字线连接布线193w。第二外围连接布线194b可以连接到接地选择栅极连接布线193g和至少一些字线连接布线193w。字线连接布线193w可以经由第一外围连接布线194a和第二外围连接布线194b连接到外围电路结构80。
图10是根据实施例的三维半导体存储器装置的概念性俯视图。图11是沿图10中的线Ⅳ-Ⅳ'的概念性截面图，并且图12是沿图10中的线Ⅴ-Ⅴ'的概念性截面图。
详细地，除了三维半导体存储器装置100-1还包括第一区域A1中的第三贯通区域420之外，三维半导体存储器装置100-1可以与图5至图9所示的三维半导体存储器装置100相同。在图10至图12中，将仅简要描述或省略先前参照图5至图9描述的元件。
参照图10至图12，在三维半导体存储器装置100-1中，第三贯通区域420可以布置在第一区域A1中。第三贯通区域420可以包括第一上绝缘层120'、模制结构112'和114'以及中间绝缘层104。在广义上，第三贯通区域420可以包括第一覆盖绝缘层148'。
第三外围接触过孔结构183c可以布置在第三贯通区域420中。第三外围接触过孔结构183c可以布置在上外围布线64的第三外围焊盘部分64c上方。第三外围接触过孔结构183c可以接触上外围布线64的第三外围焊盘部分64c，在垂直方向Z上延伸，并且可以顺序地穿过下绝缘层70、中间绝缘层104、第一上绝缘层102'和第一覆盖绝缘层148'。
如上所述，第一贯通区域320可以布置在第二区域A2中。在第二区域A2中的第一贯通区域320可以穿过第二上绝缘层125'、模制结构112'和114'以及中间绝缘层104，并且在垂直方向上延伸。第一贯通区域320和第三贯通区域420中的模制结构112'和114'可以包括层间绝缘层112'和模制绝缘层114'。
第一外围接触过孔结构183a可以布置在第一贯通区域320中。第一外围接触过孔结构183a可以接触上外围布线64的第一外围焊盘部分64a，在垂直方向Z上延伸，并且可以顺序地穿过下绝缘层70、中间绝缘层104、模制结构112'和114'、第二上绝缘层125'和第一覆盖绝缘层148'。
第三外围接触过孔结构183的顶表面和第一外围接触过孔结构183a的顶表面可以在同一平面上。第三外围接触过孔结构183c的顶表面和第一外围接触过孔结构183a的顶表面可以在距离半导体层103的顶表面103s相同的高度处。
第三外围接触过孔结构183c可以在第三外围接触孔150c中。可以通过选择性地蚀刻包括在第三贯通区域420中的第一覆盖绝缘层148'、第一上绝缘层120'以及模制结构112'和114'，以及中间绝缘层104和下绝缘层70来形成第三外围接触孔150c。
如上所述，第一外围接触过孔结构183a可以在第一外围接触孔150a中。可以通过选择性地蚀刻第一覆盖绝缘层148'、第二上绝缘层125'、模制结构112'和114'、以及中间绝缘层104和下绝缘层70来形成第一外围接触孔150a。
在制造过程中，可以同时形成第三外围接触孔150c和第一外围接触孔150a。在实施例中，由分别形成在第三外围接触孔150c和第一外围接触孔153a中的第三外围接触过孔结构183c和第一外围接触过孔结构183a的临界尺寸之间的差限定的偏斜根据包括在第三贯通区域420和第一贯通区域320中的材料层而被不同地配置。
换句话说，在实施例中，由第三外围接触过孔结构183c的第三临界尺寸CD3与第一外围接触过孔结构183a的第一临界尺寸CD1之间的差限定的偏斜参照第一临界尺寸CD1或第三临界尺寸CD3被调整为10％或更小。通过这样做，可以提高三维半导体存储器装置100-1的可靠性。
图13是根据实施例的三维半导体存储器装置的概念性俯视图。图14是沿图13的线Ⅵ-Ⅵ'的概念性截面图。
详细地，除了第一贯通区域320'在第一水平方向(X方向)上形成在三维半导体存储器装置100-2的第二区域A2的中间部分中之外，三维半导体存储器装置100-2可以与图5至图9所示的三维半导体存储器装置100相同。在图13和图14中，将仅简要描述或省略先前参照图5至图9描述的元件。
参照图13和图14，在三维半导体存储器装置100-2中，第一贯通区域320'可以在第一水平方向(X方向)上布置在第二区域A2的中间部分。第一贯通区域320'可以包括第二上绝缘层125'以及模制结构112'和114'。在广义上，第一贯通区域320'可以包括中间绝缘层104。第一贯通区域320'中的第二上绝缘层125'的厚度可以是T3。
第二上绝缘层125'的厚度T3可以大于图8中的第一贯通区域320中的第二上绝缘层125'的厚度T1，并且小于图8中的第二贯通区域322的厚度T2。第二上绝缘层125'的厚度T3可以根据第二区域A2中的第一贯通区域320'在第一水平方向(X方向)上的位置而变化。模制结构112'和114'可以包括层间绝缘层112'和模制绝缘层114'。在广义上，第一贯通区域320'可以是穿过第一覆盖绝缘层148'的区域。
第一外围接触过孔结构183a'可以布置在第一贯通区域320'中。第一外围接触过孔结构183a'可以布置在上外围布线64的第一外围焊盘部分64a的上方。第一外围接触过孔结构183a'可以接触上外围布线64的第一外围焊盘部分64a，在垂直方向Z上延伸，并且顺序地穿过下绝缘层70、中间绝缘层104、模制结构112'和114'、第二上绝缘层125'和第一覆盖绝缘层148'。
如上所述，第二贯通区域322可以布置在第三区域B中。第二贯通区域322中的第二外围接触过孔结构183b可以在第三区域B中在垂直方向Z上穿过第二上绝缘层125。
第二外围接触过孔结构183b可以布置在第二贯通区域322中。第二外围接触过孔结构183b可以接触上外围布线64的第二外围焊盘部分64b，在垂直方向Z上延伸，并且顺序地穿过下绝缘层70、中间绝缘层104、第二上绝缘层125和第一覆盖绝缘层148。
第一外围接触过孔结构183a'的顶表面和第二外围接触过孔结构183b的顶表面可以在同一平面上。第一外围接触过孔结构183'的顶表面和第二外围接触过孔结构183b的顶表面可以在距离半导体层103的顶表面103s相同的高度处。
第一外围接触过孔结构183a'可以在第一外围接触孔150a'中。可以通过选择性地蚀刻包括在第二贯通区域322中的第一覆盖绝缘层148'和第二上绝缘层125，以及中间绝缘层104和下绝缘层70来形成第二外围接触孔150b。
如上所述，第一外围接触过孔结构183a'可以在第一外围接触孔150a'中。可以通过选择性地蚀刻包括在第一贯通区域320中的第一覆盖绝缘层148'、第二上绝缘层125'以及模制结构112'和114'，以及中间绝缘层104和下绝缘层70来形成第一外围接触孔150'。
在制造过程中，可以同时形成第一外围接触孔150a'和第二外围接触孔150b。在实施例中，由分别形成在第一外围接触孔150a'和第二外围接触孔150b中的第一外围接触过孔结构183a'和第二外围接触过孔结构183b的临界尺寸之间的差限定的偏斜根据包括在第一贯通区域320'和第二贯通区域322中的材料层而被不同地配置。
换句话说，在实施例中，由第一外围接触过孔结构183'的临界尺寸CD1'与第二外围接触过孔结构183b的第二临界尺寸CD2之间的差限定的偏斜基于第一临界尺寸CD1或第二临界尺寸CD2而被调整为10％或更小。通过这样做，可以提高三维半导体存储器装置100-2的可靠性。
图15A至图15C是根据实施例的制造三维半导体存储器装置的方法中的各阶段的概念性截面图。详细地，图15A至图15C是形成外围接触过孔结构183a、183a'、183a”、183b和183c的方法的各阶段，并且为方便起见，未示出垂直沟道结构等。
参照图15A，外围电路结构80形成在基板50上。基板50可以包括第一区域A1、第二区域A2和第三区域B。第一区域A1可以是上述单元阵列位于其中的单元阵列区域。第二区域A2可以是电连接到单元阵列区域(即，连接到第一区域A1)的延伸区域。第三区域B可以是位于第二区域A2的一侧的外围区域，例如，第二区域A2可以沿X方向在第一区域A1和第三区域B之间。
如上所述，基板50可以包括由场区域55f、外围栅极PG和外围晶体管PTR限定的有源区域55a。半导体层103和中间绝缘层104形成在外围电路结构80上。如上所述，可以通过对半导体层103进行图案化以形成开口并在开口中填充绝缘层来形成中间绝缘层104。中间绝缘层104可以包括例如氧化硅。
多个层间绝缘层112和多个模制绝缘层114顺序地沉积在半导体层103和中间绝缘层104上，并且被图案化以形成多个平坦结构FP1、FP2、FP3、FP4和FP5以及多个台阶型结构Sa、Sb、Sc和Sd。平坦结构FP1、FP2、FP3、FP4和FP5的宽度在第一水平方向(X方向)上彼此相同。即使当平坦结构FP1、FP2、FP3、FP4和FP5在外围电路结构80上变为彼此间隔开时，平坦结构FP1、FP2、FP3、FP4和FP5中的每一个也具有相同的宽度。台阶型结构Sa、Sb、Sc和Sd的宽度在远离外围电路结构80的第一水平方向(X方向)上减小。在第二区域A2中，平坦结构FP2、FP3和FP4可以位于台阶型结构Sa、Sb、Sc和Sd之间。尽管平坦结构FP1、FP2、FP3、FP4和FP5的数量以及台阶型结构Sa、Sb、Sc和Sd的数量可以很大，但是仅示出了五个平坦结构FP1、FP2、FP3、FP4和FP5以及四个台阶型结构Sa、Sb、Sc和Sd。
参照图15B，在第一区域A1、第二区域A2和第三区域B的台阶型结构Sa、Sb、Sc和Sd以及平坦结构FP1、FP2、FP3、FP4和FP5上形成第一上绝缘层120和第二上绝缘层125。第一区域A1的平坦结构FP1可以被第一上绝缘层120覆盖，并且第二区域A2和第三区域B的平坦结构FP2、FP3、FP4和FP5以及台阶型结构Sa、Sb、Sc和Sd被第二上绝缘层125覆盖。第一上绝缘层120的顶表面和第二上绝缘层125的顶表面彼此可以在同一平面上，例如，可以在同一水平。
参照图15C，形成穿过第二区域A2中的第二上绝缘层125、模制结构112'和114'以及中间绝缘层104的第一外围接触过孔结构183a、183a'和183a”。第一外围接触过孔结构183a、183a'和183a”可以形成在平坦结构FP2、FP3和FP4中。
可以通过选择性地蚀刻第二上绝缘层125、模制结构112'和114'以及中间绝缘层104来形成第一外围接触过孔结构183a、183a'和183a”。第一外围接触过孔结构183a、183a'和183a”可以分别具有不同厚度的被蚀刻的第二上绝缘层125以及模制结构112'和114'。
形成穿过第三区域B中的第二上绝缘层125和中间绝缘层104的第二外围接触过孔结构183b。通过选择性地蚀刻第二上绝缘层125和中间绝缘层104来形成第二外围接触过孔结构183b。
在第一区域A1中，形成穿过第一上绝缘层120、模制结构112'和114'、以及中间绝缘层104的第三外围接触过孔结构183c。通过选择性地蚀刻第一上绝缘层120、模制结构112'和114'、以及中间绝缘层104来形成第三外围接触过孔结构183c。
同时形成第一外围接触过孔结构183a、183a'和183a”，第二外围接触过孔结构183b和第三外围接触过孔结构183c。当同时形成第一外围接触过孔结构183a、183a'和183a”，第二外围接触过孔结构183b和第三外围接触过孔结构183c时，被选择性蚀刻的蚀刻材料层不同，并且因此，第一外围接触过孔结构183a、183a'和183a”，第二外围接触过孔结构183b和第三外围接触过孔结构183c的临界尺寸之间的差可导致可靠性降低。因此，实施例可以通过根据蚀刻材料层的厚度和类型具体地配置第一外围接触过孔结构183a、183a'和183a”的不同的第一临界尺寸，第二外围接触过孔结构183b的第二临界尺寸和第三外围接触过孔结构183c的第三临界尺寸来提高可靠性。
图16是根据实施例的可以布置在三维半导体存储器装置的贯通区域中的外围接触过孔结构的形状的概念性截面图。
详细地，如上所述，图16的(b)对应于形成在第二区域A2的第一贯通区域320中的第一外围接触过孔结构183a。第一贯通区域320可以包括模制结构112'和114'以及具有厚度T1的第二上绝缘层125'。第一外围接触过孔结构183a可以穿过第二上绝缘层125'、模制结构112'和114'、中间绝缘层104和下绝缘层70，并且可以连接到上外围布线64。
第一外围接触过孔结构183a的第一临界尺寸可以是CD1。第一临界尺寸CD1可以包括第一外围接触过孔结构183a的底部处的第一底部临界尺寸CD1(B)、第一外围接触过孔结构183a的中部处的第一中间临界尺寸CD1(M)、以及第一外围接触过孔结构183a的顶部处的第一顶部临界尺寸CD1(T)。例如，如图16所示，第一底部临界尺寸CD1(B)可以小于第一中间临界尺寸CD1(M)，并且第一中间临界尺寸CD1(M)可以小于第一顶部临界尺寸CD1(T)。例如，如图16所示，第一顶部临界尺寸CD1(T)可以被测量为在第一外围接触过孔结构183a的最上表面处沿水平方向的宽度，例如，直径。
此外，图16的(c)对应于形成在第三区域B的第二贯通区域322中的第二外围接触过孔结构183b。第二贯通区域322可以包括具有厚度T2的第二上绝缘层125。第二外围接触过孔结构183b可以穿过第二上绝缘层125、中间绝缘层104和下绝缘层70，并且可以连接到上外围布线64。例如，如图16所示，第二外围接触过孔结构183b沿垂直方向Z(例如，从最上表面到最下表面)的总厚度(例如，高度)可以等于第一外围接触过孔结构183a沿垂直方向Z(例如,从最上表面到最下表面)的总厚度(例如,高度)。
第二外围接触过孔结构183b的第二临界尺寸可以是CD2。第二临界尺寸CD2可以包括第二外围接触过孔结构183b的底部的第二底部临界尺寸CD2(B)、第二外围接触过孔结构183b的中间部分的第二中间临界尺寸CD2(M)、以及第二外围接触过孔结构183b的顶部的第二顶部临界尺寸CD2(T)。由于第二外围接触过孔结构183b在中间部分中包括弯曲部分BP，因此第二中间临界尺寸CD2(M)可以大于第二顶部临界尺寸CD2(T)，并且第二顶部临界尺寸CD2(T)可以大于第二底部临界尺寸CD2(B)。例如，如图16所示，第二顶部临界尺寸CD2(T)可以被测量为在第二外围接触过孔结构183b的最上表面处沿水平方向的宽度，例如，直径。
另外，图16的(a)对应于形成在第一区域A1的第三贯通区域420中的第三外围接触过孔结构183c。第三贯通区域420可以包括模制结构112'和114'。第三外围接触过孔结构183c可以穿过第一上绝缘层120'、模制结构112'和114'、中间绝缘层104和下绝缘层70，并且可以连接到上外围布线64。例如，如图16所示，第三外围接触过孔结构183c沿垂直方向(例如，从最上表面到最下表面)的总厚度(例如，高度)可以等于第一外围接触过孔结构183a和第二外围接触过孔结构183b中的每一个的总厚度。
第三外围接触过孔结构183c的第三临界尺寸可以是CD3。第三临界尺寸CD3可以包括第三外围接触过孔结构183c的底部的第三底部临界尺寸CD3(B)、第三外围接触过孔结构183c的中间部分的第三中间临界尺寸CD3(M)、以及第三外围接触过孔结构183c的顶部的第三顶部临界尺寸CD3(T)。例如，如图16所示，第三顶部临界尺寸CD3(T)可以被测量为在第三外围接触过孔结构183c的最上表面处沿水平方向的宽度，例如，直径。例如，第一中间临界尺寸CD1(M)、第二中间临界尺寸CD2(M)和第三中间临界尺寸CDM(3)可以指示从顶部到底部的中间部分中的最大临界尺寸。
如上所述，第一外围接触过孔结构183a的第一临界尺寸CD1、第二外围接触过孔结构183b的第二临界尺寸CD2和第三外围接触过孔结构183c的第三临界尺寸CD3根据包括在第一贯通区域320、第二贯通区域322和第三贯通区域420中的材料层而被不同地配置。例如，如图16所示，第一外围接触过孔结构183a、第二外围接触过孔结构183b和第三外围接触过孔结构183c可以根据它们在基板上的区域(例如，根据外围接触过孔结构中的每一个穿过的堆叠层的组合)，例如经由具有不同直径的掩模而具有彼此不同的第一顶部临界尺寸CD1(T)、第二顶部临界尺寸CD1(T)和第三顶部临界尺寸CD3(T)。
在一些实施例中，第二临界尺寸CD2被配置为大于第一临界尺寸CD1。第三临界尺寸CD3被配置为小于第一临界尺寸CD1和第二临界尺寸CD2。可以根据第一顶部临界尺寸CD1(T)、第二顶部临界尺寸CD2(T)和第三顶部临界尺寸CD3(T)之间的比较来确认第一临界尺寸CD1、第二临界尺寸CD2和第三临界尺寸CD3之间的比较。也就是，根据第一顶部临界尺寸CD1(T)、第二顶部临界尺寸CD2(T)和第三顶部临界尺寸CD3(T)之间的差来确定第一临界尺寸CD1、第二临界尺寸CD2和第三临界尺寸CD3之间的差。
结果，在实施例中，由第一临界尺寸CD1、第二临界尺寸CD2和第三临界尺寸CD3之间的差限定的偏斜可以根据包括在第一贯通区域320、第二贯通区域322和第三贯通区域420中的材料层而被不同地配置。在一些实施例中，可以参照第一临界尺寸CD1、第二临界尺寸CD2和第三临界尺寸CD3将由第一临界尺寸CD1、第二临界尺寸CD2和第三临界尺寸CD3之间的差限定的偏斜调整为10％或更小。稍后将描述其细节。例如，可以在第一临界尺寸CD1、第二临界尺寸CD2和第三临界尺寸CD3中的任意两者之间将偏斜调整为10％或更小。
图17是根据实施例的可以布置在三维半导体存储器装置的贯通区域中的外围接触过孔结构的形状的概念性截面图。
详细地，如上所述，图17的(a)对应于形成在第二区域A2的第一贯通区域320中的第一外围接触过孔结构183a。第一贯通区域320可以包括模制结构112'和114'以及具有厚度T1的第二上绝缘层125'。
此外，图17的(b)对应于形成在第二区域A2的第一贯通区域320'中的第一外围接触过孔结构183a'。第一贯通区域320'可以包括模制结构112'和114'以及具有厚度T1'的第二上绝缘层125'。
另外，图17的(c)对应于形成在第二区域A2的第一贯通区域320”中的第一外围接触过孔结构183a”。第一贯通区域320”可以包括模制结构112'和114'以及具有厚度T1”的第二上绝缘层125'。
第一外围接触过孔结构183a、183a'和183a”可以穿过第二上绝缘层125'、模制结构112'和114'、中间绝缘层104和下绝缘层70，并且连接到上外围布线64。第一外围接触过孔结构183a、183a'和183a”可以具有第一临界尺寸CD1、CD1'和CD1”。第一临界尺寸CD1、CD1'和CD1”可以包括第一外围接触过孔结构183a、183a和183a”的底部的第一底部临界尺寸CD1(B)、CD1'(B)和CD1”(B)，第一外围接触过孔结构183a、183a'和183a”的中间部分的第一中间临界尺寸CD1(M)、CD1'(M)和CD1”(M)，以及第一外围接触过孔结构183a、183a'和183a”的顶部的第一顶部临界尺寸CD1(T)、CD1'(T)和CD1”(T)。
如上所述，第一外围接触过孔结构183a、183a'和183a”的第一临界尺寸CD1、CD1'和CD1”根据包括在第一贯通区域320、320'和320”中的材料层的厚度(例如，第二上绝缘层125'的厚度)而被不同地配置。
在一些实施例中，第一临界尺寸CD1'被配置为大于第一临界尺寸CD1。第一临界尺寸CD1”被配置为小于第一临界尺寸CD1和第一临界尺寸CD1'。可以根据第一顶部临界尺寸CD1(T)、CD1'(T)和CD1”(T)之间的比较来确认第一临界尺寸CD1、CD1'和CD1”之间的比较。
图18是用于形成根据实施例的三维半导体存储器装置的外围接触过孔结构的掩模布局的俯视图。
详细地，比较例的外围接触过孔结构的掩模图案CM1、CM1'、CM1”、CM2和CM3(即，由图18中的实线表示)被布置为在第一区域A1、第二区域A2和第三区域B的全部中具有相同的临界尺寸CDS 1、CDS2和CDS3。换句话说，第二区域A2中的临界尺寸CDS1被布置为与第一区域A1和第三区域B中的临界尺寸CDS2和CDS3相同。
相反，外围接触过孔结构的掩模图案M1、M1'、M1”、M2和M3(即，由图18中的虚线表示)被布置为根据第一区域A1、第二区域A2和第三区域B而具有不同的临界尺寸CDT1、CDT1'、CDT1”、CDT2和CDT3。换句话说，第二区域A2的掩模图案M1和M1'的临界尺寸CDT1和CDT1'可以大于第二区域A2的掩模图案M1”的临界尺寸CDT1”。
第一区域A1的掩模图案M3的临界尺寸CDT3可以大于第二区域A2的掩模图案M1、M1'和M1”的临界尺寸CDT1、CDT1'和CDT1”。第三区域B的掩模图案M2的临界尺寸CDT2可以小于第二区域A2的掩模图案M1、M1'和M1”的临界尺寸CDT1、CDT1'和CDT1”。
在这种情况下，实施例中的外围接触过孔结构可以被配置为根据第一区域A1、第二区域A2和第三区域B的贯通区域中的材料层的类型或厚度而具有不同的临界尺寸，并且可以以更高的可靠性形成外围接触过孔结构。
图19是用于描述根据实施例的三维半导体存储器装置中的根据区域的外围接触过孔结构的临界尺寸之间的差的示图。
详细地，参照图19，附图标记SV表示通过使用图18所示的比较例中的掩模图案CM1、CM1'、CM1”、CM2和CM3形成外围接触过孔结构的情况。附图标记MV表示通过使用图18所示的掩模图案M1、M1'、M2和M3形成外围接触过孔结构的情况。
如图19所示，第一区域A1中的外围接触过孔结构的临界尺寸CD3大于对应比较例的临界尺寸。还示出了外围接触过孔结构的临界尺寸CD2小于对应比较例的临界尺寸。因此，可以知道，第一区域A1和第三区域B中的外围接触过孔结构的临界尺寸之间的差减小。
在定量意义上，可期望参照第二临界尺寸CD2或第一临界尺寸CD1和CD1'将由第三区域B中的外围接触过孔结构的第二临界尺寸CD2与第一区域A1中的外围接触过孔结构的第三临界尺寸CD3之间的差限定的偏斜调整为10％或更小。
另外，可期望参照第一临界尺寸CD1和CD1'或第二临界尺寸CD2将由第二区域A2a和A2b中的外围接触过孔结构的第一临界尺寸CD1和CD1”与第三区域B中的外围接触过孔结构的第二临界尺寸CD2之间的差限定的偏斜调整为10％或更小。
根据实施例，通过总结和回顾，三维半导体存储器装置包括外围接触过孔结构，该外围接触过孔结构具有根据区域不同地配置的临界尺寸(CD)。因此，三维半导体存储器装置可以根据区域稳定地包括外围接触过孔结构。可以参照临界尺寸将由两个临界尺寸之间的差限定的偏斜调整为10％或更小。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是仅在一般和描述性意义上使用和解释它们，而不是出于限制的目的。在某些情况下，对于本申请的本领域普通技术人员而言显而易见的是，除非另外特别指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，可以在不脱离如所附权利要求中所阐述的本发明的精神和范围的情况下在形式和细节上进行各种改变。

Claims (20)

1.一种三维半导体存储器装置，包括：
外围电路结构；
单元阵列结构，其位于所述外围电路结构上方；以及
外围接触过孔结构，其将所述单元阵列结构连接到所述外围电路结构，所述外围接触过孔结构包括：
第一外围接触过孔结构，其位于所述外围电路结构中的第一贯通区域中；以及
第二外围接触过孔结构，其位于所述外围电路结构中的第二贯通区域中，所述第二贯通区域在所述外围电路结构上方与所述第一贯通区域间隔开，并且所述第二外围接触过孔结构的第二临界尺寸与所述第一外围接触过孔结构的第一临界尺寸之间的差根据包括在所述第二贯通区域和所述第一贯通区域中的材料层被不同地配置。
2.根据权利要求1所述的三维半导体存储器装置，其中，由所述第二外围接触过孔结构的所述第二临界尺寸与所述第一外围接触过孔结构的所述第一临界尺寸之间的所述差限定的偏斜参照所述第一临界尺寸或所述第二临界尺寸被调整为10％或更小。
3.根据权利要求1所述的三维半导体存储器装置，其中：
所述第一临界尺寸包括所述第一外围接触过孔结构的底部的第一底部临界尺寸、所述第一外围接触过孔结构的中间部分的第一中间临界尺寸、以及所述第一外围接触过孔结构的顶部的第一顶部临界尺寸，
所述第二临界尺寸包括所述第二外围接触过孔结构的底部的第二底部临界尺寸、所述第二外围接触过孔结构的中间部分的第二中间临界尺寸、以及所述第二外围接触过孔结构的顶部的第二顶部临界尺寸，并且
所述第二外围接触过孔结构的所述第二临界尺寸与所述第一外围接触过孔结构的所述第一临界尺寸之间的所述差由所述第二顶部临界尺寸与所述第一顶部临界尺寸之间的差限定。
4.根据权利要求3所述的三维半导体存储器装置，其中，所述第二外围接触过孔结构在所述第二外围接触过孔结构的所述中间部分中包括弯曲部分，所述第二中间临界尺寸大于所述第二顶部临界尺寸。
5.根据权利要求1所述的三维半导体存储器装置，其中：
所述第一贯通区域包括模制结构和在所述模制结构上方的第一上绝缘层，所述模制结构包括堆叠在一起的多个层间绝缘层和多个模制绝缘层，并且
所述第二贯通区域包括第二上绝缘层，所述第二贯通区域的总厚度与所述第一贯通区域的总厚度相同。
6.根据权利要求1所述的三维半导体存储器装置，其中：
所述第一贯通区域包括具有多个层间绝缘层和多个模制绝缘层的模制结构，并且
所述第二贯通区域包括绝缘层，并且具有与所述第一贯通区域的总厚度相同的总厚度。
7.根据权利要求1所述的三维半导体存储器装置，其中：
所述单元阵列结构包括单元阵列区域、与所述单元阵列区域电连接的延伸区域、以及位于所述延伸区域的一侧的外围区域，
所述第一贯通区域位于所述延伸区域中，并且
所述第二贯通区域位于所述外围区域中。
8.根据权利要求1所述的三维半导体存储器装置，其中：
所述单元阵列结构包括单元阵列区域、与所述单元阵列区域电连接的延伸区域、以及位于所述延伸区域的一侧的外围区域，
所述第一贯通区域位于所述延伸区域中，并且
所述第二贯通区域位于所述单元阵列区域中。
9.根据权利要求8所述的三维半导体存储器装置，其中，所述延伸区域包括：台阶型结构，所述台阶型结构的宽度随着远离所述外围电路结构而减小；以及平坦结构，所述平坦结构在所述外围电路结构上方具有相同的宽度。
10.一种三维半导体存储器装置，包括：
外围电路结构；
单元阵列结构，其位于所述外围电路结构上方；以及
外围接触过孔结构，其将所述单元阵列结构连接到所述外围电路结构，所述外围接触过孔结构包括：
第一外围接触过孔结构，其位于所述外围电路结构的第一贯通区域中；
第二外围接触过孔结构，其位于第二贯通区域中，所述第二贯通区域在所述外围电路结构上方在第一方向上与所述第一贯通区域间隔开；以及
第三外围接触过孔结构，其位于第三贯通区域中，所述第三贯通区域在第二方向上与所述第一贯通区域间隔开，
其中，所述第一外围接触过孔结构、所述第二外围接触过孔结构和所述第三外围接触过孔结构分别具有第一临界尺寸、第二临界尺寸和第三临界尺寸，所述第一临界尺寸、所述第二临界尺寸和所述第三临界尺寸之间的差根据包括在所述第一贯通区域、所述第二贯通区域和所述第三贯通区域中的材料层被不同地配置。
11.根据权利要求10所述的三维半导体存储器装置，其中，由所述第一临界尺寸、所述第二临界尺寸和所述第三临界尺寸中的两个临界尺寸之间的差限定的偏斜参照所述第一临界尺寸、所述第二临界尺寸和所述第三临界尺寸中的所述两个临界尺寸被调整为10％或更小。
12.根据权利要求10所述的三维半导体存储器装置，其中：
所述第一贯通区域包括具有多个层间绝缘层和多个模制绝缘层的模制结构、以及位于所述模制结构上方的第一上绝缘层，
所述第二贯通区域包括第二上绝缘层，并且具有与所述第一贯通区域的总厚度相同的总厚度，并且
所述第三贯通区域包括所述模制结构，并且具有与所述第一贯通区域的总厚度和所述第二贯通区域的总厚度相同的总厚度。
13.根据权利要求10所述的三维半导体存储器装置，其中，所述单元阵列结构包括：
单元阵列区域，其位于所述外围电路结构上方；
延伸区域，其电连接到所述单元阵列区域并且位于所述单元阵列区域的一侧；以及
外围区域，其位于所述延伸区域的一侧。
14.根据权利要求13所述的三维半导体存储器装置，其中，所述第一贯通区域位于所述延伸区域中，所述第二贯通区域位于所述外围区域中，并且所述第三贯通区域位于所述单元阵列区域中。
15.根据权利要求13所述的三维半导体存储器装置，其中：
所述延伸区域包括：台阶型结构，所述台阶型结构的宽度随着远离所述外围电路结构而减小；以及平坦结构，所述平坦结构在所述外围电路结构上方具有相同的宽度，并且
所述第一贯通区域位于所述平坦结构中。
16.一种三维半导体存储器装置，包括：
外围电路结构，其位于基板上；
半导体层，其位于所述外围电路结构上方，所述半导体层包括彼此间隔开的中间绝缘层；
单元阵列结构，其位于所述半导体层和所述中间绝缘层上方，所述单元阵列结构包括单元阵列区域、位于所述单元阵列区域的一侧并电连接到所述单元阵列区域的延伸区域、以及位于所述延伸区域的一侧的外围区域；以及
外围接触过孔结构，其穿过所述单元阵列结构和所述中间绝缘层，并且电连接到所述外围电路结构，
其中，所述外围接触过孔结构包括：
第一外围接触过孔结构，其位于第一贯通区域中，所述第一贯通区域位于所述延伸区域中；
第二外围接触过孔结构，其位于第二贯通区域中，所述第二贯通区域位于所述外围区域中并且在第一方向上与所述第一贯通区域间隔开；以及
第三外围接触过孔结构，其位于第三贯通区域中，所述第三贯通区域位于所述单元阵列区域中并且在第二方向上与所述第一贯通区域间隔开，并且
其中，所述第一外围接触过孔结构、所述第二外围接触过孔结构和所述第三外围接触过孔结构分别具有第一临界尺寸、第二临界尺寸和第三临界尺寸，所述第一临界尺寸、所述第二临界尺寸和所述第三临界尺寸之间的差根据包括在所述第一贯通区域、所述第二贯通区域和所述第三贯通区域中的材料层被不同地配置。
17.根据权利要求16所述的三维半导体存储器装置，其中，由所述第二临界尺寸与所述第三临界尺寸之间的差限定的偏斜参照所述第二临界尺寸或所述第三临界尺寸被调整为10％或更小。
18.根据权利要求16所述的三维半导体存储器装置，其中：
所述第一贯通区域包括具有多个层间绝缘层和多个模制绝缘层的模制结构、以及位于所述模制结构上方的第一上绝缘层，
所述第二贯通区域包括第二上绝缘层，并且具有与所述第一贯通区域的总厚度相同的总厚度，并且
所述第三贯通区域包括所述模制结构，并且具有与所述第一贯通区域的总厚度和所述第二贯通区域的总厚度相同的总厚度。
19.根据权利要求16所述的三维半导体存储器装置，其中：
所述第二临界尺寸包括所述第二外围接触过孔结构的底部的第二底部临界尺寸、所述第二外围接触过孔结构的中间部分的第二中间临界尺寸、以及所述第二外围接触过孔结构的顶部的第二顶部临界尺寸，并且
所述第二外围接触过孔结构在所述第二外围接触过孔结构的所述中间部分中包括弯曲部分，所述第二中间临界尺寸大于所述第二顶部临界尺寸。
20.根据权利要求16所述的三维半导体存储器装置，其中，所述延伸区域包括：
第一台阶型结构，所述第一台阶型结构的宽度随着远离所述外围电路结构而减小；
第二台阶型结构，其与所述第一台阶型结构间隔开；以及
平坦结构，其位于所述第一台阶型结构和所述第二台阶型结构之间，所述第一贯通区域位于所述平坦结构中。
CN202110671521.XA 2020-06-17 2021-06-17 三维半导体存储器装置 Pending CN113809088A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200073728A KR20210156055A (ko) 2020-06-17 2020-06-17 3차원 반도체 메모리 장치
KR10-2020-0073728 2020-06-17

Publications (1)

Publication Number Publication Date
CN113809088A true CN113809088A (zh) 2021-12-17

Family

ID=78942550

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110671521.XA Pending CN113809088A (zh) 2020-06-17 2021-06-17 三维半导体存储器装置

Country Status (3)

Country Link
US (1) US20210399003A1 (zh)
KR (1) KR20210156055A (zh)
CN (1) CN113809088A (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220043315A (ko) * 2020-09-29 2022-04-05 삼성전자주식회사 메모리 소자
US20230317616A1 (en) * 2022-03-30 2023-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory device having word lines surrounded by memory layers and method of making the semiconductor memory device
TWI813348B (zh) * 2022-06-21 2023-08-21 旺宏電子股份有限公司 三維快閃記憶體元件

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5814867B2 (ja) * 2012-06-27 2015-11-17 株式会社東芝 半導体記憶装置
US9230987B2 (en) * 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
US9818693B2 (en) * 2015-12-22 2017-11-14 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US10192929B2 (en) * 2017-03-24 2019-01-29 Sandisk Technologies Llc Three-dimensional memory devices having through-stack contact via structures and method of making thereof
JP2018163970A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体装置及びその製造方法
US10510738B2 (en) * 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US10304852B1 (en) * 2018-02-15 2019-05-28 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
US10490569B2 (en) * 2018-03-08 2019-11-26 Sandisk Technologies Llc Three-dimensional memory device and method of making the same using concurrent formation of memory openings and contact openings
US10354980B1 (en) * 2018-03-22 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device containing bonded chip assembly with through-substrate via structures and method of making the same
US10115681B1 (en) * 2018-03-22 2018-10-30 Sandisk Technologies Llc Compact three-dimensional memory device having a seal ring and methods of manufacturing the same
US10957648B2 (en) * 2018-07-20 2021-03-23 Sandisk Technologies Llc Three-dimensional memory device containing contact via structure extending through source contact layer and dielectric spacer assembly
US10840260B2 (en) * 2019-01-18 2020-11-17 Sandisk Technologies Llc Through-array conductive via structures for a three-dimensional memory device and methods of making the same
US10665607B1 (en) * 2019-01-18 2020-05-26 Sandisk Technologies Llc Three-dimensional memory device including a deformation-resistant edge seal structure and methods for making the same

Also Published As

Publication number Publication date
KR20210156055A (ko) 2021-12-24
US20210399003A1 (en) 2021-12-23

Similar Documents

Publication Publication Date Title
US10978477B2 (en) Three-dimensional semiconductor device
US10020319B2 (en) Semiconductor memory device having pillars on a peripheral region and method of manufacturing the same
US20220173032A1 (en) Semiconductor memory device
US20200402983A1 (en) Three-dimensional semiconductor memory device
CN118038922A (zh) 三维半导体存储器装置
CN113809088A (zh) 三维半导体存储器装置
US11139387B2 (en) Semiconductor device and method of forming the same
US11398491B2 (en) Three-dimensional semiconductor device
TW202025155A (zh) 半導體記憶體裝置及製造半導體記憶體裝置之方法
US11830805B2 (en) Vertical memory device
US11411018B2 (en) Integrated circuit device
CN111668224B (zh) 半导体存储装置
CN111564449B (zh) 存储器元件及其制作方法
US20220223607A1 (en) Semiconductor memory device
US20240038662A1 (en) Semiconductor device
JP2022050076A (ja) 半導体記憶装置及びその製造方法
TWI812333B (zh) 半導體記憶體裝置
TWI820599B (zh) 半導體記憶裝置及半導體記憶裝置之製造方法
US20230079009A1 (en) Memory device
KR20190132059A (ko) 반도체 소자
US11973024B2 (en) Semiconductor memory device
US20240090221A1 (en) Memory device
JP2024044009A (ja) 半導体記憶装置
TW202415241A (zh) 半導體記憶裝置
JP2023139390A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination