JP2023139390A - 半導体記憶装置 - Google Patents

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Abstract

【課題】集積性の高い半導体記憶装置を提供することである。【解決手段】実施形態の半導体記憶装置は、積層体と複数のビットラインと複数の柱状体を持つ。複数のビットラインは、第１ビットライン、第２ビットライン、第３ビットライン、及び第４ビットラインを含む。複数の柱状体は、第１柱状体、第２柱状体、第３柱状体、第４柱状体、第５柱状体、第６柱状体、第７柱状体、及び第８柱状体を含む。第１柱状体は、第１ビットラインに電気的に接続される。第２柱状体は、第３ビットラインに電気的に接続される。第３柱状体は、第２ビットラインに電気的に接続される。第４柱状体は、第４ビットラインに電気的に接続される、第５柱状体は、第２ビットラインに電気的に接続される。第６柱状体は、第４ビットラインに電気的に接続される。第７柱状体は、第１ビットラインに電気的に接続される。第８柱状体は、第３ビットラインに電気的に接続される。【選択図】図３Ａ

Description

本発明の実施形態は、半導体記憶装置に関する。
メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
米国特許出願公開第２０２１／００９１０４４号明細書 米国特許出願公開第２０２０／０２９５０１６号明細書 米国特許出願公開第２０２０／０２１２０５９号明細書
本発明が解決しようとする課題は、集積性の高い半導体記憶装置を提供することである。
実施形態の半導体記憶装置は、積層体と、複数本のビットラインと、少なくとも１つ以上の第１絶縁体と、少なくとも１つ以上の第２絶縁体と、複数の柱状体と、複数のビアを持つ。積層体は、複数の導電層と複数の絶縁層とが第１方向に交互に積層されている。複数本のビットラインは、積層体の上方を、第１方向と交差する第２方向に延び、第１方向および第２方向に交差する第３方向に互いに間隔をあけて配置される。第１絶縁体は、積層体内を第１方向および第３方向に延び、複数の導電層を、第２方向に分断する。第２絶縁体は、第１方向および第２方向に延び、複数の導電層のうちの少なくとも最上層を含む一部を第２方向に分断する。複数の柱状体は、第１絶縁体と第２絶縁体との間および隣接する第２絶縁体の間の各領域のうちの、互いに隣接する第１領域および第２領域内において、第１方向に延び半導体ボディをそれぞれ含む。複数のビアは、複数の柱状体のいずれかと複数本のビットラインのいずれかとをそれぞれ接続する。複数のビットラインは、第３方向に順に並ぶ、第１ビットライン、第２ビットライン、第３ビットライン、および第４ビットラインを含む。複数の柱状体は、第２方向に順に並ぶ、第１柱状体、第２柱状体、第３柱状体、第４柱状体、第５柱状体、第６柱状体、第７柱状体、および第８柱状体を含む。第１柱状体は、第１ビットラインに第１方向から見て重なるように配置される。第２柱状体は、第３ビットラインに第１方向から見て重なるように配置される。第３柱状体は、第２ビットラインに第１方向から見て重なるように配置される。第４柱状体は、第４ビットラインに第１方向から見て重なるように配置される。第５柱状体は、第２ビットラインに第１方向から見て重なるように配置される。第６柱状体は、第４ビットラインに第１方向から見て重なるように配置される。第７柱状体は、第１ビットラインに第１方向から見て重なるように配置される。第８柱状体は、第３ビットラインに第１方向から見て重なるように配置される。第１柱状体は、第１ビットラインに電気的に接続される。第２柱状体は、第３ビットラインに電気的に接続される。第３柱状体は、第２ビットラインに電気的に接続される。第４柱状体は、第４ビットラインに電気的に接続される、第５柱状体は、第２ビットラインに電気的に接続される。第６柱状体は、第４ビットラインに電気的に接続される。第７柱状体は、第１ビットラインに電気的に接続される。第８柱状体は、第３ビットラインに電気的に接続される。
第１実施形態の半導体記憶装置およびメモリコントローラを示すブロック図。 第１実施形態の半導体記憶装置のメモリセルアレイの一部の等価回路を示す図。 第１実施形態の半導体記憶装置の一部を示す平面図。 第１実施形態の変形例の半導体記憶装置の一部を示す断面図。 第１実施形態の半導体記憶装置の一部を示す断面図。 第１実施形態の半導体記憶装置の柱状体の近傍を拡大した断面図。 第１実施形態の半導体記憶装置の柱状体の近傍を拡大し、導電層に沿って切断した断面図。
以下、実施形態の半導体記憶装置を、図面を参照して説明する。以下の説明では、同一又は類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。また、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。
本出願において「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本出願において「平行」、「直交」、または「同一」とは、それぞれ「略平行」、「略直交」、または「略同一」である場合も含む。本出願において「Ａ方向に延びている」とは、例えば、後述するＸ方向、Ｙ方向、及びＺ方向の各寸法のうち最小の寸法よりもＡ方向の寸法が大きいことを意味する。ここでいう「Ａ方向」は任意の方向である。
先に、Ｘ方向、Ｙ方向、Ｚ方向について定義する。Ｘ方向及びＹ方向は、後述する基板Ｓｕｂの表面と略平行な方向である。Ｘ方向とＹ方向とは互いに直交する。Ｚ方向は、Ｘ方向及びＹ方向と直交し、基板Ｓｕｂから離れる方向である。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。本実施形態では、Ｚ方向は「第１方向」、Ｙ方向は「第２方向」、Ｘ方向は「第３方向」の一例である。
以下で参照される図面において、例えば、Ｙ方向はビットラインＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１の形成に使用される基板Ｓｕｂの表面に対する鉛直方向に対応している。平面図には、図を見易くするために一部の構成にハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。平面図及び断面図のそれぞれでは、図を見易くするために、配線、コンタクト、層間絶縁膜等の一部の構成要素の図示が適宜省略されている。
＜１＞第１実施形態
以下に、第１実施形態に係る半導体記憶装置１について説明する。
＜１－１＞半導体記憶装置１の全体構成
図１は、半導体記憶装置１およびメモリコントローラ２を示すブロック図である。半導体記憶装置１は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、例えば、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、及びシーケンサ１３を備える。
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。各ブロックＢＬＫは、不揮発性のメモリセルトランジスタＭＴ（図２参照）の集合である。メモリセルアレイ１０には、複数のビットライン及び複数のワードラインが設けられている。各メモリセルトランジスタＭＴは、１本のビットラインと１本のワードラインとに接続されている。メモリセルアレイ１０の詳細な構成については後述する。
ロウデコーダ１１は、外部のメモリコントローラ２から受信したアドレス情報ＡＤＤに基づいて、１つのブロックＢＬＫを選択する。ロウデコーダ１１は、複数のワードラインのそれぞれに、所望の電圧を印可することで、メモリセルアレイ１０に対するデータの書き込み動作及び読み出し動作を制御する。
センスアンプ１２は、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビットラインに所望の電圧を印加する。センスアンプ１２は、ビットラインの電圧に基づいてメモリセルトランジスタＭＴに記憶されたデータを判定し、判定した読み出しデータＤＡＴをメモリコントローラ２に送信する。
シーケンサ１３は、メモリコントローラ２から受信したコマンドＣＭＤに基づいて、半導体記憶装置１全体の動作を制御する。
以上で説明した半導体記憶装置１及びメモリコントローラ２は、これらの組み合わせにより１つの半導体装置を構成してもよい。半導体装置は、例えばＳＤ（登録商標）カードのようなメモリカードや、ＳＳＤ（Solid State Drive）等が挙げられる。
＜１－２＞メモリセルアレイ１０の回路構成
次に、メモリセルアレイ１０の電気的な構成について説明する。
図２は、メモリセルアレイ１０の一部の等価回路を示す図である。図２は、メモリセルアレイ１０に含まれた一つのブロックＢＬＫを抽出して示している。ブロックＢＬＫは、複数（例えば４つ）のストリングＳＴＲ０～ＳＴＲ３を含む。
各ストリングＳＴＲ０～ＳＴＲ３は、複数のＮＡＮＤストリングスＮＳの集合体である。各ＮＡＮＤストリングスＮＳの一端は、ビットラインＢＬ０～ＢＬｍ（ｍは１以上の整数）のいずれかに接続されている。ＮＡＮＤストリングスＮＳの他端は、ソースラインＳＬに接続されている。各ＮＡＮＤストリングスＮＳは、複数のメモリセルトランジスタＭＴ０～ＭＴｎ（ｎは１以上の整数）、第１選択トランジスタＳ１、及び第２選択トランジスタＳ２を含む。
複数のメモリセルトランジスタＭＴ０～ＭＴｎは、電気的に互いに直列に接続されている。メモリセルトランジスタＭＴは、制御ゲート及びメモリ積層膜（例えば電荷蓄積膜）を含み、データを不揮発に記憶する。メモリセルトランジスタＭＴは、制御ゲートに印加された電圧に応じて、メモリ積層膜の状態を変化させる（例えば電荷蓄積膜に電荷を蓄積する）。メモリセルトランジスタＭＴの制御ゲートは、対応するワードラインＷＬ０～ＷＬｎのいずれかに接続されている。メモリセルトランジスタＭＴは、ワードラインＷＬを介して、ロウデコーダ１１と電気的に接続されている。
各ＮＡＮＤストリングスＮＳにおける第１選択トランジスタＳ１は、複数のメモリセルトランジスタＭＴ０～ＭＴｎと、いずれかのビットラインＢＬ０～ＢＬｍとの間に接続されている。第１選択トランジスタＳ１のドレインは、いずれかのビットラインＢＬ０～ＢＬｍに接続されている。第１選択トランジスタＳ１のソースは、メモリセルトランジスタＭＴｎに接続されている。各ＮＡＮＤストリングスＮＳにおける第１選択トランジスタＳ１の制御ゲートは、いずれかの選択ゲートラインＳＧＤ０～ＳＧＤ３に接続されている。
第１選択トランジスタＳ１は、選択ゲートラインＳＧＤを介して、ロウデコーダ１１と電気的に接続されている。第１選択トランジスタＳ１は、所定の電圧が選択ゲートラインＳＧＤ０～ＳＧＤ３のいずれかに印可された場合に、ＮＡＮＤストリングスＮＳとビットラインＢＬとを接続する。
各ＮＡＮＤストリングスＮＳにおける第２選択トランジスタＳ２は、複数のメモリセルトランジスタＭＴ０～ＭＴｎと、ソースラインＳＬとの間に接続されている。第２選択トランジスタＳ２のドレインは、メモリセルトランジスタＭＴ０に接続されている。第２選択トランジスタＳ２のソースは、ソースラインＳＬに接続されている。第２選択トランジスタＳ２の制御ゲートは、選択ゲートラインＳＧＳに接続されている。第２選択トランジスタＳ２は、選択ゲートラインＳＧＳを介して、ロウデコーダ１１と電気的に接続されている。第２選択トランジスタＳ２は、所定の電圧が選択ゲートラインＳＧＳに印可された場合に、ＮＡＮＤストリングスＮＳとソースラインＳＬとを接続する。
なお、メモリセルアレイ１０は、上記で説明した以外のその他の回路構成であってもよい。例えば、各ブロックＢＬＫが含む各ストリングＳＴＲの個数、各ＮＡＮＤストリングスＮＳが含むメモリセルトランジスタＭＴ、ならびに選択トランジスタＳＴＤ及びＳＴＳの個数は、変更されてもよい。また、ＮＡＮＤストリングスＮＳが１つ以上のダミートランジスタを含んでいてもよい。
＜１－３＞メモリセルアレイ１０の構造
以下に、本実施形態におけるメモリセルアレイ１０の構造の一例について説明する。
尚、以下で参照される図面のうち、平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図では、図を見易くするために絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。
＜１－３－１＞メモリセルアレイ１０の平面レイアウト
図３Ａを用いて、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の平面レイアウトの一例を説明する。
図３Ａは、第１実施形態の半導体記憶装置１の一部を示す平面図である。具体的に、図３Ａは、メモリセルアレイ１０のセルアレイ領域の特徴部分の平面図である。図３Ａは、積層体２０を平面視した図であり、積層体２０のＺ方向上方に位置するビットラインＢＬ１～ＢＬ４を点線で示す。図３Ａでは、１つのブロックＢＬＫに対応する領域を抽出して示している。
図３Ａに示すように、メモリセルアレイ１０は、複数のスリットＳＴ（図３Ａでは、ＳＴ１、ＳＴ２）、並びに複数のスリットＳＨＥ（図３Ａでは、ＳＨＥ１～ＳＨＥ３）を含んでいる。複数のスリットＳＴはそれぞれ、積層体２０をＺ方向に貫通し、積層体２０をＹ方向に区分する溝である。すなわち、スリットＳＴは、Ｚ方向およびＸ方向に延び、スリットＳＴによりＺ方向に積層された複数の導電層２１がＹ方向に分断される。複数のスリットＳＨＥはそれぞれ、積層体２０のビットライン側の上面２０ａから積層体２０の途中まで至る。上面２０ａは「第１面」の一例である。複数のスリットＳＴおよび複数のスリットＳＨＥは、いずれもＸ方向に延びる。
複数のスリットＳＴは、それぞれＸ方向に沿って延伸して設けられ、Ｙ方向に配列される。Ｙ方向において隣り合うスリットＳＴ間には、複数のスリットＳＨＥがレイアウトされる。複数のスリットＳＨＥは、それぞれＸ方向に沿って延伸して設けられ、Ｙ方向に配列される。
具体的には、スリットＳＴは、例えばゲート電極、選択ゲート線ＳＧＤ、及び選択ゲート線ＳＧＳにそれぞれ対応する複数の導電層２１を分断している。換言すると、スリットＳＴは、Ｘ方向に延伸し、ゲート電極、選択ゲート線ＳＧＤ、及び選択ゲート線ＳＧＳにそれぞれ対応する複数の導電層２１を、Ｙ方向に離隔させる。
一方、スリットＳＨＥは、積層体２０の上面２０ａから積層体２０の途中までに設けられる。すなわちスリットＳＨＥは、Ｚ方向およびＸ方向に延び、スリットＳＨＥによって、複数の導電層２１のうちの少なくとも最上層（つまりビットラインＢＬに最も近い導電層２１）を含む一部をＹ方向に分断される。具体的には、例えば、スリットＳＨＥは、選択ゲート線ＳＧＤに対応する導電層２１（導電層２１Ｃ）の位置まで設けられる。つまり、スリットＳＨＥは、Ｘ方向に延伸し、選択ゲート線ＳＧＤに対応する導電層２１（導電層２１Ｃ）を、Ｙ方向に離隔させる。
スリットＳＴは、溝の内部に絶縁部材からなる第１絶縁体４１が埋め込まれた構造を有している。スリットＳＨＥは、溝の内部に絶縁部材からなる第２絶縁体４２が埋め込まれた構造を有している。なお、スリットＳＴ内には、第１絶縁体４１を介して導電体が埋め込まれてもよい。この埋め込まれた導電体をソースラインＳＬのコンタクトとして使用してもよい。
以上で説明したメモリセルアレイ１０の平面レイアウトでは、スリットＳＴ、及びスリットＳＨＥによって区切られた領域のそれぞれが、１つのストリングＳＴＲに対応している。例えば図３Ａに示す例では、各々がＸ方向に延伸し、スリットＳＨＥ１～ＳＨＥ３により区切られたストリングＳＴＲａ、ＳＴＲｂが、Ｙ方向に配列されている。すなわち、スリットＳＨＥ２を挟んで、ストリングＳＴＲａ、ＳＴＲｂがＹ方向に隣接している。そして、メモリセルアレイ１０には、例えば図３Ａに示されたレイアウトがＹ方向に繰り返し配置される。ここで、ストリングＳＴＲａは「第１領域」、ストリングＳＴＲｂは「第２領域」の一例である。
＜１－３－２＞セル領域におけるメモリセルアレイ１０の構造
次に、第１実施形態に係る半導体記憶装置１のセル領域におけるメモリセルアレイ１０の詳細な平面レイアウトについて説明する。なお、以下で説明する柱状体３０、コンタクトＣＰ、ビアＶ１、ビットラインＢＬの数は１つの例であって、本実施形態はこれに限定されない。つまり、本実施形態におけるコンタクトＣＰ、ビアＶ１、ビットラインＢＬの数は、本実施形態の主旨を逸脱しない範囲で、種々の変更を行うことができる。
図３Ａに示すように、メモリセルアレイ１０は、複数の柱状体３０、複数のコンタクトＣＰ、複数のビアＶ１及び複数のビットラインＢＬを含む。具体的には、メモリセルアレイ１０は、１つのストリングＳＴＲあたり、例えば、Ｙ方向の異なる位置に配置された４つの柱状体３０と、それに対応する４つのコンタクトＣＰおよび４つのビアＶ１と、４本のビットラインＢＬ（ＢＬ１～ＢＬ４）とからなる群を含む。
複数の柱状体３０の各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。
複数の柱状体３０は、複数の「列」並びに「行」に沿って設けられる。
複数の柱状体３０が配列される各「列」は、それぞれがＹ方向に延伸し、ビットラインＢＬ１とＢＬ２との間と、ビットラインＢＬ３とＢＬ４との間とにおいて、２列設けられる。具体的には、ビットラインＢＬ１とＢＬ２との間には第１列Ｙ１、ビットラインＢＬ３とＢＬ４との間には第２列Ｙ２が設けられる。なお、図３Ａでは図示を一部省略しているが、メモリセルアレイ１０において、４つの柱状体３０と、それに対応する４つのコンタクトＣＰおよび４つのビアＶ１と、４本のビットラインＢＬ（ＢＬ１～ＢＬ４）を含む群は、例えばＸ方向にも繰り返し配置される場合もある。その場合には、図３Ａで示す第１列Ｙ１と、第２列Ｙ２は、Ｘ方向において、交互に設けられる。
複数の柱状体３０が配列される「行」に関しては、Ｘ方向に延伸し、スリットＳＴ間において、Ｙ方向に複数行設けられる。具体的には、図３Ａに示す例では、各ストリングＳＴＲにおいて、それぞれ４行設けられる。ここで、ストリングＳＴＲａにおける４つの行は、Ｙ方向において、スリットＳＴ１に近い行から順に、Ｘ１、Ｘ２、Ｘ３、Ｘ４ラベルされ、ストリングＳＴＲｂにおける４つの行は、Ｙ方向において、スリットＳＴ１に近い行から順に、Ｘ５、Ｘ６、Ｘ７、Ｘ８とラベルされる。また、行Ｘｍ（ｍは１～８）を「ｍ行目」（例えば、行Ｘ１の場合は「１行目」）と称する場合もある。
本実施形態のメモリセルアレイ１０において、各行には、第１列Ｙ１もしくは第２列Ｙ２の何れかに対応して柱状体３０が設けられる。
複数の柱状体３０は、それぞれＺ方向に延び、例えば、それぞれ積層体２０をＺ方向に貫通する。複数の柱状体３０は、例えば、Ｚ方向からの平面視でＹ方向にジグザグ状に配列している。それぞれのストリングＳＴＲにおいてＹ方向にジグザグに並ぶ柱状体３０の数は、例えば、同じである。図３Ａに示すストリングＳＴＲはそれぞれ、４つの柱状体３０がＹ方向にジグザグに並んでいる。柱状体３０は、Ｚ方向からの平面視で、例えば、円又は楕円である。
ここで、ストリングＳＴＲａ（すなわち第１領域）において、Ｙ方向にジグザグに並ぶ柱状体３０をそれぞれ、第１柱状体３０Ａ、第２柱状体３０Ｂ、第３柱状体３０Ｃ、第４柱状体３０Ｄと称する。ストリングＳＴＲｂ（すなわち第２領域）において、Ｙ方向にジグザグに並ぶ柱状体３０をそれぞれ、第５柱状体３０Ｅ、第６柱状体３０Ｆ、第７柱状体３０Ｇ、第８柱状体３０Ｈと称する。
ストリングＳＴＲａにおいては、第１柱状体３０Ａ、第２柱状体３０Ｂ、第３柱状体３０Ｃ、第４柱状体３０Ｄの順にＹ方向に並ぶ。ストリングＳＴＲｂにおいて、第５柱状体３０Ｅ、第６柱状体３０Ｆ、第７柱状体３０Ｇ、第８柱状体３０Ｈの順にＹ方向に並ぶ。
具体的には、図３Ａに示すように、ストリングＳＴＲａの場合、第１柱状体３０Ａは、第１列Ｙ１の１行目に設けられ、第２柱状体３０Ｂは、第２列Ｙ２の２行目に設けられ、第３柱状体３０Ｃは、第１列Ｙ１の３行目に設けられ、第４柱状体３０Ｄは、第２列Ｙ２の４行目に設けられる。すなわち、第１柱状体３０Ａおよび第３柱状体３０Ｃはそれぞれ、第１ビットラインＢＬ１及び第２ビットラインＢＬ２の双方に、Ｚ方向から見て重なるように配置され、第２柱状体３０Ｂおよび第４柱状体３０Ｄはそれぞれ、第３ビットラインＢＬ３及び第４ビットラインＢＬ４の双方に、Ｚ方向から見て重なるように配置される。また、第２柱状体３０Ｂは、Ｙ方向において第１柱状体３０Ａ及び第３柱状体３０Ｃの間に配置され、第４柱状体３０Ｄは、Ｙ方向において第３柱状体３０Ｃに対して第２柱状体３０Ｂとは反対側に配置される。
一方、ストリングＳＴＲｂの場合、第５柱状体３０Ｅは、第１列Ｙ１の５行目に設けられ、第６柱状体３０Ｆは、第２列Ｙ２の６行目に設けられ、第７柱状体３０Ｇは、第１列Ｙ１の７行目に設けられ、第８柱状体３０Ｈは、第２列Ｙ２の８行目に設けられる。すなわち、第５柱状体３０Ｅおよび第７柱状体３０Ｇはそれぞれ、第１ビットラインＢＬ１及び第２ビットラインＢＬ２の双方に、Ｚ方向から見て重なるように配置され、第６柱状体３０Ｆおよび第８柱状体３０Ｈはそれぞれ、第３ビットラインＢＬ３及び第４ビットラインＢＬ４の双方に、Ｚ方向から見て重なるように配置される。また、第６柱状体３０Ｆは、Ｙ方向において第５柱状体３０Ｅ及び第７柱状体３０Ｇの間に配置され、第８柱状体３０Ｈは、Ｙ方向において第７柱状体３０Ｇに対して第６柱状体３０Ｆとは反対側に配置される。
複数のビットラインＢＬは、それぞれがＹ方向に延伸し、Ｘ方向に配列している。各ビットラインＢＬは、ストリングＳＴＲ毎に２つの柱状体３０と重なるようにレイアウトされる。また第１柱状体３０Ａ、第２柱状体３０Ｂ、第３柱状体３０Ｃ、第４柱状体３０Ｄ、第５柱状体３０Ｅ、第６柱状体３０Ｆ、第７柱状体３０Ｇ、第８柱状体３０Ｈのいずれかと電気的に接続されたビットラインＢＬをそれぞれ第１ビットラインＢＬ１、第２ビットラインＢＬ２、第３ビットラインＢＬ３、第４ビットラインＢＬ４と称する。第１ビットラインＢＬ１、第２ビットラインＢＬ２、第３ビットラインＢＬ３、第４ビットラインＢＬ４の順にＸ方向に並ぶ。
なお、図３Ａに示す本例においては、各柱状体３０には、２本のビットラインＢＬが重なってレイアウトされる。例えば、第１柱状体３０Ａは、第１ビットラインＢＬ１と第２ビットラインＢＬ２の２本に、Ｚ方向から見て重なるように配置される。柱状体３０に重なっている２本のビットラインＢＬのうち１本のビットラインＢＬと、当該柱状体３０との間には、ビアＶ１が設けられる。各柱状体３０は、ビアＶ１を介して対応するビットラインＢＬと電気的に接続される。具体的には、各柱状体３０は、ビットラインＢＬの下方に設けられたビアＶ１と、当該ビアＶ１の下方に設けられたコンタクトＣＰを介して、ビットラインＢＬと接続される。
ここで、ストリングＳＴＲａにおいては、第１柱状体３０Ａは第１ビットラインＢＬ１と電気的に接続され、第２柱状体３０Ｂは第３ビットラインＢＬ３と電気的に接続され、第３柱状体３０Ｃは第２ビットラインＢＬ２と電気的に接続され、第４柱状体３０Ｄは第４ビットラインＢＬ４と電気的に接続されている。
一方で、ストリングＳＴＲａとＹ方向においてスリットＳＨＥ２を挟んで隣接するストリングＳＴＲｂにおいては、第５柱状体３０Ｅは第２ビットラインＢＬ２と電気的に接続され、第６柱状体３０Ｆは第４ビットラインＢＬ４と電気的に接続され、第７柱状体３０Ｇは第１ビットラインＢＬ１と電気的に接続され、第８柱状体３０Ｈは第３ビットラインＢＬ３と電気的に接続されている。
なお、第１実施形態の変形例として、図３Ｂに示すように、ストリングＳＴＲａにおいては、第１柱状体３０Ａは第２ビットラインＢＬ２と電気的に接続され、第２柱状体３０Ｂは第４ビットラインＢＬ４と電気的に接続され、第３柱状体３０Ｃは第１ビットラインＢＬ１と電気的に接続され、第４柱状体３０Ｄは第３ビットラインＢＬ３と電気的に接続されるレイアウトもよい。このような場合、ストリングＳＴＲｂにおいては、第５柱状体３０Ｅは第１ビットラインＢＬ１と電気的に接続され、第６柱状体３０Ｆは第３ビットラインＢＬ３と電気的に接続され、第７柱状体３０Ｇは第２ビットラインＢＬ２と電気的に接続され、第８柱状体３０Ｈは第４ビットラインＢＬ４と電気的に接続される。
また、本実施形態では、第１柱状体３０Ａ～第８柱状体３０Ｈそれぞれに対応するビアＶ１同士のＹ方向の間隔（ピッチ）を、それぞれピッチＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７と定義した場合、ピッチＰ２およびピッチＰ６は、ピッチＰ１、Ｐ３、Ｐ４、Ｐ５、Ｐ７よりも大きい方が望ましい。つまり、第２柱状体３０Ｂおよび第３柱状体３０Ｃそれぞれに接続されたビアＶ１同士のＹ方向のピッチＰ２と、第６柱状体３０Ｆおよび第７柱状体３０Ｇそれぞれに接続されたビアＶ１同士のＹ方向のピッチＰ６は、他の柱状体３０に対応するビアＶ１同士のピッチよりも大きい方がよい。それぞれの柱状体３０に一つずつコンタクトＣＰを形成する場合、ビアＶ１の間隔が近接する部分が生じやすい。そこで、ビアＶ１の間隔が近接する部分におけるビアＶ１のＹ方向のピッチを大きくすることで、フォトリソグラフィにより各ビアＶ１を作製する際の製造誤差によりビアＶ１同士が接触（短絡）するおそれを低減でき、かつ、１つのブロックＢＬＫ内における柱状体３０の集積性を高めることができる。
また、本実施形態では、第１柱状体３０Ａおよび第２柱状体３０Ｂに接続されたビアＶ１同士のピッチＰ１と、第３柱状体３０Ｃおよび第４柱状体３０Ｄに接続されたビアＶ１同士のピッチＰ３と、第４柱状体３０Ｄおよび第５柱状体３０Ｅに接続されたビアＶ１同士のピッチＰ４と、第５柱状体３０Ｅおよび第６柱状体３０Ｆに接続されたビアＶ１同士のピッチＰ５と、第７柱状体３０Ｇおよび第８柱状体３０Ｈに接続されたビアＶ１同士のピッチＰ７とが、すべて同一の大きさであることが望ましい。これにより、さらに、１つのブロックＢＬＫ内における柱状体３０の集積性を高めることができる。
また、複数の柱状体３０の配置に関し、Ｘ方向で隣り合う柱状体３０間のピッチは同一でなくともよい。ただし、複数の柱状体３０の集積性の観点から、複数の柱状体３０は、Ｚ方向からの平面視で、略等ピッチで配置されていることが望ましい。同様に、Ｙ方向で隣り合う柱状体３０間のピッチは同一でなくともよいが、Ｙ方向においても、複数の柱状体３０は、略等ピッチで配置されていることが望ましい。具体的には、複数の柱状体３０は、Ｙ方向に同じピッチとなるように配置されるとともに、Ｘ方向においても同じピッチで配置されることが望ましい。これにより、さらに、１つのブロックＢＬＫ内における柱状体３０の集積性を高めることができる。
以上、本実施形態に係る半導体記憶装置１のセル領域におけるメモリセルアレイ１０の詳細な平面レイアウトについて説明してきたが、本実施形態の半導体記憶装置１は、図３Ａに示すレイアウトに限らない。本実施形態の半導体記憶装置１は、例えば、隣り合うスリットＳＴの間において、ストリングＳＴＲａとストリングＳＴＲｂとが、Ｙ方向に沿って交互に繰り返し配置されるレイアウトであっても構わない。
また、以上で説明したメモリセルアレイ１０の平面レイアウトにおいて、隣り合うスリットＳＴ間にレイアウトされるスリットＳＨＥの本数は、任意の本数に設計され得る。隣り合う２本のスリットＳＴ間におけるストリングＳＴＲの個数は、隣り合う２本のスリットＳＴ間にレイアウトされるスリットＳＨＥの本数に基づいて変化する。
＜１－３－３＞メモリセルアレイ１０のセル領域における断面構造
次に、図４を用いて、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０のセル領域における断面構造の一例を説明する。
図４は、図３ＡのＣ－Ｃ線に沿った断面図であり、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０のセル領域における断面構造の一例を示している。
メモリセルアレイ１０は、基板ＳｕｂとソースラインＳＬと積層体２０と複数の柱状体３０と複数のコンタクトＣＰと複数のビアＶ１と複数のビットラインＢＬとを有する。
基板Ｓｕｂは、例えば、シリコン基板である。基板Ｓｕｂ上には、例えば、メモリセルアレイ１０のセルアレイ領域及び周辺領域が形成される。
ソースラインＳＬは、基板Ｓｕｂ上に配置される。ソースラインＳＬは、導電体又は半導体からなる。ソースラインＳＬは、例えば、ｐ型の半導体である。ソースラインＳＬは、Ｘ方向及びＹ方向に広がる。
積層体２０は、Ｚ方向に複数の導電層２１と複数の絶縁層２２とを有する。導電層２１と絶縁層２２とは交互に積層されている。複数の導電層２１は、それぞれＸ方向及びＹ方向に広がる。複数の絶縁層２２は、それぞれＸ方向及びＹ方向に広がる。導電層２１は、例えば金属又は半導体である。導電層２１は、例えば、タングステン、不純物がドープされたポリシリコンである。導電層２１の数は、任意である。
導電層２１は、例えば、機能的に３つに分けられる。
導電層２１Ａは、複数の導電層２１のうち最もソースラインＳＬの近くにある。導電層２１Ａは、複数層でもよい。導電層２１Ａは、例えば、第２選択トランジスタＳ２に繋がる選択ゲートラインＳＧＳとして機能する。
導電層２１Ｂは、複数の導電層２１のうち導電層２１Ａの次にソースラインＳＬの近くにある。導電層２１Ｂは、それぞれワードラインＷＬに接続される。導電層２１Ｂは、メモリセルトランジスタＭＴのゲート電極として機能する。導電層２１Ｂは、複数層でもよい。
導電層２１Ｃは、複数の導電層２１のうち導電層２１Ａ、２１Ｂを除いたものである。導電層２１Ｃは、例えば、積層体２０の上から数層の導電層である。導電層２１Ｃは、例えば、第１選択トランジスタＳ１に繋がる選択ゲートラインＳＧＤとして機能する。
絶縁層２２は、導電層２１とソースラインＳＬの間及びＺ方向に隣りあう導電層２１の間にある。絶縁層２２は、例えばシリコン酸化物を含む。絶縁層２２は、隣接する導電層２１の間を絶縁する。絶縁層２２の数は、導電層２１の数によって決まる。
ビットラインＢＬは、最上層の導電層２１（導電層２１Ｃ）の上方に、コンタクトＣＰおよびビアＶ１を介して設けられる。ビットラインＢＬは、Ｙ方向に沿って延伸したライン上に形成される。ビットラインＢＬは、例えば銅（Ｃｕ）を含む。
複数の柱状体３０は、それぞれＺ方向に沿って延伸して設けられ、積層体２０を貫通し、その底部はソースラインＳＬに接触している。
図５は、第１実施形態にかかる柱状体３０の近傍を拡大した断面図である。図６は、第１実施形態にかかる柱状体３０の近傍を導電層２１に沿って切断した断面図である。図５は、柱状体３０をＹＺ面で切断した断面であり、図６は、柱状体３０をＸＹ面で切断した断面である。柱状体３０は、積層体２０内に形成されたメモリホールＭＨ内にある。
柱状体３０はそれぞれ、コア３１、半導体ボディ３２、メモリ膜３３を有する。メモリホールＭＨ内には、内側から順に、コア３１、半導体ボディ３２、メモリ膜３３がある。
コア３１は、Ｚ方向に延び、柱状である。コア３１は、例えば、シリコン酸化物を含む。コア３１は、半導体ボディ３２の内側にある。
半導体ボディ３２は、Ｚ方向に延びる。半導体ボディ３２は、底を有する筒状である。
半導体ボディ３２は、コア３１の外側面を被覆する。半導体ボディ３２は、例えばシリコンを含む。シリコンは、例えばアモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ３２は、第１選択トランジスタＳ１、メモリセルトランジスタＭＴ及び第２選択トランジスタＳ２のそれぞれのチャネルである。チャネルは、ソース側とドレイン側との間におけるキャリアの流路である。
メモリ膜３３は、Ｚ方向に延びる。メモリ膜３３は、半導体ボディ３２の外側面を被覆する。メモリ膜３３は、メモリホールＭＨの内面と半導体ボディ３２の外側面との間にある。メモリ膜３３は、例えば、トンネル絶縁膜３４、電荷蓄積膜３５及びカバー絶縁膜３６含む。トンネル絶縁膜３４、電荷蓄積膜３５、カバー絶縁膜３６の順に、半導体ボディ３２の近くにある。
トンネル絶縁膜３４は、電荷蓄積膜３５と半導体ボディ３２との間に位置する。トンネル絶縁膜３４は、例えばシリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜３４は、半導体ボディ３２と電荷蓄積膜３５との間の電位障壁である。
電荷蓄積膜３５は、それぞれの導電層２１及び絶縁層２２とトンネル絶縁膜３４との間に位置する。電荷蓄積膜３５は、例えばシリコン窒化物を含む。電荷蓄積膜３５と複数の導電層２１のそれぞれとが交差する部分は、それぞれトランジスタとして機能する。電荷蓄積膜３５が複数の導電層２１と交差する部分（電荷蓄積部）内の電荷の有無、又は、蓄積された電荷量によって、メモリセルトランジスタＭＴはデータを保持する。電荷蓄積部は、それぞれの導電層２１と半導体ボディ３２との間にあり、周りを絶縁材料で囲まれている。
カバー絶縁膜３６は、例えば、それぞれの絶縁層２２と電荷蓄積膜３５との間に位置する。カバー絶縁膜３６は、例えばシリコン酸化物を含む。カバー絶縁膜３６は、加工時に電荷蓄積膜３５をエッチングから保護する。カバー絶縁膜３６は、なくてもよいし、導電層２１と電荷蓄積膜３５との間に一部残して、ブロック絶縁膜として用いてもよい。
また図５に示すように、それぞれの導電層２１と絶縁層２２との間、及び、それぞれの導電層２１とメモリ膜３３との間には、ブロック絶縁膜２１ａ、バリア膜２１ｂを有してもよい。ブロック絶縁膜２１ａは、バックトンネリングを抑制する。バックトンネリングは、導電層２１からメモリ膜３３への電荷が戻る現象である。バリア膜２１ｂは、導電層２１とブロック絶縁膜２１ａとの間の密着性を向上させる。ブロック絶縁膜２１ａは、例えば、シリコン酸化膜、金属酸化物膜、複数の絶縁膜が積層された積層構造膜である。金属酸化物の一例は、アルミニウム酸化物である。バリア膜２１ｂは、例えば導電層２１がタングステンの場合、一例として窒化チタン、窒化チタンとチタンとの積層構造膜である。
コンタクトＣＰ及びビアＶ１は、柱状体３０とビットラインＢＬとを電気的に繋ぐコンタクトプラグである。コンタクトＣＰ及びビアＶ１は、層間絶縁層（不図示）内にある。コンタクトＣＰ及びビアＶ１は、当該層間絶縁層をＺ方向に貫通する。コンタクトＣＰ及びビアＶ１は、導電材料を含む。コンタクトＣＰ及びビアＶ１は、例えば、タングステンである。
ビアＶ１は、コンタクトＣＰとビットラインＢＬとを電気的に繋ぐ。Ｚ方向からの平面視で、ビアＶ１はコンタクトＣＰより小さく、その大部分がコンタクトＣＰに内包される。ビアＶ１の幾何中心はそれぞれ、例えば、コンタクトＣＰの幾何中心からずれている。なお、図３Ａ、図３Ｂに示す、第１柱状体３０Ａ～第８柱状体３０Ｈそれぞれに対応するビアＶ１同士のＹ方向のピッチＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７は、ビアＶ１の幾何中心同士を結ぶ距離を意味する。
＜１－４＞効果
上述した本実施形態にかかる半導体記憶装置１のように、スリットＳＨＥを挟みＹ方向に隣り合う各ストリングＳＴＲ（図３Ａでは、ストリングＳＴＲａおよびストリングＳＴＲｂ）における各ビアＶ１の配置位置の最適化を図ることで、フォトリソグラフィにより各ビアＶ１を作製する際、ビアＶ１同士の接触（短絡）を防止できるとともに、１つのブロックＢＬＫ内における柱状体３０の集積性を高めることができる。その結果、メモリトランジスタＭＴの集積性を高めることができる。
また、第１実施形態にかかる半導体記憶装置１は、いずれの柱状体３０もダミーではなく、記録領域として機能させることができる。つまり、記憶領域として機能する柱状体３０が密に配列し、第１実施形態にかかる半導体記憶装置１は集積性に優れる。
以上、いくつかの実施形態について説明したが、実施形態は上記例に限定されない。例えば、メモリ積層膜は、分極の方向によりデータを記憶するFeFET（Ferroelectric FET）メモリに含まれる強誘電体膜であってもよい。強誘電体膜は、例えば、ハフニウム酸化物で形成される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…ロウデコーダ、１２…センスアンプ、１３…シーケンサ、２０…積層体、２１、２１Ａ、２１Ｂ、２１Ｃ…導電層、２２…絶縁層、３０、３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ、３０Ｅ、３０Ｆ、３０Ｇ、３０Ｈ…柱状体、３２…半導体ボディ、３５…電荷蓄積膜、４１…第１絶縁体、４２…第２絶縁体、ＢＬ、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４…ビットライン、ＢＬＫ…ブロック、ＣＰ…コンタクト、ＭＨ…メモリホール、ＭＴ…メモリセルトランジスタ、Ｐ１～Ｐ７…間隔（ピッチ）、ＳＧＳ…選択ゲートライン（ソース側）、ＳＧＤ…選択ゲートライン（ドレイン側）、ＳＬ…ソースライン、ＳＴＲ…ストリング、ＳＴＲａ…ストリング（第１領域）、ＳＴＲｂ…ストリング（第２領域）、ＳＴ…スリット、ＳＨＥ…スリット、Ｓｕｂ…基板、Ｖ１…ビア、Ｙ１…第１列、Ｙ２…第２列

Claims (5)

  1. 複数の導電層と複数の絶縁層とが第１方向に交互に積層された積層体と、
    前記積層体の上方を、前記第１方向と交差する第２方向に延びるとともに、前記第１方向および前記第２方向に交差する第３方向に互いに間隔をあけて配置された複数本のビットラインと、
    前記積層体内を前記第１方向および前記第３方向に延び、前記複数の導電層を、前記第２方向に分断する少なくとも１つ以上の第１絶縁体と、
    前記第１方向および前記第２方向に延び、前記複数の導電層のうちの少なくとも最上層を含む一部を前記第２方向に分断する、少なくとも１つ以上の第２絶縁体と、
    前記第１絶縁体と前記第２絶縁体との間および隣接する前記第２絶縁体の間の各領域のうちの、互いに隣接する第１領域および第２領域内において、前記第１方向に延び半導体ボディをそれぞれ含む複数の柱状体と、
    前記複数の柱状体のいずれかと前記複数本のビットラインのいずれかとをそれぞれ接続する複数のビアと、
    を有し、
    前記複数のビットラインは、前記第３方向に順に並ぶ、第１ビットライン、第２ビットライン、第３ビットライン、および第４ビットラインを含み、
    前記複数の柱状体は、前記第２方向に順に並ぶ、第１柱状体、第２柱状体、第３柱状体、第４柱状体、第５柱状体、第６柱状体、第７柱状体、および第８柱状体を含み、
    前記第１柱状体は、前記第１ビットラインに前記第１方向から見て重なるように配置され、
    前記第２柱状体は、前記第３ビットラインに前記第１方向から見て重なるように配置され、
    前記第３柱状体は、前記第２ビットラインに前記第１方向から見て重なるように配置され、
    前記第４柱状体は、前記第４ビットラインに前記第１方向から見て重なるように配置され、
    前記第５柱状体は、前記第２ビットラインに前記第１方向から見て重なるように配置され、
    前記第６柱状体は、前記第４ビットラインに前記第１方向から見て重なるように配置され、
    前記第７柱状体は、前記第１ビットラインに前記第１方向から見て重なるように配置され、
    前記第８柱状体は、前記第３ビットラインに前記第１方向から見て重なるように配置され、
    前記第１柱状体は、前記第１ビットラインに電気的に接続され、
    前記第２柱状体は、前記第３ビットラインに電気的に接続され、
    前記第３柱状体は、前記第２ビットラインに電気的に接続され、
    前記第４柱状体は、前記第４ビットラインに電気的に接続され、
    前記第５柱状体は、前記第２ビットラインに電気的に接続され、
    前記第６柱状体は、前記第４ビットラインに電気的に接続され、
    前記第７柱状体は、前記第１ビットラインに電気的に接続され、
    前記第８柱状体は、前記第３ビットラインに電気的に接続される、半導体記憶装置。
  2. 隣り合う前記第１絶縁体の間において、前記第１領域と前記第２領域とが、前記第２方向に沿って交互に繰り返し配置されている、請求項１に記載の半導体記憶装置。
  3. 前記第２柱状体および前記第３柱状体それぞれに接続された前記ビア同士の前記第２方向の間隔、ならびに、前記第６柱状体および前記第７柱状体それぞれに接続された前記ビア同士の前記第２方向の間隔は、
    前記第１柱状体および前記第２柱状体それぞれに接続された前記ビア同士の前記第２方向の間隔と、前記第３柱状体および前記第４柱状体それぞれに接続された前記ビア同士の前記第２方向の間隔と、前記第４柱状体および前記第５柱状体それぞれに接続された前記ビア同士の前記第２方向の間隔と、前記第５柱状体および前記第６柱状体それぞれに接続された前記ビア同士の前記第２方向の間隔と、前記第７柱状体および前記第８柱状体それぞれに接続された前記ビア同士の前記第２方向の間隔よりも大きい、請求項１または２に記載の半導体記憶装置。
  4. 前記複数のビアは、
    前記第１柱状体および前記第２柱状体それぞれに接続された前記ビア同士の前記第２方向の間隔と、
    前記第３柱状体および前記第４柱状体それぞれに接続された前記ビア同士の前記第２方向の間隔と、
    前記第４柱状体および前記第５柱状体それぞれに接続された前記ビア同士の前記第２方向の間隔と、
    前記第５柱状体および前記第６柱状体それぞれに接続された前記ビア同士の前記第２方向の間隔と、
    前記第７柱状体および前記第８柱状体それぞれに接続された前記ビア同士の前記第２方向の間隔とが、すべて同一の大きさとなるよう配置されている、請求項１～３の何れか一項に記載の半導体記憶装置。
  5. 前記複数の柱状体は、前記第１方向からの平面視で、略等ピッチで配置されている、請求項１～４の何れか一項に記載の半導体記憶装置。
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