JP2023038689A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2023038689A
JP2023038689A JP2021145550A JP2021145550A JP2023038689A JP 2023038689 A JP2023038689 A JP 2023038689A JP 2021145550 A JP2021145550 A JP 2021145550A JP 2021145550 A JP2021145550 A JP 2021145550A JP 2023038689 A JP2023038689 A JP 2023038689A
Authority
JP
Japan
Prior art keywords
layer
contact
source line
memory device
conductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021145550A
Other languages
English (en)
Inventor
大輝 美藤
Daiki Bito
大吾 一之瀬
Daigo Ichinose
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2021145550A priority Critical patent/JP2023038689A/ja
Priority to US17/578,803 priority patent/US20230072833A1/en
Publication of JP2023038689A publication Critical patent/JP2023038689A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Abstract

【課題】半導体記憶装置のチップ面積を抑制する。【解決手段】実施形態の半導体記憶装置は、基板２０と、下層配線４６と、ソース線ＳＬと、複数のワード線ＷＬと、ピラーＭＰと、パターン部ＩＰと、コンタクトＣ４と、を含む。ソース線ＳＬは、下層配線４６の上方の第１層に設けられる。ピラーＭＰは、第１方向に延伸し、且つ複数のワード線ＷＬを貫通して設けられる。ピラーＭＰの底部は、ソース線ＳＬに達している。パターン部ＩＰは、第１層内で、ソース線ＳＬと離隔し且つ絶縁されて設けられる。コンタクトＣ４は、第１方向に延伸し、パターン部ＩＰを貫通し、且つ下層配線４６の上に設けられる。コンタクトＣ４は、基板２０の表面に平行な第２方向における幅が、第１層に含まれ、且つ基板２０の表面と平行な面を境界面として変化する。【選択図】図９

Description

実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
特開２０１９－１２１７１７号公報 特開２０１８－１５２４１２号公報 特開２０１９－１６０９２２号公報
半導体記憶装置のチップ面積を抑制する。
実施形態の半導体記憶装置は、基板と、下層配線と、ソース線と、複数のワード線と、ピラーと、パターン部と、コンタクトと、を含む。下層配線は、基板の上方に設けられる。ソース線は、下層配線の上方の第１層に設けられる。複数のワード線は、ソース線の上方で、基板の表面と交差する第１方向に互いに離れて設けられる。ピラーは、第１方向に延伸し、且つ複数のワード線を貫通して設けられる。ピラーの底部は、ソース線に達している。ピラーと複数のワード線との交差部分がそれぞれメモリセルとして機能する。パターン部は、第１層内で、ソース線と離隔し且つ絶縁されて設けられる。コンタクトは、第１方向に延伸し、パターン部を貫通し、且つ下層配線の上に設けられる。コンタクトは、基板の表面に平行な第２方向における幅が、第１層に含まれ、且つ基板の表面と平行な面を境界面として変化する。
実施形態に係る半導体記憶装置の全体構成の一例を示すブロック図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイに含まれたブロックグループの平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリ領域における断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図。 実施形態に係る半導体記憶装置におけるメモリピラーの断面構造の一例を示す、図６のＶＩＩ－ＶＩＩ線に沿った断面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイのコンタクト領域における平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイのコンタクト領域における断面構造の一例を示す、図８のＩＸ－ＩＸ線に沿った断面図。 実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す、図１２のＸＩＩＩ－ＸＩＩＩ線に沿った断面図。 実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す、図１４のＸＶ－ＸＶ線に沿った断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の平面レイアウトの一例を示す平面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す、図１９のＸＸ－ＸＸ線に沿った断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 実施形態に係る半導体記憶装置の製造途中の断面構造の一例を示す断面図。 比較例におけるホールのレイアウトの一例を示す断面図。 実施形態におけるホールのレイアウトの一例を示す断面図。 実施形態に係る半導体記憶装置が備えるメモリセルアレイのビット線接続領域における平面レイアウトの一例を示す平面図。 実施形態の変形例に係る半導体記憶装置が備えるメモリセルアレイのコンタクト領域における断面構造の一例を示す断面図。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術的思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字等は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
［実施形態］
以下に、実施形態に係る半導体記憶装置１について説明する。
［１］半導体記憶装置１の構成
［１－１］半導体記憶装置１の全体構成
図１は、実施形態に係る半導体記憶装置１の全体構成の一例を示すブロック図である。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御可能である。図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含んでいる。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
以上で説明された半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
［１－２］半導体記憶装置１の回路構成
図２は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成の一例を示す回路図である。図２は、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを表示している。図２に示すように、ブロックＢＬＫは、例えば５つのストリングユニットＳＵ０～ＳＵ４を含んでいる。
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴＤ及びＳＴＳを含んでいる。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴＤ及びＳＴＳのそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列に接続される。選択トランジスタＳＴＤのドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴＤのソースは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴＳのドレインは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴＳのソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０内の複数の選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ０に接続される。ストリングユニットＳＵ１内の複数の選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ１に接続される。ストリングユニットＳＵ２内の複数の選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ２に接続される。ストリングユニットＳＵ３内の複数の選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ３に接続される。ストリングユニットＳＵ４内の複数の選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ４に接続される。複数の選択トランジスタＳＴＳのゲートは、選択ゲート線ＳＧＳに接続される。
ビット線ＢＬ０～ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと呼ばれる。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
尚、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明された構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴＤ及びＳＴＳの個数は、それぞれ任意の個数でも良い。
［１－３］半導体記憶装置１の構造
以下に、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の構造の一例について説明する。以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１の形成に使用される半導体基板２０の表面に対する鉛直方向に対応している。平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。平面図及び断面図のそれぞれでは、図を見易くするために、構成の図示が適宜省略されている。
［１－３－１］半導体記憶装置１の平面レイアウト
図３は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の平面レイアウトの一例を示す平面図である。図３に示すように、メモリセルアレイ１０は、例えばブロックグループＢＬＫＧ０～ＢＬＫＧ３を含んでいる。
各ブロックグループＢＬＫＧは、複数のブロックＢＬＫを含んでいる。各ブロックグループＢＬＫＧは、Ｘ方向に沿って延伸して設けられる。ブロックグループＢＬＫＧ０～ＢＬＫＧ３は、Ｙ方向に配列している。Ｙ方向に隣り合うブロックグループＢＬＫＧの間には、ビット線接続領域ＢＬＴＡＰが設けられる。ビット線接続領域ＢＬＴＡＰは、ビット線ＢＬとセンスアンプモジュール１６との間を電気的に接続するためのコンタクトが形成される領域である。尚、ブロックグループＢＬＫＧの個数は、任意の個数でも良い。ビット線接続領域ＢＬＴＡＰは、隣り合うブロックグループＢＬＫＧに挟まれない領域に配置されても良い。
図４は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０に含まれたブロックグループＢＬＫＧの平面レイアウトの一例を示す平面図である。図４に示すように、ブロックグループＢＬＫＧは、例えばブロックＢＬＫ０～ＢＬＫ３を含んでいる。ブロックグループＢＬＫＧの領域は、Ｘ方向に沿って、例えば、メモリ領域ＭＡ１及びＭＡ２、引出領域ＨＡ１及びＨＡ２、並びにコンタクト領域ＣＡに分割される。ブロックグループＢＬＫＧの領域において、メモリセルアレイ１０は、例えば複数のスリットＳＬＴ、複数のスリットＳＨＥ、及び複数のスリットＯＳＴを含んでいる。
各ブロックＢＬＫは、Ｘ方向に沿って延伸して設けられる。ブロックＢＬＫ０～ＢＬＫ３は、Ｙ方向に配列している。尚、ブロックグループＢＬＫＧが含むブロックＢＬＫの個数は、任意の個数でも良い。ブロックグループＢＬＫＧは、データの記憶に使用されないダミーブロックを含んでいても良い。
メモリ領域ＭＡ１及びＭＡ２は、引出領域ＨＡ１及びＨＡ２の間に配置される。コンタクト領域ＣＡは、メモリ領域ＭＡ１及びＭＡ２の間に配置される。メモリ領域ＭＡ１及びＭＡ２のそれぞれは、複数のＮＡＮＤストリングＮＳを含んでいる。引出領域ＨＡ１及びＨＡ２のそれぞれは、例えばワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳを含む積層配線の階段構造を含んでいる。当該階段構造には、ＮＡＮＤストリングＮＳに接続された積層配線とロウデコーダモジュール１５との間を電気的に接続するための複数のコンタクトが接続される。コンタクト領域ＣＡは、積層配線を貫通するコンタクトを含んでいる。以下では、メモリセルアレイ１０内でワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳを含む積層配線が設けられる部分を、“積層配線部”とも呼ぶ。
各スリットＳＬＴは、Ｘ方向に沿って延伸して設けられた部分を有する。複数のスリットＳＬＴは、Ｙ方向に並んでいる。スリットＳＬＴによってＹ方向に区切られた領域のそれぞれが、１つのブロックＢＬＫに対応している。各スリットＳＬＴは、Ｘ方向にメモリ領域ＭＡ１及びＭＡ２、引出領域ＨＡ１及びＨＡ２、並びにコンタクト領域ＣＡを横切っている。スリットＳＬＴは、例えば、内部に絶縁体及び導電体が埋め込まれた構造を有する。各スリットＳＬＴは、当該スリットＳＬＴを介して隣り合う配線（例えば、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳ）を分断している。
各スリットＳＨＥは、メモリ領域ＭＡ１及びＭＡ２のそれぞれに配置される。メモリ領域ＭＡ１に対応して設けられた複数のスリットＳＨＥは、それぞれがメモリ領域ＭＡ１を横切って設けられ、Ｙ方向に並んでいる。メモリ領域ＭＡ２に対応して設けられた複数のスリットＳＨＥは、それぞれがメモリ領域ＭＡ２を横切って設けられ、Ｙ方向に並んでいる。スリットＳＬＴ及びＳＨＥによってＹ方向に区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。スリットＳＨＥは、内部に絶縁体が埋め込まれた構造を有する。本例では、Ｙ方向に隣り合うスリットＳＬＴの間のそれぞれに、４つのスリットＳＨＥが配置されている。スリットＳＨＥは、当該スリットＳＨＥを介して隣り合う配線（少なくとも、選択ゲート線ＳＧＤ）を分断している。
各スリットＯＳＴは、コンタクト領域ＣＡに配置される。各スリットＯＳＴは、Ｘ方向に延伸して設けられた部分を有する。本例では、隣り合うスリットＳＬＴの間のそれぞれに、２つのスリットＯＳＴが配置される。隣り合うスリットＳＬＴの間に配置された２つのスリットＯＳＴは、互いに離れて配置され、Ｙ方向に並んでいる。スリットＯＳＴは、内部に絶縁体が埋め込まれた構造を有する。隣り合うスリットＳＬＴの間の２つのスリットＯＳＴの間には、貫通領域ＯＡが設けられる。貫通領域ＯＡは、少なくとも１つの貫通コンタクトが設けられる領域である。貫通コンタクトの詳細については後述する。
ブロックグループＢＬＫＧには、図４に示されたレイアウトが、Ｙ方向に繰り返し配置される。尚、実施形態に係る半導体記憶装置１が備えるブロックグループＢＬＫＧの平面レイアウトは、以上で説明されたレイアウトに限定されない。隣り合うスリットＳＬＴの間に配置されるスリットＳＨＥの数は、任意の数に設計され得る。隣り合うスリットＳＬＴの間に形成されるストリングユニットＳＵの数は、隣り合うスリットＳＬＴの間に配置されたスリットＳＨＥの数に基づいて変更され得る。メモリセルアレイ１０は、複数のコンタクト領域ＣＡを含んでいても良い。コンタクト領域ＣＡは、引出領域ＨＡに挿入されても良い。貫通領域ＯＡは、２つ以上設けられても良い。引出領域ＨＡは、２つのメモリ領域ＭＡの間に配置されても良い。
［１－３－２］メモリ領域ＭＡにおける構造
（メモリ領域ＭＡの平面レイアウト）
図５は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０のメモリ領域ＭＡにおける平面レイアウトの一例を示す平面図である。図５は、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０～ＳＵ４）を含む領域を表示している。図５に示すように、メモリセルアレイ１０は、メモリ領域ＭＡにおいて、例えば、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬをさらに含んでいる。また、各スリットＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含んでいる。
メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、隣り合う２つのスリットＳＬＴの間の領域において、例えば２４列の千鳥状に配置される。そして、例えば、紙面の上側から数えて、５列目のメモリピラーＭＰと、１０列目のメモリピラーＭＰと、１５列目のメモリピラーＭＰと、２０列目のメモリピラーＭＰとのそれぞれに、１つのスリットＳＨＥが重なっている。
複数のビット線ＢＬは、それぞれがＹ方向に延伸して設けられた部分を有し、Ｘ方向に並んでいる。各ビット線ＢＬは、ストリングユニットＳＵ毎に、少なくとも１つのメモリピラーＭＰと重なるように配置されている。本例では、２つのビット線ＢＬが、１つのメモリピラーＭＰと重なるように配置されている。メモリピラーＭＰと重なっている複数のビット線ＢＬのうち１つのビット線ＢＬと、当該メモリピラーＭＰとの間は、コンタクトＣＶを介して電気的に接続される。
例えば、スリットＳＨＥに接したメモリピラーＭＰと、ビット線ＢＬとの間のコンタクトＣＶは、省略される。言い換えると、異なる２つの選択ゲート線ＳＧＤに接したメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶは、省略される。隣り合うスリットＳＬＴの間におけるメモリピラーＭＰやスリットＳＨＥ等の個数及び配置は、図５を用いて説明された構成に限定されず、適宜変更され得る。各メモリピラーＭＰに重なるビット線ＢＬの数は、任意の数に設計され得る。
コンタクトＬＩは、Ｘ方向に延伸して設けられた部分を有する導電体であり、ソース線ＳＬに接続される。スペーサＳＰは、コンタクトＬＩの側面に設けられた絶縁体である。コンタクトＬＩは、スペーサＳＰによって挟まれている。コンタクトＬＩと、当該コンタクトＬＩとＹ方向に隣り合う導電体（例えば、ワード線ＷＬ０～ＷＬ７並びに選択ゲート線ＳＧＤ及びＳＧＳ）との間は、スペーサＳＰによって離隔及び絶縁される。スペーサＳＰは、例えば酸化膜である。コンタクトＬＩは、“ソース線コンタクト”と呼ばれても良い。
（メモリ領域ＭＡの断面構造）
図６は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０のメモリ領域ＭＡにおける断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図である。図６に示すように、半導体記憶装置１は、メモリ領域ＭＡにおいて、例えば、半導体基板２０、導電体層２１～２５、絶縁体層３０～３７をさらに含んでいる。
半導体基板２０は、例えばＰ型の半導体基板である。半導体基板２０の上に、絶縁体層３０が設けられる。絶縁体層３０は、半導体基板２０上に形成されたロウデコーダモジュール１５やセンスアンプモジュール１６等に接続される回路等を覆い、複数層により構成され得る。例えば、絶縁体層３０によって覆われた回路は、導電体層４０～４３及びコンタクトＣ０～Ｃ２を含む。導電体層４０は、ゲート絶縁膜を介して、半導体基板２０の上に設けられる。導電体層４０は、積層配線部の下方に設けられたトランジスタのゲート電極として機能する。複数のコンタクトＣ０は、導電体層４０の上と、半導体基板２０の上とのそれぞれに設けられる。半導体基板２０の上に設けられたコンタクトＣ０は、半導体基板２０に設けられた不純物拡散領域（図示せず）に接続される。コンタクトＣ０の上に、導電体層４１が設けられる。導電体層４１の上に、コンタクトＣ１が設けられる。コンタクトＣ１の上に、導電体層４２が設けられる。導電体層４２の上に、コンタクトＣ２が設けられる。コンタクトＣ２の上に、導電体層４３が設けられる。
絶縁体層３０の上に、絶縁体層３１が設けられる。絶縁体層３１は、例えば窒化シリコンを含む。絶縁体層３１は、例えば積層配線部を形成するための熱工程において発生する水素が、半導体基板２０の上に設けられたトランジスタに侵入することを抑制する。絶縁体層３１は、バリア膜と呼ばれても良い。
絶縁体層３１の上に、絶縁体層３２が設けられる。絶縁体層３２の上に、導電体層２１が設けられる。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層２１は、例えばリンがドープされたシリコンを含む。
導電体層２１の上に、絶縁体層３３が設けられる。絶縁体層３３の上に、導電体層２２が設けられる。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばタングステンを含む。
導電体層２２の上に、絶縁体層３４及び導電体層２３が交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層２３は、例えばタングステンを含む。
最上層の導電体層２３の上に、絶縁体層３５が設けられる。絶縁体層３５の上に、導電体層２４が設けられる。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。導電体層２４は、例えばタングステンを含む。
導電体層２４の上に、絶縁体層３６が設けられる。絶縁体層３６の上に、導電体層２５が設けられる。導電体層２５は、例えばＹ方向に延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において、複数の導電体層２５が、Ｘ方向に沿って配列している。導電体層２５は、例えば銅を含む。
導電体層２５の上に、絶縁体層３７が設けられる。絶縁体層３７は、メモリセルアレイ１０と、ロウデコーダモジュール１５及びセンスアンプモジュール１６とを接続するための回路等を覆い、複数層により構成され得る。例えば、絶縁体層３７によって覆われた回路は、導電体層４４及び４５を含む。導電体層４４は、導電体層２５よりも上層且つ導電体層２５から離れて設けられる。導電体層４５は、導電体層４４よりも上層且つ導電体層４４から離れて設けられる。
メモリピラーＭＰの各々は、Ｚ方向に沿って延伸して設けられ、絶縁体層３３～３５、及び導電体層２２～２４を貫通している。メモリピラーＭＰの底部は、導電体層２１に達している。メモリピラーＭＰと導電体層２２とが交差した部分が、選択トランジスタＳＴＳとして機能する。メモリピラーＭＰと１つの導電体層２３とが交差した部分が、１つのメモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２４とが交差した部分が、選択トランジスタＳＴＤとして機能する。
また、メモリピラーＭＰの各々は、例えば、コア部材５０、半導体層５１、積層膜５２を含む。コア部材５０は、Ｚ方向に沿って延伸して設けられる。例えば、コア部材５０の上端は、導電体層２４よりも上層に含まれ、コア部材５０の下端は、導電体層２１が設けられた配線層に含まれる。半導体層５１は、コア部材５０の周囲を覆っている。半導体層５１の一部が、メモリピラーＭＰの側面を介して、導電体層２１に接触している。積層膜５２は、半導体層５１と導電体層２１とが接触した部分を除いて、半導体層５１の側面及び底面を覆っている。コア部材５０は、酸化シリコン等の絶縁体を含む。半導体層５１は、例えばシリコンを含む。
メモリピラーＭＰ内の半導体層５１の上に、柱状のコンタクトＣＶが設けられる。図示された領域には、５つのメモリピラーＭＰのうち、２つのメモリピラーＭＰにそれぞれ対応する２つのコンタクトＣＶが表示されている。メモリ領域ＭＡにおいて、スリットＳＨＥと重ならない且つコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＶが接続される。
コンタクトＣＶの上には、１つの導電体層２５、すなわち１つのビット線ＢＬが接触している。１つの導電体層２５には、スリットＳＬＴ及びＳＨＥによって区切られた空間のそれぞれにおいて、１つのコンタクトＣＶが接続される。つまり、導電体層２５の各々には、隣り合うスリットＳＬＴ及びＳＨＥの間に設けられたメモリピラーＭＰと、隣り合う２つのスリットＳＨＥの間に設けられたメモリピラーＭＰとが電気的に接続される。
スリットＳＬＴは、例えばＸＺ平面に沿って設けられた部分を有し、導電体層２２～２４及び絶縁体層３３～３５を分断している。スリットＳＬＴ内のコンタクトＬＩは、スリットＳＬＴに沿って設けられる。コンタクトＬＩの上端の一部は、絶縁体層３６と接触している。コンタクトＬＩの下端は、導電体層２１と接触している。コンタクトＬＩは、例えばソース線ＳＬの一部として使用される。スペーサＳＰは、コンタクトＬＩと導電体層２２～２４との間に少なくとも設けられる。コンタクトＬＩと、導電体層２２～２４との間は、スペーサＳＰによって離隔及び絶縁される。
スリットＳＨＥは、例えばＸＺ平面に沿って設けられた部分を有し、少なくとも導電体層２４を分断している。スリットＳＨＥの上端は、絶縁体層３６と接触している。スリットＳＨＥの下端は、絶縁体層３５と接触している。スリットＳＨＥは、酸化シリコン等の絶縁体を含んでいる。スリットＳＨＥの上端の高さとスリットＳＬＴの上端の高さとは、揃っていても良いし、揃っていなくても良い。また、スリットＳＨＥの上端の高さとメモリピラーＭＰの上端の高さとは、揃っていても良いし、揃っていなくても良い。
以下では、導電体層４１、４２及び４３が設けられた配線層のことを、それぞれ“Ｄ０”、“Ｄ１”及び“Ｄ２”と呼ぶ。導電体層２５、４４及び４５が設けられた配線層のことを、それぞれ“Ｍ０”、“Ｍ１”及び“Ｍ２”と呼ぶ。
図７は、実施形態に係る半導体記憶装置１におけるメモリピラーＭＰの断面構造の一例を示す、図６のＶＩＩ－ＶＩＩ線に沿った断面図である。図７は、半導体基板２０の表面に平行且つ導電体層２３を含む層におけるメモリピラーＭＰの断面構造を表示している。図７に示すように、積層膜５２は、例えば、トンネル絶縁膜５３、絶縁膜５４、及びブロック絶縁膜５５を含む。
導電体層２３を含む断面において、コア部材５０は、メモリピラーＭＰの中央部分に設けられる。半導体層５１は、コア部材５０の側面を囲っている。トンネル絶縁膜５３は、半導体層５１の側面を囲っている。絶縁膜５４は、トンネル絶縁膜５３の側面を囲っている。ブロック絶縁膜５５は、絶縁膜５４の側面を囲っている。導電体層２３は、ブロック絶縁膜５５の側面を囲っている。トンネル絶縁膜５３及びブロック絶縁膜５５の各々は、例えば酸化シリコンを含んでいる。絶縁膜５４は、例えば窒化シリコンを含んでいる。
以上で説明された各メモリピラーＭＰにおいて、半導体層５１が、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴＤ及びＳＴＳのチャネル（電流経路）として使用される。絶縁膜５４が、メモリセルトランジスタＭＴの電荷蓄積層として使用される。半導体記憶装置１は、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴＤ及びＳＴＳをオンさせることによって、ビット線ＢＬとコンタクトＬＩとの間でメモリピラーＭＰを介した電流を流すことが出来る。
［１－３－３］コンタクト領域ＣＡにおける構造
（コンタクト領域ＣＡの平面レイアウト）
図８は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０のコンタクト領域ＣＡにおける平面レイアウトの一例を示す平面図である。図８は、１つのブロックＢＬＫとコンタクト領域ＣＡとが重なった領域と、コンタクト領域ＣＡの近傍におけるメモリ領域ＭＡ１及びＭＡ２の一部とを示している。図８に示すように、メモリ領域ＭＡ１に設けられた選択ゲート線ＳＧＤ（図８の“ＳＧＤ＿Ｌ”）と、メモリ領域ＭＡ２に設けられた選択ゲート線ＳＧＤ（図８の“ＳＧＤ＿Ｒ”）とは、コンタクト領域ＣＡを介して分断されている。同じストリングユニットＳＵに関連付けられた選択ゲート線ＳＧＤ＿Ｌ及びＳＧＤ＿Ｒの間は、図示が省略されたコンタクト及び配線を介して電気的に接続される。一方で、メモリ領域ＭＡ１及びＭＡ２のそれぞれで同じ高さに設けられたワード線ＷＬは、コンタクト領域ＣＡを介して連続的に設けられ、電気的に接続される。
メモリセルアレイ１０は、貫通領域ＯＡにおいて、犠牲部材ＳＭと、複数の島状部ＩＰと、複数のコンタクトＣ４をさらに含む。犠牲部材ＳＭは、積層配線部のリプレース処理に使用される部材である。貫通領域ＯＡ内の犠牲部材ＳＭは、リプレース処理において、導電体に置換されずに残った絶縁体の部分に対応し、例えば導電体層２３と同じ高さに設けられる。犠牲部材ＳＭは、Ｙ方向に隣り合うスリットＯＳＴのそれぞれと接触している。このため、スリットＯＳＴは、複数の犠牲部材ＳＭと、複数のワード線ＷＬとのそれぞれと接している。また、犠牲部材ＳＭは、貫通領域ＯＡ内で、メモリ領域ＭＡ１側で接したワード線ＷＬと、メモリ領域ＭＡ２側で接したワード線ＷＬとの間をＸ方向に分離している。犠牲部材ＳＭは、例えば窒化シリコンを含んでいる。
複数の島状部ＩＰは、Ｘ方向に並んでいる。各島状部ＩＰは、島状の“パターン部”と呼ばれても良い。島状部ＩＰは、ソース線ＳＬの形成に使用される積層構造を有し、ソース線ＳＬと離れて設けられる。島状部ＩＰとソース線ＳＬとの間には、ボイドＶＯを含む絶縁体が設けられる。隣り合う島状部ＩＰの間は、ボイドＶＯを含む絶縁体によって離隔及び絶縁されている。島状部ＩＰの詳細な積層構造については後述する。各コンタクトＣ４は、複数の犠牲部材ＳＭを貫通して設けられ、“貫通コンタクト”に対応している。複数のコンタクトＣ４は、それぞれ複数の島状部ＩＰと重なるように配置される。各コンタクトＣ４は、積層配線部の上方の配線と、積層配線部の下方の配線との間を電気的に接続し、ワード線ＷＬ等と絶縁される。
（コンタクト領域ＣＡの断面構造）
図９は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０のコンタクト領域ＣＡにおける断面構造の一例を示す、図８のＩＸ－ＩＸ線に沿った断面図である。図９は、コンタクト領域ＣＡ内でコンタクトＣ４を含む部分と、メモリ領域ＭＡ１の一部とを示している。図９に示すように、メモリセルアレイ１０は、コンタクト領域ＣＡにおいて、導電体層４６、コンタクトＣＰ、及び導電体層４７を含む。島状部ＩＰは、例えば導電体層６０、絶縁体層６１、犠牲部材６２、絶縁体層６３、及び導電体層６４を含む。
導電体層４６は、配線層Ｄ２に設けられた配線であり、積層配線部の下方に設けられた回路と電気的に接続される。導電体層４６の上に、コンタクトＣ４が設けられる。コンタクトＣ４の上に、コンタクトＣＰが設けられる。コンタクトＣＰの上に、導電体層４７が設けられる。導電体層４７は、配線層Ｍ０に設けられた配線であり、積層配線部の上方に設けられた回路と電気的に接続される。これにより、積層配線部の上方及び下方の回路、すなわち導電体層４６及び４７の間が、コンタクトＣ４及びＣＰを介して電気的に接続される。尚、導電体層４６及び４７の間は、少なくともコンタクトＣ４を介して電気的に接続されていれば良い。導電体層４６は、“下層配線”と呼ばれても良い。導電体層４７は、“上層配線”と呼ばれても良い。
島状部ＩＰにおいて積層構造を形成する導電体層６０、絶縁体層６１、犠牲部材６２、絶縁体層６３、及び導電体層６４の組は、導電体層２１と同じ高さに位置する、すなわち同じ層内に設けられている。具体的には、絶縁体層３２の上に、導電体層６０、絶縁体層６１、犠牲部材６２、絶縁体層６３、及び導電体層６４が、この順番に積層される。導電体層６０の下面の高さと導電体層２１の下面の高さとは揃っている、すなわち略同じである。導電体層６４の上面の高さと導電体層２１の上面の高さとは揃っている、すなわち略同じである。
導電体層６４の上には、絶縁体層３３が設けられる。絶縁体層３３は、島状部ＩＰの側面及び上面を覆っている。言い換えると、絶縁体層３３は、島状部ＩＰとソース線ＳＬとの間に設けられた第１部分と、ソース線ＳＬの上に設けられた第２部分とを有する。これにより、絶縁体層３３は、島状部ＩＰと導電体層２１との間を離隔及び絶縁している。絶縁体層３３の第１部分は、ボイドＶＯを含む。ボイドＶＯは、平面視において島状部ＩＰを囲み得る。ボイドＶＯの上には、絶縁体層３３のシームが形成され得る。導電体層６０及び６４のそれぞれは、例えばリンがドープされたシリコンを含む。絶縁体層６１及び６３のそれぞれは、例えば酸化膜である。犠牲部材６２は、例えば窒化シリコンを含む。
スリットＯＳＴは、Ｚ方向に延伸した部分を有している。スリットＯＳＴの上端は、例えば絶縁体層３６に達している。スリットＯＳＴの下端は、例えば導電体層２１に達している。図示された断面部分で、導電体層２２と同じ層且つ２つのスリットＯＳＴによって挟まれた部分には、犠牲部材ＳＭが設けられる。同様に、図示された断面部分、すなわち貫通領域ＯＡ内で、導電体層２３と同じ高さ且つ２つのスリットＯＳＴによって挟まれた部分には、犠牲部材ＳＭが設けられる。言い換えると、貫通領域ＯＡでは、犠牲部材ＳＭと絶縁体層３４とが交互に積層される。コンタクト領域ＣＡにおいて、最上層の犠牲部材ＳＭ及び最上層の導電体層２３のそれぞれと、配線層Ｍ０との間には、例えば絶縁体層３６が設けられる。
コンタクトＣ４は、Ｚ方向に延伸して設けられる。コンタクトＣ４は、絶縁体層３１及び３２と、島状部ＩＰと、絶縁体層３３と、交互に積層された絶縁体層３４及び犠牲部材ＳＭとを貫通している。そして、コンタクトＣ４は、基板２０の表面に平行な方向における幅が、島状部ＩＰの積層構造が設けられた層に含まれ、且つ基板２０の表面と平行な面を境界面として変化している。そして、コンタクトＣ４の、基板２０の表面と平行な方向における幅は、境界面で不連続に変化し、境界面の上部よりも境界面の下部の方が小さい。言い換えると、コンタクトＣ４は、導電体層６４の上面と導電体層６０の下面の間の高さを境界として、境界面の下部側で細まった部分を有している。コンタクトＣ４の側面に設けられたスペーサＳＰは、段差部分において途切れていても良い。コンタクトＣ４と、積層された犠牲部材ＳＭ並びに導電体層６０及び６４のそれぞれとの間は、スペーサＳＰにより離隔及び絶縁されている。スペーサＳＰがコンタクトＣ４の段差部分で途切れている場合には、コンタクトＣ４と導電体層６４との間が電気的に接続され得る。
以下では、導電体層６０、絶縁体層６１、犠牲部材６２、絶縁体層６３、及び導電体層６４の組のことを、“ソース線部ＳＬＰ”と呼ぶ。尚、図９に示されたコンタクト領域ＣＡ内で導電体層２１が設けられた部分に、ソース線部ＳＬＰの構造が残っていても良い。絶縁体層６１及び犠牲部材６２は、ソース線ＳＬのリプレース処理に使用される部材であるため、コンタクト領域ＣＡ内において適宜省略されても良い。絶縁体層６１及び犠牲部材６２が省略されたソース線部ＳＬＰの上面の高さは、導電体層２１の上面の高さよりも低くなり得る。
［２］半導体記憶装置１の製造方法
図１０は、実施形態に係る半導体記憶装置１の製造方法の一例を示すフローチャートである。図１１～図２８のそれぞれは、実施形態に係る半導体記憶装置１の製造途中の平面レイアウト又は断面構造の一例を示している。製造方法の説明に使用される平面図及び断面図は、それぞれ図８及び図９と同様の領域を示している。以下に、図１０を適宜参照して、実施形態に係る半導体記憶装置１における、ソース線部ＳＬＰの形成からコンタクトＣ４及びＬＩの形成までの製造工程の一例について説明する。
まず、図１１に示すように、ソース線部ＳＬＰが形成される（ステップＳ１０）。簡潔に述べると、半導体基板２０の上に、図６を用いて説明された半導体基板２０及び絶縁体層３０の間の構造が形成される。図１１は、絶縁体層３０に覆われた回路のうち、１つの導電体層４６を抽出して示している。絶縁体層３０の上に、絶縁体層３１及び３２が、この順番に形成される。それから、絶縁体層３２の上に、ソース線部ＳＬＰ（導電体層６０、絶縁体層６１、犠牲部材６２、絶縁体層６３、並びに導電体層６４）が形成される。
次に、スリットＬＳＴ及びホールＬＨが形成される（ステップＳ１１）。具体的には、図１２に示すように、例えばフォトリソグラフィと異方性のエッチング処理との組み合わせによって導電体層６４等が加工され、スリットＬＳＴと複数のホールＬＨとが形成される。スリットＬＳＴは、貫通領域ＯＡ内、且つ島状部ＩＰに対応する部分を除く領域に設けられる。複数のホールＬＨは、複数の島状部ＩＰに対応する部分とそれぞれ重なるように設けられる。各島状部ＩＰは、スリットＬＳＴと１つのホールＬＨによって、平面視においてリング状に加工される。図１３は、図１２のＸＩＩＩ－ＸＩＩＩ線に沿った断面を示している。図１３に示すように、スリットＬＳＴは、導電体層６４、絶縁体層６３、犠牲部材６２、絶縁体層６１、導電体層６０のそれぞれの一部を分断する。各ホールＬＨは、導電体層６４、絶縁体層６３、犠牲部材６２、絶縁体層６１、導電体層６０のそれぞれの一部を貫通する。スリットＬＳＴ及びホールＬＨのそれぞれの底部において、絶縁体層３２が露出する。尚、ステップＳ１１で利用される異方性のエッチング処理は、例えばＲＩＥ（Reactive Ion Etching）である。
次に、図１４に示すように、スリットＬＳＴ及びホールＬＨ内のそれぞれにボイドＶＯを有するように絶縁体層３３が形成される（ステップＳ１２）。具体的には、ＬＰＣＶＤ（Low-Pressure Chemical Vapor Deposition）のようなカバレッジの良好な方法ではなく、カバレッジの悪いプラズマＣＶＤ（Chemical Vapor Deposition）等を使用して、絶縁体層３３（例えばシリコン酸化膜）が形成される。これにより、ボイドＶＯが残った状態で、スリットＬＳＴ及びホールＬＨのそれぞれが絶縁体層３３により埋め込まれる。スリットＬＳＴ内のボイドＶＯは、複数の島状部ＩＰのそれぞれを個別に囲っている。ホールＬＨ内のボイドＶＯは、島状部ＩＰの中央部分に設けられる。図１５は、図１４のＸＶ－ＸＶ線に沿った断面を示している。図１５に示すように、スリットＬＳＴ及びホールＬＨによって形成された段差部分が、絶縁体層３３によって埋め込まれる。そして、スリットＬＳＴに形成されたボイドＶＯの上と、ホールＬＨに形成されたボイドＶＯの上とのそれぞれには、絶縁体層３３のシームが形成される。ホールＬＨは、導電体層４６の上方に設けられる。言い換えると、ホールＬＨは、平面視において、導電体層４６と重なるように設けられる。ホールＬＨの底部の径は、導電体層４６の線幅よりも小さくなるように設計される。
次に、図１６に示すように、絶縁体層３３の上面の平坦化処理が実行される（ステップＳ１３）。言い換えると、スリットＬＳＴ及びホールＬＨの上方に形成されていた絶縁体層３３の段差部分が平坦化される。ステップＳ１３の平坦化処理には、例えば、エッチバック処理又はＣＭＰ（Chemical Mechanical Polishing）が利用される。
次に、図１７に示すように、積層配線部の犠牲部材ＳＭが形成される（ステップＳ１４）。具体的には、導電体層６４の上に、犠牲部材ＳＭと絶縁体層３４とが交互に積層され、最上層の犠牲部材ＳＭの上に絶縁体層３５と犠牲部材ＳＭとがこの順番に積層される。その後、例えばスリミング処理やエッチング処理によって、引出領域ＨＡ１及びＨＡ２のそれぞれに犠牲部材ＳＭの階段構造が形成され、コンタクト領域ＣＡ内で絶縁体層３５の上の犠牲部材ＳＭと絶縁体層３５とが除去される。そして、犠牲部材ＳＭの階段構造の形成等によって形成された段差が、絶縁体層３６－１によって埋め込まれる。それから、絶縁体層３６－１の表面が、例えばＣＭＰによって平坦化される。
次に、図１８に示すように、メモリピラーＭＰが形成される（ステップＳ１５）。具体的には、まずフォトリソグラフィ等によって、メモリピラーＭＰに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた異方性エッチングによって、絶縁体層３６－１、絶縁体層３５～３３、積層された犠牲部材ＳＭ、導電体層６４、絶縁体層６３、犠牲部材６２、及び絶縁体層６１を貫通するメモリホールが形成され、メモリホールの底部において、導電体層６０の一部が露出する。それから、メモリホールの側面及び底面に、積層膜５２（すなわち、ブロック絶縁膜５５、絶縁膜５４、及びトンネル絶縁膜５３）、半導体層５１、及びコア部材５０が、この順番に形成される。その後、メモリホールの上部に設けられたコア部材５０の一部が除去され、コア部材５０が除去された部分に半導体層５１が形成される。このようにメモリピラーＭＰが形成された後に、メモリピラーＭＰの上部を覆う保護膜が形成される。図１８には、当該保護膜と絶縁体層３６－１との組が、絶縁体層３６－２として示されている。
次に、スリットＳＬＴ及びＯＳＴ、並びにホールＣ４Ｈが形成される（ステップＳ１６）。具体的には、図１９に示すように、例えばフォトリソグラフィと異方性のエッチング処理との組み合わせによって犠牲部材ＳＭ等が加工され、スリットＳＬＴ及びＯＳＴ、並びに複数のホールＣ４Ｈが形成される。スリットＳＬＴは、例えばブロックＢＬＫの境界部分に設けられる。２つのスリットＯＳＴは、貫通領域ＯＡを挟むように設けられる。複数のホールＣ４Ｈは、それぞれ複数の島状部ＩＰと重なるように設けられる。図２０は、図１９のＸＸ－ＸＸ線に沿った断面を示している。図２０に示すように、スリットＳＬＴは、絶縁体層３６－２、絶縁体層３５～３３、積層された犠牲部材ＳＭ、及び導電体層６４を分断し、当該スリットＳＬＴの底部において、絶縁体層６３が露出する。スリットＯＳＴは、絶縁体層３６－２、絶縁体層３４及び３３、積層された犠牲部材ＳＭ、及び導電体層６４を分断し、当該スリットＯＳＴの底部において、絶縁体層６３が露出する。ホールＣ４Ｈは、絶縁体層３６－２、絶縁体層３４及び３３、積層された犠牲部材ＳＭ、絶縁体層３２及び３１を貫通し、当該ホールＣ４Ｈの底部において、導電体層４６が露出する。
本例において、スリットＳＬＴ及びＯＳＴのそれぞれの形成には、絶縁体層６３がエッチングストッパーとして使用されている。一方で、ホールＣ４Ｈを形成するエッチングは、島状部ＩＰに形成されたホールＬＨの部分、すなわち絶縁体層６３が除去された部分に向かって進行する。このため、ホールＣ４Ｈの加工は、絶縁体層６３よりも絶縁体層３３のエッチングレートが高くなるように加工することにより、ホールＬＨに沿って、スリットＳＬＴ及びＯＳＴのそれぞれよりも深く進行し得る。そして、ホールＬＨの部分は、ボイドＶＯを含む絶縁体層３３で埋め込まれている。ボイドＶＯは、エッチングの障害とならない。従って、ホールＣ４Ｈを形成するエッチングがボイドＶＯまで到達すると、ボイドＶＯの下部に形成された絶縁体層３３のエッチングが開始する。その結果、ステップＳ１６のエッチング処理は、スリットＳＬＴ及びＯＳＴのそれぞれの底部におけるオーバーエッチングを抑制しつつ、ホールＣ４Ｈの底部を導電体層４６まで到達させ得る。ホールＣ４Ｈの上部（ソース線部ＳＬＰよりも上層の部分）の径は、ホールＣ４Ｈの形成に使用されたマスクの形状に基づいた大きさになる。一方で、ホールＣ４Ｈの下部（ソース線部ＳＬＰから下層の部分）の径は、ホールＬＨの上部の形状に基づいた大きさになる。
次に、スリットＯＳＴ内に絶縁体６５が形成される（ステップＳ１７）。具体的には、例えばスリットＳＬＴ及びホールＣ４Ｈがマスクされた状態で絶縁体６５が形成され、スリットＯＳＴ内が埋め込まれる。それから、マスクと、スリットＯＳＴの外に設けられた絶縁体６５が除去される。その後、図２１に示すように、続くリプレース処理のための保護膜６６が形成される。保護膜６６は、少なくとも、ホールＣ４Ｈの側面及び底面と、スリットＳＬＴの側面及び底面とを覆うように設けられる。
次に、ソース線部ＳＬＰのリプレース処理が実行される（ステップＳ１８）。具体的には、まず、図２２に示すように、スリットＳＬＴの底部に設けられた保護膜６６と絶縁体層６３とが除去され、スリットＳＬＴの底部で犠牲部材６２が露出する。このとき、保護膜６６は、少なくともホールＣ４Ｈ及びスリットＳＬＴのそれぞれの側面に残っていれば良い。そして、例えばウェットエッチングによって、犠牲部材６２が、スリットＳＬＴを介して選択的に除去される。続けて、例えばウェットエッチングによって、ソース線部ＳＬＰの絶縁体層６１及び６３と、メモリピラーＭＰの側面の積層膜５２の一部とが、スリットＳＬＴを介して選択的に除去される。それから、導電体（例えばシリコン）が、ソース線部ＳＬＰに形成された空間に埋め込まれる。当該導電体と導電体層６０及び６４とによって、図２３に示すように導電体層２１が構成され、導電体層２１とメモリピラーＭＰ内の半導体層５１とが電気的に接続される。本例において、保護膜６６は、ソース線部ＳＬＰのリプレース処理の後に除去される。尚、島状部ＩＰのソース線部ＳＬＰでは、スリットＳＬＴを介したリプレース処理の経路が、絶縁体層３３により分断されている。このため、ステップＳ１８の処理の後で、犠牲部材６２並びに絶縁体層６１及び６３が、導電体にリプレースされずに残っている。
次に、積層配線部のリプレース処理が実行される（ステップＳ１９）。まず、図２４に示すように、スリットＳＬＴの底部で露出していた導電体層２１の部分に、保護膜６７（例えばシリコン酸化膜）が形成される。また、ホールＣ４Ｈの側面及び底面に、保護膜６８が形成される。そして、熱リン酸等によるウェットエッチングによって、積層された犠牲部材ＳＭが、スリットＳＬＴを介して選択的に除去される。それから、導電体が、スリットＳＬＴを介して、犠牲部材ＳＭが除去された空間に埋め込まれる。本工程における導電体の形成には、例えばＣＶＤ（Chemical Vapor Deposition）が使用される。その後、スリットＳＬＴ内部に形成された導電体がエッチバック処理によって除去され、隣り合う配線層に形成された導電体が分離される。これにより、図２５に示すように、選択ゲート線ＳＧＳとして機能する導電体層２２と、それぞれがワード線ＷＬとして機能する複数の導電体層２３と、選択ゲート線ＳＧＤとして機能する導電体層２４とが形成される。本例において、保護膜６８は、積層配線部のリプレース処理の後に除去される。本工程において形成される導電体層２２～２４は、バリアメタルを含んでいても良い。この場合、犠牲部材ＳＭの除去後の導電体の形成では、例えばバリアメタルとして窒化チタンが成膜された後に、タングステンが形成される。尚、ステップＳ１９におけるウェットエッチング時に、熱リン酸等の薬液は、貫通領域ＯＡに到達しない。このため、ステップＳ１９の処理の後で、貫通領域ＯＡ内に設けられた複数の犠牲部材ＳＭは、導電体にリプレースされずに残っている。
次に、スリットＳＬＴ内にスペーサＳＰ及びコンタクトＬＩ、ホールＣ４Ｈ内にスペーサＳＰ及びコンタクトＣ４がそれぞれ形成される（ステップＳ２０）。具体的には、まず図２６に示すように、まずスペーサＳＰに対応する絶縁膜６９が、ＣＶＤ等によって形成される。絶縁膜６９は、スリットＳＬＴ及びホールＣ４Ｈのそれぞれの側面だけでなく、底部にも形成される。続けて、エッチバック処理によって、スリットＳＬＴの底部に形成された絶縁膜６９及び保護膜６７が除去され、ホールＣ４Ｈの底部に形成された絶縁膜６９が除去される。これにより、スリットＳＬＴの底部において導電体層２１が露出した状態になり、ホールＣ４Ｈの底部において導電体層４６が露出した状態になる。そして、スリットＳＬＴ及びホールＣ４Ｈのそれぞれに導電体が埋め込まれ、図２８に示すように、
スリットＳＬＴ及びホールＣ４Ｈの外に形成された導電体が除去される。スリットＳＬＴの内に形成された導電体が、コンタクトＬＩに対応している。ホールＣ４Ｈの内に形成された導電体が、コンタクトＣ４に対応している。その後、絶縁体層３６－２の上に絶縁体層が形成されると、図９に示された絶縁体層３６が形成される。
以上で説明されたように、コンタクトＣ４及びＬＩのそれぞれのスペーサＳＰは、同じステップＳ２０により形成される。このため、コンタクトＣ４の側面に設けられたスペーサＳＰと、コンタクトＬＩの側面に設けられたスペーサＳＰとのそれぞれの組成及び膜厚は、略同じである。同様に、コンタクトＣ４及びＬＩのそれぞれの組成は、略同じである。
［３］実施形態の効果
以上で説明された実施形態に係る半導体記憶装置１に依れば、半導体記憶装置１のチップ面積を抑制することが出来る。以下に、実施形態に係る半導体記憶装置１における効果の詳細について説明する。
半導体記憶装置の製造コストを削減するためには、製造工程を可能な限り統合することが好ましい。例えば、スリットＳＬＴとホールＣ４Ｈを加工する工程は、統合可能である。しかしながら、スリットＳＬＴとホールＣ４Ｈとは加工深さが異なり、ホールＣ４Ｈの加工深さが、スリットＳＬＴの加工深さよりも深い。この加工深さの差を考慮した上で、スリットＳＬＴとホールＣ４Ｈの統合加工を成立させるためには、例えばホールＣ４Ｈを形成するためのマスクの開口部分の径を大きくして、当該開口部分におけるエッチングレートを高くすることが考えられる。一方で、開口部分の径を大きくする場合、形成されるホールの底部の径も大きくなるため、コンタクトＣ４の接続先である配線層Ｄ２の導電体層４６の線幅も太くすることが好ましい。導電体層４６の線幅を太くすることは、チップサイズの拡大の要因となり得る。
図２９は、比較例におけるホールＣ４Ｈのレイアウトの一例を示す断面図であり、貫通領域ＯＡ内で隣り合う２つのホールＣ４Ｈａを表示している。比較例は、貫通領域ＯＡにおいて、島状部ＩＰが絶縁体層３３に置き換えられた構成を有する。図２９に示すように、ホールＣ４Ｈａは、ボーイング形状を有する場合がある。島状部ＩＰが設けられない場合、ホールＣ４Ｈａの上部の径Ｗ１が大きくなることに伴い、ホールＣ４Ｈａの底部の径Ｗ２が大きくなる。また、導電体層４６ａの線幅Ｗ３は、例えば径Ｗ１及びＷ２のそれぞれよりも大きく設計される。そして、隣り合うホールＣ４ＨａのピッチＰ１と導電体層４６ａの線幅Ｗ３とのそれぞれは、隣り合うホールＣ４Ｈａが接触しないように且つ導電体層４６ａとホールＣ４Ｈａとの重ね合わせに所定のマージンが形成されるように設計される。比較例では、スリットＳＬＴとホールＣ４Ｈａとを統合加工する場合に、上述したように、導電体層４６ａの線幅Ｗ３が太く設計され、ピッチＰ１が大きく設計される。
これに対して、実施形態に係る半導体記憶装置１では、ホールＣ４Ｈ及びスリットＳＬＴを一括で加工する前に、ソース線部ＳＬＰが加工され、加工箇所にカバレッジの悪い方法を用いて絶縁膜（絶縁体層３３）が埋め込まれる。これにより、コンタクト領域ＣＡ内のソース線部ＳＬＰに、ボイドＶＯを有する絶縁体層３３を囲んだリング状の島状部ＩＰが形成される。言い換えると、ホールＣ４Ｈに加工される部分で、スリットＳＬＴよりも深い部分に、ボイドＶＯが形成される。
図３０は、実施形態におけるホールＣ４Ｈのレイアウトの一例を示す断面図であり、貫通領域ＯＡ内で隣り合う２つのホールＣ４Ｈｂを表示している。図３０に示すように、本例では、ホールＣ４Ｈｂがボーイング形状を有し、ホールＬＨを含んでいる。実施形態では、ホールＣ４Ｈｂの上部の径Ｗ４ではなく、ホールＬＨの上部の径Ｗ５に基づいて、ホールＣ４Ｈｂの底部の径Ｗ６が決定される。隣り合うホールＣ４ＨｂのピッチＰ２と導電体層４６ｂの線幅Ｗ７とのそれぞれは、隣り合うホールＣ４Ｈｂが接触しないように且つ導電体層４６ｂとホールＣ４Ｈｂとの重ね合わせに所定のマージンを有するように設計される。そして、実施形態では、スリットＳＬＴとホールＣ４Ｈｂとを統合加工する場合に、ホールＣ４Ｈの形成時にボイドＶＯが形成された絶縁体層３３の部分がエッチング対象に含まれることによって、当該部分のエッチングレートを擬似的に高めることが出来る。
その結果、実施形態では、スリットＳＬＴ及びホールＣ４Ｈｂの統合加工において、スリットＳＬＴの底部が導電体層６４の近傍で停止し、且つホールＣ４Ｈｂが導電体層４６に接続され得る。そして、実施形態では、ホールＣ４Ｈｂの径Ｗ４が拡大されることなく、ホールＣ４Ｈｂの形成におけるエッチングレートが高められ得る。従って、実施形態に係る半導体記憶装置１は、コンタクトＣ４の径を縮小し、且つ導電体層４６ｂの線幅Ｗ７を縮小することが出来、導電体層４６ｂのピッチＰ２を縮小することが出来る。つまり、実施形態に係る半導体記憶装置１は、コンタクト領域ＣＡのレイアウトを縮小することが出来、半導体記憶装置１のチップサイズを縮小することが出来る。
また、実施形態に係る半導体記憶装置１は、複数の島状部ＩＰを形成することによって、ステップＳ１１において加工されるソース線部ＳＬＰの面積を縮小することが出来る。加工されるソース線部ＳＬＰの面積が縮小されることによって、絶縁体層３３が埋め込まれた後の平坦化工程におけるディッシング等の発生が、比較例よりも抑制され得る。その結果、実施形態に係る半導体記憶装置１は、貫通領域ＯＡの上部に積層された犠牲部材ＳＭにおいて、比較例よりも、下地（加工されたソース線部ＳＬＰ）起因で発生するうねり等の発生を抑制することが出来る。すなわち、実施形態に係る半導体記憶装置１は、積層配線部の平坦性を向上させることが出来、積層配線部のうねり等起因の不良の発生を抑制することが出来る。
［４］変形例等
以上で説明された実施形態に係る半導体記憶装置１は、種々の変形が可能である。
例えば、島状部ＩＰは、ビット線接続領域ＢＬＴＡＰに設けられても良い。図３１は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０のビット線接続領域ＢＬＴＡＰにおける平面レイアウトの一例を示す平面図である。図３１に示すように、ビット線接続領域ＢＬＴＡＰは、例えば、２本のダミースリットＤＳＴに挟まれた領域を含む。ダミースリットＤＳＴは、スリットＳＬＴと同様の形状で、絶縁体が埋め込まれた構造を有する。ダミースリットＤＳＴは、リプレース処理の際に、犠牲部材ＳＭをエッチングする経路として使用されない。このため、ビット線接続領域ＢＬＴＡＰでは、貫通領域ＯＡと同様に、積層配線部の犠牲部材ＳＭが残っている。そして、本例では、ダミースリットＤＳＴに挟まれた領域に、複数の島状部ＩＰが格子状に配置されている。複数の島状部ＩＰのそれぞれには、実施形態と同様に、コンタクトＣ４が貫通するように設けられる。また、複数の島状部ＩＰのそれぞれは、ボイドＶＯを含む絶縁体層３３によって分断及び離隔される。このように、ビット線接続領域ＢＬＴＡＰに島状部ＩＰが設けられる場合においても、実施形態と同様の効果が実現される。ビット線接続領域ＢＬＴＡＰの構成は、その他の構成であっても良く、少なくとも、複数のコンタクトＣ４が島状部ＩＰを貫通するように設けられていれば良い。
コンタクトＣ４と、積層配線部に設けられたワード線ＷＬ等とをスペーサＳＰにより絶縁することが可能であれば、コンタクト領域ＣＡ内のスリットＯＳＴやスリットＬＳＴが省略されても良い。図３２は、実施形態の変形例に係る半導体記憶装置１が備えるメモリセルアレイ１０のコンタクト領域ＣＡにおける断面構造の一例を示す断面図である。図３２に示すように、コンタクト領域ＣＡ内の全ての犠牲部材ＳＭが、導電体にリプレースされ、コンタクト領域ＣＡ内の全てのソース線部ＳＬＰが、導電体層２１にリプレースされても良い。また、スリットＯＳＴ及びＬＳＴの何れか一方のみが省略されても良い。スリットＬＳＴが省略された場合、少なくともホールＬＨが形成され、ボイドＶＯが設けられるように絶縁体層３３が形成されていれば良い。このような場合においても、実施形態と同様の効果を得ることが出来、コンタクト領域ＣＡにおける積層配線部の歪みが抑制され得る。実施形態で説明されたように貫通領域ＯＡを形成することは、コンタクトＣ４とワード線ＷＬ等とをより確実に絶縁することが出来るという利点を有する。実施形態で説明されたように島状部ＩＰを形成することは、コンタクトＣ４とソース線ＳＬとをより確実に絶縁することが出来るという利点を有する。ビット線接続領域ＢＬＴＡＰにおいても、コンタクト領域ＣＡと同様に、スリットＬＳＴが省略されても良い。
実施形態で説明された製造工程は、あくまで一例である。例えば、各製造工程の間に、その他の処理が挿入されても良いし、製造工程の順番が問題の生じない範囲で入れ替えられても良い。実施形態で説明された配線層の数は、あくまで一例である。ソース線ＳＬと半導体基板２０との間には、１つ以上の配線層が設けられていれば良い。メモリピラーＭＰは、複数のピラーがＺ方向に２本以上連結された構造を有していても良い。メモリピラーＭＰは、選択ゲート線ＳＧＤに対応するピラーと、ワード線ＷＬに対応するピラーとが連結された構造を有していて良い。メモリピラーＭＰ及びビット線ＢＬの間と、コンタクトＣ４と導電体層４７との間とのそれぞれは、Ｚ方向に連結された複数のコンタクトによって接続されても良い。複数のコンタクトの連結部分に、導電体層が挿入されても良い。
上記実施形態で説明に使用された図面では、メモリピラーＭＰがＺ方向において同一径を有している場合を例示したが、これに限定されない。例えば、メモリピラーＭＰは、テーパー形状又は逆テーパー形状を有していても良いし、中間部分が膨らんだ形状（ボーイング形状）を有していても良い。同様に、スリットＳＬＴ、ＳＨＥ、ＯＳＴ及びＬＳＴのそれぞれがテーパー形状又は逆テーパー形状を有していても良いし、ボーイング形状を有していても良い。同様に、コンタクトＣ０～Ｃ２、Ｃ４、ＣＰ及びＣＶのそれぞれが、テーパー形状又は逆テーパー形状を有していても良いし、ボーイング形状を有していても良い。また、メモリピラーＭＰ及びコンタクトＣ４のそれぞれの断面構造は、楕円形であっても良く、自由に設計され得る。
ホールＣ４Ｈ内のコンタクトＣ４と、スリットＳＬＴ内のコンタクトＬＩとが、別の工程で形成されても良い。この場合、コンタクトＣ４の側面のスペーサＳＰが、省略され得る。ホールＣ４Ｈ内のコンタクトＣ４と、スリットＳＬＴ内のコンタクトＬＩとが別の工程で形成される場合に、スリットＳＬＴは、単一又は複数種類の絶縁体により構成されても良い。この場合、例えば、ソース線ＳＬに対するコンタクトが、引出領域ＨＡに設けられる。実施形態で説明されたように島状部ＩＰが設けられることによって、少なくとも、コンタクト領域ＣＡにおける積層配線部の歪みが抑制され得る。実施形態において、スリットＳＬＴの位置は、コンタクトＬＩの位置に基づいて特定され得る。スリットＳＬＴが絶縁体で構成される場合に、スリットＳＬＴの位置は、例えば、スリットＳＬＴ内のシームや、リプレース処理時にスリットＳＬＴ内に残った材料によって特定され得る。
本明細書において“径”は、半導体基板２０の表面と平行な断面における、ホール等の内径のことを示している。“ホールの径”は、当該ホールに埋め込まれた部材の外径に基づいて見積もられても良い。“幅”及び“線幅”は、例えばＸ方向又はＹ方向における構成要素の幅のことを示している。“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。“柱状”は、半導体記憶装置１の製造工程において形成されたホール内に設けられた構造体であることを示している。“同じ層構造”は、少なくとも層が形成された順番が同じであれば良い。
本明細書において“配線層”は、例えば素子間の接続に使用される配線が配置される層に対応している。“コンタクト”は、例えば、異なる配線層に設けられた２つの配線の間を電気的に接続する場合や、配線と半導体基板２０とを電気的に接続する場合に使用される部材である。“半導体層”は、“導電体層”と呼ばれても良い。ソース線部ＳＬＰの導電体層６０及び６４が、ソース線と呼ばれても良い。ソース線部ＳＬＰにおいて、ソース線の上面は、導電体層６４の上面に対応する。“領域”は、半導体基板２０によって含まれる構成と見なされても良い。例えば、半導体基板２０がメモリ領域ＭＡと引出領域ＨＡとを含むと規定された場合、メモリ領域ＭＡと引出領域ＨＡとは、半導体基板２０の上方の異なる領域にそれぞれ関連付けられる。“高さ”は、例えば計測対象の構成と半導体基板２０とのＺ方向の間隔に対応している。“高さ”の基準としては、半導体基板２０以外の構成が使用されても良い。“平面視”は、例えばＸ方向とＹ方向により形成されるＸＹ平面をＺ方向から見た状態に対応している。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１～２５…導電体層、３０～３７…絶縁体層、４０～４７…導電体層、５０…コア部材、５１…半導体層、５２…積層膜、５３…トンネル絶縁膜、５４…絶縁膜、５５…ブロック絶縁膜、６０…導電体層、６１…絶縁体層、６２…犠牲部材、６３…絶縁体層、６４…導電体層、６５…絶縁体、ＭＡ…メモリ領域、ＨＡ…引出領域、ＣＡ…コンタクト領域、ＯＡ…貫通領域、ＳＬＰ…ソース線部、ＢＬＫＧ…ブロックグループ、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＳＬ…ソース線、ＢＬ…ビット線、ＷＬ…ワード線、ＭＴ…メモリセルトランジスタ、ＳＴＤ，ＳＴＳ…選択トランジスタ、ＳＧＤ，ＳＧＳ…選択ゲート線、Ｃ０～Ｃ２，Ｃ４…コンタクト、Ｄ０～Ｄ２，Ｍ０～Ｍ２…配線層

Claims (5)

  1. 基板と、
    前記基板の上方に設けられた下層配線と、
    前記下層配線の上方の第１層に設けられたソース線と、
    前記ソース線の上方で、前記基板の表面と交差する第１方向に互いに離れて設けられた複数のワード線と、
    前記第１方向に延伸し、且つ前記複数のワード線を貫通して設けられ、底部が前記ソース線に達し、前記複数のワード線との交差部分がそれぞれメモリセルとして機能するピラーと、
    前記第１層内で、前記ソース線と離隔し且つ絶縁されて設けられたパターン部と、
    前記第１方向に延伸し、前記パターン部を貫通し、且つ前記下層配線の上に設けられたコンタクトと、を備え、
    前記コンタクトは、前記基板の表面に平行な第２方向における幅が、前記第１層に含まれ、且つ前記基板の表面と平行な面を境界面として変化する、
    半導体記憶装置。
  2. 前記第１層内で、平面視において前記パターン部を囲むように設けられた第１部分と、前記ソース線の上に設けられた第２部分とを有する第１絶縁体層と、をさらに備え、
    前記第１絶縁体層は、前記第１部分内にボイドを含む、
    請求項１に記載の半導体記憶装置。
  3. 前記第１層内に、複数の前記パターン部が設けられ、隣り合うパターン部の間は、前記第１絶縁体層によって離隔及び絶縁されている、
    請求項２に記載の半導体記憶装置。
  4. 基板と、
    前記基板の上方に設けられた下層配線と、
    前記下層配線の上方に設けられたソース線と、
    前記ソース線の上方で、前記基板の表面と交差する第１方向に互いに離れて設けられた複数のワード線と、
    前記第１方向に延伸し、且つ前記複数のワード線を貫通して設けられ、底部が前記ソース線に達し、前記複数のワード線との交差部分がそれぞれメモリセルとして機能するピラーと、
    前記第１方向に延伸し、前記ソース線を貫通し、且つ前記下層配線の上に設けられたコンタクトと、
    前記コンタクトの側面に設けられ、前記コンタクトと前記ソース線との間を絶縁する第１絶縁膜と、を備え、
    前記コンタクトは、前記基板の表面に平行な第２方向における幅が、前記ソース線が設けられた層に含まれ、且つ前記基板の表面と平行な面を境界面として変化する、
    半導体記憶装置。
  5. 前記コンタクトの前記第２方向における幅は、前記境界面で不連続に変化し、前記境界面の上部よりも前記境界面の下部の方が小さい、
    請求項１又は請求項４に記載の半導体記憶装置。
JP2021145550A 2021-09-07 2021-09-07 半導体記憶装置 Pending JP2023038689A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021145550A JP2023038689A (ja) 2021-09-07 2021-09-07 半導体記憶装置
US17/578,803 US20230072833A1 (en) 2021-09-07 2022-01-19 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021145550A JP2023038689A (ja) 2021-09-07 2021-09-07 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2023038689A true JP2023038689A (ja) 2023-03-17

Family

ID=85385696

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021145550A Pending JP2023038689A (ja) 2021-09-07 2021-09-07 半導体記憶装置

Country Status (2)

Country Link
US (1) US20230072833A1 (ja)
JP (1) JP2023038689A (ja)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019160922A (ja) * 2018-03-09 2019-09-19 東芝メモリ株式会社 半導体装置

Also Published As

Publication number Publication date
US20230072833A1 (en) 2023-03-09

Similar Documents

Publication Publication Date Title
US20220173032A1 (en) Semiconductor memory device
TWI707458B (zh) 半導體記憶體裝置
TWI718588B (zh) 半導體記憶裝置及其製造方法
US10734406B2 (en) Semiconductor memory device and method of manufacturing the same
TWI755748B (zh) 半導體記憶裝置
JP2020107673A (ja) 半導体記憶装置
TWI759786B (zh) 半導體記憶裝置及半導體記憶裝置之製造方法
CN113410241B (zh) 半导体存储器装置
TWI764222B (zh) 半導體記憶裝置
JP2022136608A (ja) 半導体記憶装置
US20220310808A1 (en) Semiconductor memory device
US11289505B2 (en) Semiconductor memory device
TW202131492A (zh) 半導體記憶裝置
JP2020092168A (ja) 半導体記憶装置
JP2022050233A (ja) 半導体記憶装置
JP2023038689A (ja) 半導体記憶装置
JP2020126888A (ja) 半導体記憶装置
CN115136308A (zh) 半导体存储装置
US20240099001A1 (en) Semiconductor memory device and manufacturing method
JP2023043646A (ja) メモリデバイス
CN117356177A (zh) 存储器设备

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20230106