CN117356177A - 存储器设备 - Google Patents

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CN117356177A
CN117356177A CN202180098276.6A CN202180098276A CN117356177A CN 117356177 A CN117356177 A CN 117356177A CN 202180098276 A CN202180098276 A CN 202180098276A CN 117356177 A CN117356177 A CN 117356177A
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CN
China
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film
conductor
conductor layer
insulator
semiconductor film
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Application number
CN202180098276.6A
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English (en)
Inventor
中木寛
内山泰宏
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Kioxia Corp
Original Assignee
Kioxia Corp
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    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Abstract

本发明提高存储单元的集成度。一个实施方式的存储器设备具备第1导电体层(23)、第1导电体膜(33)、第1半导体膜(31)、第2半导体膜(35)、第1绝缘体膜(32)及第2绝缘体膜(34)。第1导电体膜在第1导电体层的上方沿第1方向延伸。第1半导体膜在第1导电体层与第1导电体膜之间沿第1方向延伸，且与第1导电体层交叉。第2半导体膜与第1半导体膜相接，在第1导电体层与第1导电体膜之间沿第1方向延伸，且与第1导电体膜对向。第1绝缘体膜设置在第1导电体层与第1半导体膜之间。第2绝缘体膜设置在第1半导体膜及第2半导体膜与第1导电体膜之间。

Description

存储器设备
技术领域
实施方式涉及一种存储器设备。
背景技术
作为非易失性存储数据的存储器设备，已知有NAND(Not And：与非)闪存。在如所述NAND闪存般的存储器设备中，为了高集成化、大容量化而采用3维存储器构造。
[背景技术文献]
[专利文献]
专利文献1：美国专利申请公开第2020/0402999号说明书
发明内容
[发明所要解决的问题]
本发明提高存储单元的集成度。
[解决问题的技术手段]
实施方式的存储器设备具备第1导电体层、第1导电体膜、第1半导体膜、第2半导体膜、第1绝缘体膜及第2绝缘体膜。所述第1导电体膜在所述第1导电体层的上方沿第1方向延伸。所述第1半导体膜在所述第1导电体层与所述第1导电体膜之间沿所述第1方向延伸，且与所述第1导电体层交叉。所述第2半导体膜与所述第1半导体膜相接，在所述第1导电体层与所述第1导电体膜之间沿所述第1方向延伸，且与所述第1导电体膜对向。所述第1绝缘体膜设置在所述第1导电体层与所述第1半导体膜之间。所述第2绝缘体膜设置在所述第1半导体膜及所述第2半导体膜与所述第1导电体膜之间。
附图说明
图1是表示第1实施方式的存储器系统的构成的框图。
图2是表示第1实施方式的存储单元阵列的电路构成的一例的电路图。
图3是表示第1实施方式的存储单元阵列的平面布局的一例的俯视图。
图4是表示第1实施方式的存储单元阵列中的剖面构造的一例，且沿着IV-IV线的剖视图。
图5是表示第1实施方式的存储单元阵列中的存储单元晶体管的剖面构造的一例，且沿着V-V线的剖视图。
图6是表示第1实施方式的存储单元阵列中的选择晶体管的剖面构造的一例，且沿着VI-VI线的剖视图。
图7是表示第1实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图8是表示第1实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图9是表示第1实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图10是表示第1实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图11是表示第1实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图12是表示第1实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图13是表示第1实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图14是表示第1实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图15是表示第1实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图16是表示第1实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图17是表示第1实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图18是表示第2实施方式的存储器设备具备的存储单元阵列的电路构成的一例的电路图。
图19是表示第2实施方式的存储器设备具备的存储单元阵列的平面布局的一例的俯视图。
图20是表示第2实施方式的存储单元阵列中的剖面构造的一例，且沿着XX-XX线的剖视图。
图21是表示第2实施方式的存储单元阵列中的选择晶体管的剖面构造的一例，且沿着XXI-XXI线的剖视图。
图22是表示第2实施方式的存储器设备中的选择动作的一例的示意图。
图23是表示第2实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图24是表示第2实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图25是表示第2实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图26是表示第2实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图27是表示第2实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图28是表示第2实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图29是表示第2实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图30是表示第2实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图31是表示第2实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图32是表示第2实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图33是表示第3实施方式的存储单元阵列的平面布局的一例的俯视图。
图34是表示第3实施方式的存储单元阵列中的剖面构造的一例，且沿着XXXIV-XXXIV线的剖视图。
图35是表示第3实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图36是表示第3实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图37是表示第3实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图38是表示第3实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图39是表示第3实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图40是表示第3实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
图41是表示第3实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。
具体实施方式
以下，参考附图说明实施方式。附图的尺寸及比率未必与现实相同。
另外，以下说明中，对具有大致相同功能及构成的构成要件标注相同的符号。在特别区分具有同样的构成的要件彼此的情况下，有在相同符号的末尾附加互不相同的文字或数字的情况。
1.第1实施方式
对第1实施方式的存储器设备进行说明。
1.1构成
首先，对第1实施方式的存储器设备的构成进行说明。
1.1.1存储器系统
图1是用来说明第1实施方式的存储器系统的构成的框图。存储器系统是以连接到外部主机机器(未图示)的方式构成的存储装置。存储器系统3例如是如SDTM(SecureDigital：安全数码)卡这样的存储卡、UFS(universal flash storage：通用闪存)、SSD(solid state drive：固态硬盘)。存储器系统1包含存储器控制器2及存储器设备3。
存储器控制器2例如由如SoC(system-on-a-chip：片上系统)这样的集成电路构成。存储器控制器2基于来自主机机器的请求，控制存储器设备3。具体来说，例如，存储器控制器2将从主机机器请求写入的数据写入到存储器设备3。另外，存储器控制器2从存储器设备3读出从主机机器请求读出的数据，并发送到从主机机器。
存储器设备3是非易失地存储数据的存储器。存储器设备3例如是NAND闪存。
存储器控制器2与存储器设备3的通信例如依据SDR(singledata rate：单倍数据速率)接口、Toggle DDR(doubledata rate：双倍数据速率)接口、或ONFI(Open NAND flashinterface：开放式NAND闪存接口)。
1.1.2存储器设备
接着，参考图1所示的框图，对第1实施方式的存储器设备的内部构成进行说明。存储器设备3具备存储单元阵列10、指令寄存器11、地址寄存器12、序列发生器13、驱动器模块14、行解码器模块15、以及感测放大器模块16。
存储单元阵列10包含多个块BLK0～BLKn(n为1以上的整数)。块BLK是能非易失地存储数据的多个存储单元的集合，例如作为数据的抹除单位使用。另外，在存储单元阵列10中设置多根位线及多根字线。各存储单元例如与1根位线及1根字线建立相关联。稍后叙述存储单元阵列10的详细构成。
指令寄存器11保存存储器设备3从存储器控制器2接收到的指令CMD。指令CMD例如包含使序列发生器13执行读出动作、写入动作、抹除动作等的命令。
地址寄存器12保存存储器设备3从存储器控制器2接收到的地址信息ADD。地址信息ADD例如包含块地址BAd、页地址PAd及列地址CAd。例如，块地址BAd、页地址PAd及列地址CAd分别用于选择块BLK、字线及位线。
序列发生器13控制存储器设备3全体的动作。例如，序列发生器13基于保存在指令寄存器11的指令CMD控制驱动器模块14、行解码器模块15及感测放大器模块16等，而执行读出动作、写入动作、抹除动作等。
驱动器模块14产生在读出动作、写入动作、抹除动作等中使用的电压。然后，驱动器模块14例如基于保存在地址寄存器12的页地址PAd，对与选择的字线对应的信号线施加产生的电压。
行解码器模块15基于保存在地址寄存器12的块地址BAd，选择对应的存储单元阵列10内的1个块BLK。然后，行解码器模块15例如将施加到与选择的字线对应的信号线的电压，传送到选择的块BLK内的选择的字线。
感测放大器模块16在写入动作中，根据从存储器控制器2接收到的写入数据DAT，对各位线施加期望的电压。另外，感测放大器模块16在读出动作中，基于位线的电压判定存储在存储单元中的数据，并将判定结果作为读出数据DAT传送到存储器控制器2。
1.1.3存储单元阵列的电路构成
图2是表示第1实施方式的存储器设备具备的存储单元阵列的电路构成的一例的电路图。图2表示存储单元阵列10包含的多个块BLK中的1个块BLK。如图2所示，块BLK例如包含4个串单元SU0～SU3。
各串单元SU包含分别与位线BL0～BLm(m为1以上的整数)建立关联的多个NAND串NS。各NAND串NS例如包含存储单元晶体管MT0～MT7、以及选择晶体管ST1及ST2。各存储单元晶体管MT包含控制栅极及电荷存储膜，且非易失性保存数据。选择晶体管ST1及ST2用于各种动作时的串单元SU的选择。
在各NAND串NS中，存储单元晶体管MT0～MT7串联连接。选择晶体管ST1的漏极连接于建立关联的位线BL，选择晶体管ST1的源极连接于串联连接的存储单元晶体管MT0～MT7的一端。选择晶体管ST2的漏极连接于串联连接的存储单元晶体管MT0～MT7的另一端。选择晶体管ST2的源极连接于源极线SL。
在相同的块BLK中，存储单元晶体管MT0～MT7的控制栅极分别连接于字线WL0～WL7。串单元SU0～SU3内的选择晶体管ST1的栅极分别连接于选择栅极线SGD0～SGD3。多个选择晶体管ST2的栅极连接于选择栅极线SGS。
对位线BL0～BLm，分配各不相同的列地址。各位线BL由多个块BLK之间被分配相同的列地址的NAND串NS共用。字线WL0～WL7按照每个块BLK设置。源极线SL例如在多个块BLK之间共用。
在1个串单元SU内连接于共通的字线WL的多个存储单元晶体管MT的集合例如称为单元组CU。例如，将包含各自存储1位数据的存储单元晶体管MT的单元组CU的存储容量定义为“1页数据”。单元组CU根据存储单元晶体管MT存储的数据的位数，可能具有2页数据以上的存储容量。
另外，第1实施方式的存储器设备3具备的存储单元阵列10的电路构成不限定于以上所说明的构成。例如，各块BLK包含的串单元SU的个数能设计为任意个数。各NAND串NS包含的存储单元晶体管MT以及选择晶体管ST1及ST2的个数能分别设计为任意个数。
1.1.4存储单元阵列的构造
以下，对第1实施方式的存储器设备具备的存储单元阵列的构造的一例进行说明。另外，在以下参考的附图中，X方向与字线WL的延伸方向对应。Y方向与位线BL的延伸方向对应。Z方向与相对于用于形成存储器设备3的半导体衬底的表面的铅直方向对应。在俯视图中，为了便于观察图，适当附加阴影线。附加到俯视图的阴影线未必与附加了阴影线的构成要件的素材或特性有关。在剖视图中，为了便于观察图，适当省略构成的图示。
1.1.4.1平面布局
图3是表示第1实施方式的存储单元阵列的平面布局的一例的俯视图。图3中表示包含1个块BLK(也就是串单元SU0～SU3)的区域。
如图3所示，存储单元阵列10包含1个块BLK、及夹着所述块BLK的2个部件SLT。另外，存储单元阵列10包含多个存储器柱MP、多根配线M1、多个电流路径选择部CNL、多个接点CV、VYA及VYB、多根选择栅极线SGD0～SGD3、以及多根位线BL。
另外，存储器柱MP包含柱状电极SP。选择栅极线SGD0包含多根子选择栅极线SGD0a、SGD0b、SGD0c及SGD0d。选择栅极线SGD1包含多根子选择栅极线SGD1a、SGD1b、SGD1c及SGD1d。选择栅极线SGD2包含多根子选择栅极线SGD2a、SGD2b、SGD2c及SGD2d。选择栅极线SGD3包含多根子选择栅极线SGD3a、SGD3b、SGD3c及SGD3d。多根配线M1包含配线M1-0、M1-1、M1-2及M1-3。
多个存储器柱MP中的每一个例如作为1个NAND串NS发挥功能。多个存储器柱MP在相邻的2个部件SLT之间的区域中，例如配置成16列的交错状。柱状电极SP在俯视下，设置在存储器柱MP的中央部。
多根子选择栅极线SGD0a～SGD3d分别在X方向延伸，且在Y方向排列。多根子选择栅极线SGD0a～SGD3d各自电连接到对应的多个柱状电极SP。在图3的示例中，多根子选择栅极线SGD0a～SGD0d分别与配置在第1列、第3列、第5列及第7列的多个柱状电极SP电连接。多根子选择栅极线SGD1a～SGD1d分别与配置在第2列、第4列、第6列及第8列的多个柱状电极SP电连接。多根子选择栅极线SGD2a～SGD2d分别与配置在第9列、第11列、第13列及第15列的多个柱状电极SP电连接。多根子选择栅极线SGD3a～SGD3d分别与配置在第10列、第12列、第14列及第16列的多个柱状电极SP电连接。
多根配线M1配置在未设置多个存储器柱MP的区域。多根配线M1各自沿Y方向延伸。具体来说，配线M1-0经由多个接点VYB，与多根子选择栅极线SGD0a～SGD0d电连接。配线M1-1经由多个接点VYB，与多根子选择栅极线SGD1a～SGD1d电连接。配线M1-2经由多个接点VYB，与多根子选择栅极线SGD0a～SGD2d电连接。配线M1-3经由多个接点VYB，与多根子选择栅极线SGD3a～SGD3d电连接。
也就是说，经由多根子选择栅极线SGD0a～SGD0d共通连接到配线M1-0的多个存储器柱MP包含在串单元SU0中。经由多根子选择栅极线SGD1a～SGD1d共通连接到配线M1-1的多个存储器柱MP包含在串单元SU1中。经由多根子选择栅极线SGD2a～SGD2d共通连接到配线M1-2的多个存储器柱MP包含在串单元SU2中。经由多根子选择栅极线SGD3a～SGD3d共通连接到配线M1-3的多个存储器柱MP包含在串单元SU3中。
多个电流路径选择部CNL各自在存储器柱MP的上方，沿与XY平面内的X方向不同的方向延伸。多个电流路径选择部CNL各自以与在相邻的多个列中各配置着1个的存储器柱MP交叉的方式配置。在以下参考的附图中，电流路径选择部CNL将在XY平面中延伸的方向定义为P方向及Q方向。也就是说，P方向及Q方向是与X方向交叉，且与XY平面平行的方向。
在图3的示例中，多个电流路径选择部CNL各自以与在相邻的2列中各配置着1个的合计2个存储器柱MP交叉的方式配置。具体来说，以与配置在第i列的存储器柱MP、及配置在第(i+1)列的存储器柱MP交叉的方式配置的电流路径选择部CNL在P方向延伸(i＝1、5、9及13)。以与配置在第j列的存储器柱MP、及配置在第(j+1)列的存储器柱MP交叉的方式配置的电流路径选择部CNL在Q方向延伸(i＝3、7、11及15)。在多个存储器柱MP交错状配置的情况下，P方向及Q方向也与Y方向交叉。
多个接点CV各自与1个电流路径选择部CNL对应而设置。多个接点CV各自配置在对应的电流路径选择部CNL中由所述电流路径选择部CNL电连接的2个存储器柱MP之间。
多个接点VYA各自与1个接点CV对应而设置。多个接点VYA各自以与对应的接点CV重叠的方式配置。
多根位线BL各自在Y方向延伸，且在X方向排列。各位线BL经由接点VYA及CV，电连接到对应的电流路径选择部CNL。在图3的示例中，各位线BL按照每个块BLK以与2个接点VYA重叠的方式配置。也就是说，在图3的示例中，表示各位线BL按照每个块BLK，经由2个接点VYA与4个存储器柱MP电连接的情况。另外，按照每个块BLK电连接到1根位线BL的4个存储器柱MP分别包含在互不相同的串单元SU0～SU3中。
1.1.4.2剖面构造
图4是表示第1实施方式的存储单元阵列的剖面构造的一例，且沿着IV-IV线的剖视图。如图4所示，存储单元阵列10还包含半导体衬底20、及导电体层21～26。
半导体衬底20例如是硅衬底。在半导体衬底20的上方，介隔绝缘体层(未图示)设置导电体层21。导电体层21例如形成为沿XY平面扩展的板状。导电体层21作为源极线SL使用。导电体层21例如包含掺杂了磷的硅。
虽然省略图示，但是在半导体衬底20内、及半导体衬底20与导电体层21之间的绝缘体层上，例如设置与行解码器模块15或感测放大器模块16等对应的电路。
在导电体层21的上方，介隔绝缘体层(未图示)设置导电体层22。导电体层22例如形成为沿XY平面扩展的板状。导电体层22作为选择栅极线SGS使用。导电体层22例如包含钨。
在导电体层22的上方，交替积层绝缘体层(未图示)及导电体层23。导电体层23例如形成为沿XY平面扩展的板状。积层的多个导电体层23从半导体衬底20侧起，分别依序作为字线WL0～WL7使用。导电体层23例如包含钨。
在最上层的导电体层23的上方，介隔绝缘体层(未图示)设置多个导电体层24。多个导电体层24各自例如形成为沿Y方向延伸的线状。导电体层24作为位线BL使用。导电体层24例如包含铜。
多个存储器柱MP各自沿Z方向延伸。各存储器柱MP贯通导电体层22及23。各存储器柱MP的下端与导电体层21相接。各存储器柱MP的上端位于最上层的导电体层23、与导电体层24之间。
各存储器柱MP与导电体层22交叉的部分作为选择晶体管ST2发挥功能。各存储器柱MP与1个导电体层23交叉的部分作为1个存储单元晶体管MT发挥功能。
另外，各存储器柱MP例如包含核心膜30、半导体膜31、积层膜32、导电体膜33、绝缘体膜34、半导体膜35、导电体层36、绝缘体层37及绝缘体膜38。
核心膜30沿Z方向延伸。例如，核心膜30的上端位于比最上层的导电体层23上方。核心膜30的下端位于比导电体层21上方。半导体膜31覆盖核心膜30的周围。另外，在存储器柱MP的下部，半导体膜31的一部分与导电体层21相接。积层膜32除了半导体膜31与导电体层21接触的部分外，还覆盖半导体膜31的侧面及底面。积层膜32的上端与半导体膜31的上端对齐。核心膜30例如包含氧化硅等绝缘体。半导体膜31例如包含硅。
导电体膜33包含沿Z方向延伸的部分、及沿X方向延伸的部分。导电体膜33的沿Z方向延伸的部分作为柱状电极SP发挥功能。导电体膜33的沿X方向延伸的部分作为子选择栅极线SGD0a～SGD3d中的任1根发挥功能。在图示的区域中，显示各自包含作为子选择栅极线SGD2c、SGD3c、SGD2d及SGD3d发挥功能的部分的4个导电体膜33。导电体膜33的沿Z方向延伸的部分的下端与半导体膜31的上端相接。导电体膜33的沿Z方向延伸的部分的上端，与同一导电体膜33的沿X方向延伸的部分的下端相接且连续。导电体膜33例如包含掺杂了硼的硅。
绝缘体膜34包含沿Z方向延伸的部分、及在XY平面扩展的部分。绝缘体膜34的沿Z方向延伸的部分，覆盖导电体膜33的沿Z方向延伸的部分的侧面及底面。绝缘体膜34的沿Z方向延伸的部分的上端，与绝缘体膜34的在XY平面扩展的部分的下端相接且连续。绝缘体膜34的在XY平面扩展的部分位于导电体膜33的沿X方向延伸的部分的下方。绝缘体膜34例如包含氧化硅等绝缘体。
半导体膜35包含沿Z方向延伸的部分、及沿P方向或Q方向延伸的部分。在图示的区域中，显示具有沿P方向延伸的部分的1个半导体膜35、及具有沿Q方向延伸的部分的2个半导体膜35。半导体膜35的沿Z方向延伸的部分覆盖绝缘体膜34的沿Z方向延伸的部分的底面及侧面。半导体膜35的沿Z方向延伸的部分的下端与半导体膜31的上端相接。半导体膜35的沿Z方向延伸的部分的上端与半导体膜35的沿P方向或Q方向延伸的部分的下端相接且连续。半导体膜35的沿P方向或Q方向延伸的部分由2个存储器柱MP共用。半导体膜35例如包含硅。存储器柱MP中的导电体膜33、绝缘体膜34及半导体膜35沿Z方向延伸的部分作为选择晶体管ST1发挥功能。因此，由2个存储器柱MP共用沿P方向或Q方向延伸的部分的半导体膜35，作为用来使于所述2个存储器柱MP中的任一个流动电流的电流路径选择部CNL发挥功能。
导电体层36设置在导电体膜33的沿X方向延伸的部分的上表面上。导电体层36例如包含钨或硅化钨、及氮化钛。
绝缘体层37设置在导电体层36的上表面上。绝缘体膜38设置在导电体膜33的沿X方向延伸的部分、导电体层36及绝缘体层37中的每一个的侧面上。绝缘体层37及绝缘体膜38例如包含氮化硅。
部件SLT包含绝缘体膜39。绝缘体膜39将导电体层22及23分断。绝缘体膜39的下端到达导电体层21。
在半导体膜35的沿P方向或Q方向延伸的部分的上表面上，设置导电体层25。在导电体层25的上表面上设置导电体层26。导电体层25及26分别作为接点CV及VYA使用。在图示的区域中，显示出与半导体膜35的沿P方向延伸的部分对应的1个接点CV及VYA。在导电体层26的上表面上设置1个导电体层24。导电体层26作为位线BL发挥功能。
图5是表示第1实施方式的半导体存储装置中的存储单元晶体管的剖面构造的一例，且沿着V-V线的剖视图。更具体来说，图5包含与半导体衬底20的表面平行且包含导电体层23的层中的存储器柱MP的剖面构造。如图5所示，积层膜32例如包含隧道绝缘膜32a、电荷存储膜32b及阻挡绝缘膜32c。
在包含导电体层23的剖面中，核心膜30例如设置在存储器柱MP的中央部。半导体膜31包围核心膜30的侧面。隧道绝缘膜32a包围半导体膜31的侧面。电荷存储膜32b包围隧道绝缘膜32a的侧面。阻挡绝缘膜32c包围电荷存储膜32b的侧面。导电体层23包围阻挡绝缘膜32c的侧面。
半导体膜31作为存储单元晶体管MT0～MT7及选择晶体管ST2的电流路径使用。隧道绝缘膜32a及阻挡绝缘膜32c例如包含氧化硅。电荷存储膜32b具有存储电荷的功能，例如包含氮化硅。
图6是表示第1实施方式的半导体存储装置中的选择晶体管的剖面构造的一例的，且沿着VI-VI线的剖视图。更具体来说，图6包含与半导体衬底20的表面平行且包含导电体膜33、绝缘体膜34及半导体膜35沿Z方向延伸的部分的层中的存储器柱MP的剖面构造。
如图6所示，导电体膜33的沿Z方向延伸的部分例如设置在存储器柱MP的中央部。绝缘体膜34的沿Z方向延伸的部分包围导电体膜33的沿Z方向延伸的部分的侧面。半导体膜35的沿Z方向延伸的部分包围绝缘体膜34的沿Z方向延伸的部分的侧面。另外，半导体膜35的沿Z方向延伸的部分由绝缘体包围。
半导体膜35的沿Z方向延伸的部分作为选择晶体管ST1的电流路径使用。由此，各存储器柱MP能作为1个NAND串NS发挥功能。
1.2制造方法
图7～图17分别是表示第1实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。图7～图17各自包含表示平面布局的部分(A)、及表示剖面构造的部分(B)。图示的平面布局与图3中的区域RA对应。图示的剖面构造与图4对应。以下，对存储器设备3中的存储单元阵列10的制造步骤的一例进行说明。
首先，如图7所示，在半导体衬底20的上表面上形成绝缘体层41。在绝缘体层41的上表面上，依序积层导电体层21及绝缘体层42。在绝缘体层42的上表面上，依序积层牺牲部件43及绝缘体层44。在绝缘体层44的上表面上，交替积层牺牲部件45及绝缘体层46。绝缘体层41、42、44及46例如包含氧化硅。牺牲部件43及45例如包含氮化硅。
接着，如图8所示，形成存储器柱MP中与选择晶体管ST2及存储单元晶体管MT0～MT7对应的构造。简单来说，通过光刻等，形成将与存储器柱MP对应的区域开口的掩模。而且，通过使用所述掩模的各向异性蚀刻，例如形成贯通绝缘体层42、44及46、以及牺牲部件43及45的多个孔(未图示)。在各孔的底部，导电体层21的一部分露出。之后，在各孔的侧面上及底面上形成积层膜32。而且，在将设置在各孔的底部的积层膜32的一部分去除后，在各孔内依序形成半导体膜31及核心膜30。然后，在将设置在各孔的上部的核心膜30的一部分去除后，在去除所述核心膜30的一部分后的空间中埋入半导体膜31。
接着，如图9所示，在预定形成存储器柱MP中与选择晶体管ST1对应的构造的区域，形成孔H1。具体来说，在最上层的绝缘体层46、半导体膜31及积层膜32的上表面上，依序积层绝缘体层47、48及49。绝缘体层47及49例如包含氧化硅。绝缘体层48例如包含碳氮化硅(SiCN)。然后，通过光刻等，形成将与存储器柱MP对应的区域开口的掩模。而且，通过使用所述掩模的各向异性蚀刻，例如形成贯通绝缘体层47～49的多个孔H1。在各孔H1的底部，半导体膜31露出。另外，在形成孔H1时，应用氧化硅相对于碳氮化硅的选择比较大的各向异性蚀刻。由此，能抑制各孔H1的深度的不均。因此，能缓和在孔H1的位置相对于半导体膜31偏移时对积层膜32及绝缘体层46进行蚀刻的影响。
接着，如图10所示，遍及绝缘体层49的上表面上、以及多个孔H1中的每一个的侧面上及底面上，形成半导体膜35A。
接着，如图11所示，按照与2个存储器柱MP对应的每个部分将半导体膜35A分断。具体来说，例如，通过各向异性蚀刻，去除设置在绝缘体层49的上表面上的半导体膜35A中除预定作为电流路径选择部CNL发挥功能的部分以外的部分。由此，半导体膜35A被分断成多个半导体膜35。各半导体膜35包含沿Z方向延伸的2个部分、及与所述2个部分连续且沿P方向或Q方向延伸的部分。
接着，如图12所示，遍及绝缘体层49的上表面上、以及多个孔H1中的每一个的侧面上及底面上，形成绝缘体膜34。在绝缘体膜34的上表面上，以埋入多个孔H1的方式形成导电体膜33A。在导电体膜33A的上表面上，依序积层导电体层36A及绝缘体层37A。
接着，如图13所示，按照与子选择栅极线SGD0a～SGD3d对应的每个部分将导电体膜33A、导电体层36A及绝缘体层37A分断。具体来说，例如，通过各向异性蚀刻，去除导电体膜33A、导电体层36A及绝缘体层37A中除预定作为子选择栅极线SGD0a～SGD3d发挥功能的部分以外的部分。由此，导电体膜33A、导电体层36A及绝缘体层37A分别被分断成多个导电体膜33、多个导电体层36及多个绝缘体层37。各导电体膜33包含沿Z方向延伸且沿X方向排列成一列的多个部分、及与所述多个部分连续且沿X方向延伸的部分。
接着，如图14所示，在多个导电体膜33的沿X方向延伸的部分的侧面上、多个导电体层36的侧面上、及多个绝缘体层37的侧面上，形成绝缘体膜38。具体来说，在遍及全面形成绝缘体膜38之后，通过各向异性蚀刻去除形成在绝缘体膜34的上表面上的绝缘体膜38。由此，利用蚀刻的各向异性，从绝缘体膜34的上表面上去除绝缘体膜38，且以绝缘体膜38覆盖导电体膜33、导电体层36及绝缘体层37中的每一个的侧面上。
接着，执行积层构造的牺牲部件的置换处理。由此，如图15所示，形成积层配线构造。具体来说，首先，在遍及全面形成绝缘体层50之后，在图15中未图示的区域中，通过光刻等，形成将与部件SLT对应的区域开口的掩模。然后，通过使用所述掩模的各向异性蚀刻，例如形成贯通绝缘体层42、44及46～50、绝缘体膜34、以及牺牲部件43及45的狭缝(未图示)。之后，通过热磷酸等的湿蚀刻，经由狭缝选择性地去除牺牲部件43及45。然后，导电体经由狭缝埋入去除牺牲部件43及45后的空间。
另外，形成在狭缝内部的导电体通过回蚀处理而去除。因此，将形成在相邻的配线层的导电体彼此分离。由此，形成作为选择栅极线SGS发挥功能的导电体层22、及分别作为字线WL0～WL7发挥功能的多个导电体层23。由绝缘体膜39埋入狭缝。由此，形成部件SLT。
接着，如图16所示，在预定形成与接点CV对应的构造的区域，形成孔H2。具体来说，通过光刻等，形成将与接点CV对应的区域开口的掩模。而且，通过使用所述掩模的各向异性蚀刻，形成贯通绝缘体层50的多个孔H2。在各孔H2的底部，绝缘体膜38的侧面的一部分及半导体膜35的沿P方向或Q方向延伸的部分的一部分露出。另外，在形成孔H2时，应用氧化硅相对于氮化硅的选择比较大的各向异性蚀刻。由此，能抑制导电体膜33及导电体层36露出，且使孔H2的位置自对准(self-aligned)。
接着，如图17所示，形成多个接点CV、VYA及VYB(未图示)、以及多根位线BL。具体来说，导电体层25埋入孔H2内。在绝缘体层50的上表面上、及导电体层25的上表面上，形成绝缘体层51。通过光刻等，形成将与接点VYA及VYB对应的区域开口的掩模。而且，通过使用所述掩模的各向异性蚀刻，形成贯通绝缘体层51的孔。在各孔的底部，对应的导电体层25露出。而且，由导电体层26埋入孔。另外，与形成多个接点CV及VYA的步骤的同时，在未图示的区域形成多个接点VYB。之后，在绝缘体层51的上表面上、及导电体层26的上表面上，形成绝缘体层52。通过光刻等，形成将与位线BL对应的区域开口的掩模。而且，通过使用所述掩模的各向异性蚀刻，形成贯通绝缘体层52的孔。在各孔的底部，对应的导电体层26露出。而且，由导电体层24埋入孔。
通过以上所说明的制造步骤，形成存储单元阵列10。
1.3第1实施方式的效果
根据第1实施方式，导电体膜33在导电体层23的上方具有沿Z方向延伸的部分。半导体膜31在导电体层23与导电体膜33的沿Z方向延伸的部分之间沿Z方向延伸，且具有与导电体层23交叉的部分。半导体膜35与半导体膜31相接，在导电体层23与导电体膜33的沿Z方向延伸的部分之间沿Z方向延伸，且具有与导电体膜33对向的部分。积层膜32设置在导电体层23与半导体膜31之间。绝缘体膜34设置在半导体膜31及35与导电体膜33之间。由此，存储器柱MP的选择晶体管ST1成为在俯视时，具有设置在存储器柱MP的中央部的柱状电极SP、及以包围所述柱状电极SP的方式设置的电流路径选择部CNL的构造。因此，能将选择栅极线SGD配置在与选择晶体管ST1不同的高度。因此，能抑制选择栅极线SGD及选择晶体管ST1的制造负载，且提高存储单元的集成度。
另外，半导体膜31的上表面与半导体膜35的下表面相接。具体来说，半导体膜31与半导体膜35的接触面积相当于存储器柱MP的XY剖面积。由此，能扩大半导体膜31与半导体膜35的接触面积。因此，能将存储器柱MP内的电流路径低电阻化。
另外，半导体膜35的沿P方向或Q方向延伸的部分由属于不同的串单元SU的2个存储器柱MP共用。由此，能将电连接存储器柱MP与位线BL的接点CV及VYA的数量，设为存储器柱MP的数量的一半。因此，与设置与存储器柱MP相同数量的接点的情况相比，能抑制制造负载。
2.第2实施方式
接着，对第2实施方式进行说明。
第1实施方式中，已对在形成选择晶体管ST1的层上不形成在XY平面扩展的配线层的情况进行说明。第2实施方式中，与第1实施方式的不同点在于，在形成选择晶体管ST1的层上形成在XY平面扩展的配线层，作为背栅。以下说明中，省略与第1实施方式同等的构成及制造方法的说明，而主要说明与第1实施方式不同的构成及制造方法。
2.1构成
对第2实施方式的存储器设备的构成进行说明。
2.1.1存储单元阵列的电路构成
图18是表示第2实施方式的存储器设备具备的存储单元阵列的电路构成的一例的电路图。图18与第1实施方式的图2对应。
如图18所示，选择晶体管ST1包含串联连接的选择晶体管ST1a及ST1b。选择晶体管ST1a的漏极连接到建立关联的位线BL。选择晶体管ST1a的源极连接到选择晶体管ST1b的漏极。选择晶体管ST1b的源极连接到存储单元晶体管MT0～MT7的一端。
串单元SU0～SU3内的选择晶体管ST1a及ST1b的栅极分别共通连接到选择栅极线SGD0～SGD3。在相同的块BLK中，选择晶体管ST1a及ST1b的背栅分别连接到选择背栅线BSGDa及BSGDb。
2.1.2存储单元阵列的构造
以下，对第2实施方式的存储器设备具备的存储单元阵列的构造的一例进行说明。
2.1.2.1平面布局
图19是表示第2实施方式的存储单元阵列的平面布局的一例的俯视图。图19与第1实施方式的图3对应。
如图19所示，多个子选择栅极线SGD0a～SGD0d分别与配置在第1列、第5列、第9列及第13列的多个柱状电极SP电连接。多个子选择栅极线SGD1a～SGD1d分别与配置在第2列、第6列、第10列及第14列的多个柱状电极SP电连接。多个子选择栅极线SGD2a～SGD2d分别与配置在第3列、第7列、第11列及第15列的多个柱状电极SP电连接。多个子选择栅极线SGD3a～SGD3d分别与配置在第4列、第8列、第12列及第16列的多个柱状电极SP电连接。
多个电流路径选择部CNL各自以与在16列中各配置着1个的合计16个存储器柱MP交叉的方式配置。多个电流路径选择部CNL都沿P方向延伸。
4个接点CV与1个电流路径选择部CNL建立对应。各接点CV经由对应的电流路径选择部CNL，与以与所述电流路径选择部CNL交叉的方式配置的16个存储器柱MP中连续相邻的4个存储器柱MP电连接。具体来说，与相同的电流路径选择部CNL对应的4个接点CV中的第1个，与分别配置在第1～4列的4个存储器柱MP电连接。与相同的电流路径选择部CNL对应的4个接点CV中的第2个，与分别配置在第5～8列的4个存储器柱MP电连接。与相同的电流路径选择部CNL对应的4个接点CV中的第3个，与分别配置在第9～12列的4个存储器柱MP电连接。与相同的电流路径选择部CNL对应的4个接点CV中的第4个，与分别配置在第13～16列的4个存储器柱MP电连接。
各位线BL以按照每个块BLK与1个接点VYA重叠的方式配置。也就是说，表示在各位线BL，按照每个块BLK，经由1个接点VYA与4个存储器柱MP电连接的情况。另外，按照每个块BLK电连接到1根位线BL的4个存储器柱MP分别包含在互不相同的串单元SU0～SU3中。
2.1.2.2剖面构造
图20是表示第2实施方式的存储单元阵列的剖面构造的一例，且沿着XX-XX线的剖视图。如图20所示，存储单元阵列10还包含导电体层27及28。
在最上层的导电体层23的上方，介隔绝缘体层(未图示)设置导电体层27。在导电体层27的上方，介隔绝缘体层(未图示)设置导电体层28。在导电体层28的上方，介隔绝缘体层(未图示)设置多个导电体层24。导电体层27及28例如形成为沿XY平面扩展的板状。导电体层27及28分别作为选择背栅线BSGDa及BSGDb使用。导电体层27及28例如包含钨。
各存储器柱MP贯通导电体层22、23、27及28。存储器柱MP的上端位于导电体层28与导电体层24之间。
各存储器柱MP与导电体层27交叉的部分作为选择晶体管ST1b发挥功能。各存储器柱MP与导电体层28交叉的部分作为选择晶体管ST1a发挥功能。
另外，各存储器柱MP例如包含核心膜30、半导体膜31、积层膜32、导电体膜33、绝缘体膜34、导电体层36、绝缘体层37及绝缘体膜38。由于导电体层36、绝缘体层37及绝缘体膜38的构成与第1实施方式同等，所以省略说明。
核心膜30的上端位于最上层的导电体层23的上方，且导电体层27的下方。
导电体膜33包含沿Z方向延伸的部分、及沿X方向延伸的部分。导电体膜33的沿Z方向延伸的部分作为柱状电极SP发挥功能。导电体膜33的沿X方向延伸的部分作为子选择栅极线SGD0a～SGD3d中的任1根发挥功能。在图示的区域中，显示各自包含作为子选择栅极线SGD0d、SGD1d、SGD2d及SGD3d发挥功能的部分的4个导电体膜33。导电体膜33的沿Z方向延伸的部分的下端位于导电体层27的上表面的下方。导电体膜33的沿Z方向延伸的部分的上端，与同一导电体膜33的沿X方向延伸的部分的下端相接且连续。
绝缘体膜34包含沿Z方向延伸的部分、及在XY平面扩展的部分。绝缘体膜34的沿Z方向延伸的部分，覆盖导电体膜33的沿Z方向延伸的部分的侧面及底面。绝缘体膜34的沿Z方向延伸的部分的下端与核心膜30的上端相接。绝缘体膜34的沿Z方向延伸的部分的上端，与绝缘体膜34的在XY平面扩展的部分的下端相接且连续。绝缘体膜34的在XY平面扩展的部分位于导电体膜33的沿X方向延伸的部分的下方。
半导体膜31包含沿Z方向延伸的部分、及沿P方向延伸的部分。半导体膜31的沿Z方向延伸的部分覆盖核心膜30的底面及侧面、以及绝缘体膜34的沿Z方向延伸的部分的侧面。半导体膜31的沿Z方向延伸的部分的上端，与半导体膜31的沿P方向延伸的部分的下端相接且连续。半导体膜31的沿P方向延伸的部分由16个存储器柱MP共用。在图示的区域中，显示半导体膜31的沿P方向延伸的部分中由4个存储器柱MP共用的部分。
积层膜32除了半导体膜31与导电体层21接触的部分外，还覆盖半导体膜31的侧面及底面。积层膜32的上端与半导体膜31的沿Z方向延伸的部分的上端对齐。
在半导体膜31的沿P方向延伸的部分的上表面上，设置导电体层25。在导电体层25的上表面上设置导电体层26。导电体层25及26分别作为接点CV及VYA使用。在图示的区域中，显示与半导体膜31的沿P方向延伸的部分对应的4组接点CV及VYA中的1组。在导电体层26的上表面上设置1个导电体层24。导电体层26作为位线BL发挥功能。
图21是表示第2实施方式的半导体存储装置中的选择晶体管的剖面构造的一例，且沿着XXI-XXI线的剖视图。更具体来说，图21包含与半导体衬底20的表面平行且包含导电体层27的层中的存储器柱MP的剖面构造。如图21所示，积层膜32例如包含隧道绝缘膜32a、电荷存储膜32b及阻挡绝缘膜32c。
如图21所示，导电体膜33的沿Z方向延伸的部分例如设置在存储器柱MP的中央部。绝缘体膜34的沿Z方向延伸的部分包围导电体膜33的沿Z方向延伸的部分的侧面。半导体膜35的沿Z方向延伸的部分包围绝缘体膜34的沿Z方向延伸的部分的侧面。另外，半导体膜35的沿Z方向延伸的部分由绝缘体包围。
在包含导电体层27的剖面中，导电体膜33的沿Z方向延伸的部分例如设置在存储器柱MP的中央部。绝缘体膜34的沿Z方向延伸的部分包围导电体膜33的沿Z方向延伸的部分的侧面。半导体膜31的沿Z方向延伸的部分包围绝缘体膜34的沿Z方向延伸的部分的侧面。隧道绝缘膜32a包围半导体膜31的沿Z方向延伸的部分的侧面。电荷存储膜32b包围隧道绝缘膜32a的侧面。阻挡绝缘膜32c包围电荷存储膜32b的侧面。导电体层27包围阻挡绝缘膜32c的侧面。
半导体膜31作为选择晶体管ST1a、ST1b及ST2、以及存储单元晶体管MT0～MT7的电流路径使用。由此，各存储器柱MP能作为1个NAND串NS发挥功能。
2.2选择晶体管的选择动作
接着，对第2实施方式的存储器设备的选择晶体管的选择动作进行说明。图22是表示第2实施方式的存储器设备的选择晶体管的选择动作的一例的示意图。图22中，除了将图20的上部放大的剖面构造以外，还示意性表示在选择串单元SU2的情况下施加到选择晶体管ST1的电压及电流路径。
如图22所示，在写入动作或读出动作等时选择串单元SU2的情况下，行解码器模块15对选择栅极线SGD2施加电压VSG。电压VSG是将选择晶体管ST1a及ST1b设为接通状态的电压。由此，在属于串单元SU2的存储器柱MP中，在半导体膜31的沿Z方向延伸的部分中与绝缘体膜34相接的区域，形成沟道(图22中的路径(1))。
另一方面，在选择串单元SU2的情况下，行解码器模块15对选择栅极线SGD0、SGD1及SGD3施加电压VSS。电压VSS是将选择晶体管ST1a及ST1b设为断开状态的电压。电压VSS例如比电压VSG低(VSS<VSG)。由此，在属于串单元SU0、SU1及SU3的存储器柱MP中，在半导体膜31的沿Z方向延伸的部分中与绝缘体膜34相接的区域，不形成沟道。
另外，行解码器模块15对选择背栅线BSGDb施加电压Vb。电压Vb是将选择晶体管ST1b设为接通状态的电压。由此，在半导体膜31的属于选择晶体管ST1b的部分中与积层膜32相接的区域，形成沟道(图22中的路径(2))。因此，在半导体膜31的属于选择晶体管ST1b的部分中，在与绝缘体膜34相接的区域、及与积层膜32相接的区域都形成沟道。因此，在半导体膜31的属于选择晶体管ST1b的部分中，在与绝缘体膜34相接的区域及与积层膜32相接的区域之间的区域，形成电流相对容易流动的路径(3)。通过以上，在属于串单元SU2的存储器柱MP中，形成从路径(1)经由路径(3)通过路径(2)的电流路径。
另外，行解码器模块15对选择背栅线BSGDa施加电压Va。电压Va是将选择晶体管ST1a设为断开状态的电压。电压Va例如比电压Vb低(Va<Vb)。由此，在半导体膜31的属于选择晶体管ST1a的部分中与积层膜32相接的区域，不形成沟道(图22中的路径(4))。因此，在属于串单元SU2的存储器柱MP中，抑制形成从路径(1)经由路径(3)通过路径(4)的电流路径。通过以上，抑制电流从选择的串单元SU2流入非选择的串单元SU0、SU1及SU3。
2.3制造方法
图23～图32分别是表示第2实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。图23～图32各自包含表示平面布局的部分(A)、及表示剖面构造的部分(B)。图示的平面布局与图19中的区域RB对应。图示的剖面构造与图20对应。以下，对存储器设备3中的存储单元阵列10的制造步骤的一例进行说明。
首先，如图23所示，在半导体衬底20的上表面上形成绝缘体层41。在绝缘体层41的上表面上，依序积层导电体层21及绝缘体层42。在绝缘体层42的上表面上，依序积层牺牲部件43及绝缘体层44。在绝缘体层44的上表面上，交替积层牺牲部件45及绝缘体层46。在最上层的绝缘体层46的上表面上，依序积层牺牲部件61及绝缘体层62。在绝缘体层62的上表面上，依序积层牺牲部件63及绝缘体层64。绝缘体层62及64例如包含氧化硅。牺牲部件61及63例如包含氮化硅。
接着，如图24所示，形成存储器柱MP中与选择晶体管ST1a、ST1b及ST2、以及存储单元晶体管MT0～MT7对应的构造。简单来说，通过光刻等，形成将与存储器柱MP对应的区域开口的掩模。而且，通过使用所述掩模的各向异性蚀刻，例如形成贯通绝缘体层42、44、46、62及64、以及牺牲部件43、45、61及63的多个孔(未图示)。在各孔的底部，导电体层21的一部分露出。之后，在各孔的侧面上及底面上形成积层膜32。而且，在将设置在各孔的底部的积层膜32的一部分去除后，遍及绝缘体层64的上表面上、及各孔内的侧面上及底面上，依序形成半导体膜31A及核心膜30A。各孔由核心膜30A埋入。
然后，如图25所示，去除核心膜30A中设置在绝缘体层64的上表面上及各孔的上部的部分。由此，核心膜30A被分断成多个核心膜30。而且，在积层构造中，形成贯通绝缘体层62及64、以及牺牲部件61及63的多个孔H3。
接着，如图26所示，按照与16个存储器柱MP对应的每个部分将半导体膜31A分断。具体来说，例如，通过各向异性蚀刻，去除设置在绝缘体层64的上表面上的半导体膜31A中除了预定作为电流路径选择部CNL发挥功能的部分以外的部分。由此，半导体膜31A被分断成多个半导体膜31。各半导体膜31包含沿Z方向延伸的16个部分、及与所述16个部分连续且沿P方向延伸的部分。
接着，如图27所示，遍及绝缘体层64的上表面上、以及多个孔H3中的每一个的侧面上及底面上，形成绝缘体膜34。在绝缘体膜34的上表面上，以埋入多个孔H3的方式形成导电体膜33A。在导电体膜33A的上表面上，依序积层导电体层36A及绝缘体层37A。
接着，如图28所示，按照与选择栅极线SGD对应的每个部分将导电体膜33A、导电体层36A及绝缘体层37A分断。由此，导电体膜33A、导电体层36A及绝缘体层37A分别被分断成多个导电体膜33、多个导电体层36及多个绝缘体层37。各导电体膜33包含沿Z方向延伸且沿X方向排列成一列的多个部分、及与所述多个部分交叉且沿X方向延伸的部分。
接着，如图29所示，在多个导电体膜33的沿X方向延伸的部分的侧面上、多个导电体层36的侧面上、及多个绝缘体层37的侧面上，形成绝缘体膜38。具体来说，在遍及全面形成绝缘体膜38之后，通过各向异性蚀刻去除形成在绝缘体膜34的上表面上的绝缘体膜38。由此，利用蚀刻的各向异性，从绝缘体膜34的上表面上去除绝缘体膜38，且以绝缘体膜38覆盖导电体膜33、导电体层36及绝缘体层37中的每一个的侧面上。
接着，执行积层构造的牺牲部件的置换处理。由此，如图30所示，形成积层配线构造。具体来说，首先，在遍及全面形成绝缘体层50之后，在图30中未图示的区域中，通过光刻等，形成将与部件SLT对应的区域开口的掩模。然后，通过使用所述掩模的各向异性蚀刻，例如形成贯通绝缘体层42、44、46、50、62及64、绝缘体膜34、以及牺牲部件43、45、61及63的狭缝(未图示)。之后，通过热磷酸等的湿蚀刻，经由狭缝选择性地去除牺牲部件43、45、61及63。然后，导电体经由狭缝埋入去除牺牲部件43、45、61及63后的空间。
另外，形成在狭缝内部的导电体通过回蚀处理而去除。因此，将形成在相邻的配线层的导电体彼此分离。由此，形成作为选择栅极线SGS发挥功能的导电体层22、分别作为字线WL0～WL7发挥功能的多个导电体层23、作为选择背栅线BSGDa发挥功能的导电体层27、及作为选择背栅线BSGDb发挥功能的导电体层28。狭缝由绝缘体膜39埋入。由此，形成部件SLT。
接着，如图31所示，在预定形成与接点CV对应的构造的区域，形成孔H4。具体来说，通过光刻等，形成将与接点CV对应的区域开口的掩模。而且，通过使用所述掩模的各向异性蚀刻，形成贯通绝缘体层50的多个孔H2。在各孔H4的底部，绝缘体层37的上表面的一部分、绝缘体膜38的侧面的一部分、及半导体膜31的沿P方向延伸的部分的一部分露出。另外，在形成孔H4时，应用氧化硅相对于氮化硅的选择比较大的各向异性蚀刻。由此，能抑制导电体膜33及导电体层36露出，且使孔H4的位置自对准。
接着，如图32所示，形成多个接点CV、VYA及VYB(未图示)、以及多根位线BL。具体来说，导电体层25埋入孔H4内。之后，通过与第1实施方式所示的图17的步骤同等的步骤，执行多个接点VYA及VYB、以及多根位线BL的形成处理。
通过以上所说明的制造步骤，形成存储单元阵列10。
2.4第2实施方式的效果
根据第2实施方式，在最上层的导电体层23的上方，将导电体层27及28互相隔开而设置。导电体层27及28各自与半导体膜31及导电体膜33交叉。由此，选择晶体管ST1包含将导电体层27作为选择背栅线BSGDb使用的选择晶体管ST1b、及将导电体层28作为选择背栅线BSGDa使用的选择晶体管ST1a。因此，能在存储器柱MP的半导体膜31中的导电体膜33侧的区域、与导电体层27及28侧的区域都形成电流路径。具体来说，在写入动作或读出动作时，在属于选择的串单元SU的存储器柱MP中，能使电流流到图22所示的路径(1)、(2)及(3)，且切断电流在路径(4)中的流动。因此，能抑制电流泄漏到非选择的串单元SU，且将选择的串单元SU中的电流路径低电阻化。
另外，半导体膜31的沿P方向延伸的部分由16个存储器柱MP共用。导电体层25由属于不同的串单元SU的4个存储器柱MP共用。由此，能将电连接存储器柱MP与位线BL的接点CV及VYA的数量，设为存储器柱MP的数量的1/4。因此，与设置与存储器柱MP相同数量的接点的情况相比，能抑制制造负载。
3.第3实施方式
接着，对第3实施方式进行说明。
第3实施方式与第1实施方式的相同点在于，各电流路径选择部CNL构成为与2个存储器柱MP交叉。另外，第3实施方式与第2实施方式的相同点在于，在形成选择晶体管ST1的层上形成背栅。然而，第3实施方式与第1实施方式及第2实施方式的不同点在于，沿X方向延伸的多个子选择栅极线SGD各自形成为与多列存储器柱MP交叉。以下说明中，省略与第2实施方式同等的构成、动作及制造方法的说明，而主要说明与第2实施方式不同的构成、动作及制造方法。
3.1构成
对第3实施方式的存储器设备的构成进行说明。
3.1.1存储单元阵列的构造
以下，对第3实施方式的存储器设备具备的存储单元阵列的构造的一例进行说明。
3.1.1.1平面布局
图33是表示第3实施方式的存储单元阵列的平面布局的一例的俯视图。图33与第1实施方式的图3、及第2实施方式的图19对应。如图33所示，存储单元阵列10包含多个接点CVA及CVB。
另外，选择栅极线SGD0包含多个子选择栅极线SGD0a、SGD0b及SGD0c。选择栅极线SGD1包含多个子选择栅极线SGD1a及SGD1b。选择栅极线SGD2包含多个子选择栅极线SGD2a及SGD2b。选择栅极线SGD3包含多个子选择栅极线SGD3a及SGD3b。
多个子选择栅极线SGD0a～SGD0c分别与配置在第1列、第4及5列、以及第16列的多个柱状电极SP电连接。多个子选择栅极线SGD1a及SGD1b分别与配置在第2及3列、以及第6及7列的多个柱状电极SP电连接。多个子选择栅极线SGD2a及SGD2b分别与配置在第8及9列、以及第12及13列的多个柱状电极SP电连接。多个子选择栅极线SGD3a及SGD3b分别与配置在第10及11列、以及第14及15列的多个柱状电极SP电连接。
多个接点CVB分别与子选择栅极线SGD0a～SGD3b对应而设置。多个接点CVB各自沿X方向延伸。多个接点CVB配置在，2个部件SLT中的一个与配置在第1列的多个柱状电极SP之间、配置在第2k列的多个柱状电极SP与配置在第(2k+1)列的多个柱状电极SP之间、及配置在2个部件SLT中的另一个与配置在第16列的多个柱状电极SP之间(1≦k≦7)。
多个接点VYB各自与1根子选择栅极线对应而设置。多个接点VYB各自以与对应的接点CVB重叠的方式配置。
配线M1-0经由多个接点VYB及CVB，电连接到多个子选择栅极线SGD0a～SGD0c。配线M1-1经由多个接点VYB及CVB，电连接到多个子选择栅极线SGD1a及SGD1b。配线M1-2经由多个接点VYB及CVB，电连接到多个子选择栅极线SGD2a及SGD2b。配线M1-3经由多个接点VYB及CVB，电连接到多个子选择栅极线SGD3a及SGD3b。
多个电流路径选择部CNL各自在存储器柱MP的上方，沿XY平面内的1个方向延伸。多个电流路径选择部CNL各自以与在相邻的多个列中各配置着1个的存储器柱MP交叉的方式配置。在图33的示例中，与第1实施方式的图3的示例同样，多个电流路径选择部CNL各自以与在相邻的2列中各配置着1个的合计2个存储器柱MP交叉的方式配置。
多个接点CVA各自与1个电流路径选择部CNL对应而设置。多个接点CVA各自配置在对应的电流路径选择部CNL中由所述电流路径选择部CNL电连接的2个存储器柱MP之间、且相邻的2根子选择栅极线之间。
多个接点VYA各自与1个接点CVA对应而设置。多个接点VYA各自以与对应的接点CVA重叠的方式配置。
多根位线BL各自经由接点VYA及CVA，电连接到对应的电流路径选择部CNL。
3.1.1.2剖面构造
图34是表示第3实施方式的存储单元阵列的剖面构造的一例，且沿着XXXIV-XXXIV线的剖视图。如图34所示，存储单元阵列10还包含导电体层29。
各存储器柱MP例如包含核心膜30、半导体膜31、积层膜32、导电体膜33及绝缘体膜34。由于核心膜30、积层膜32及绝缘体膜34的构成与第2实施方式同等，所以省略说明。
半导体膜31包含沿Z方向延伸的部分、及沿P方向或Q方向延伸的部分。在图示的区域中，显示具有沿P方向延伸的部分的1个半导体膜31、及具有沿Q方向延伸的部分的2个半导体膜31。半导体膜31的沿P方向或Q方向延伸的部分由2个存储器柱MP共用。
在半导体膜31的沿P方向或Q方向延伸的部分的上表面上，设置导电体层25。在导电体层25的上表面上设置导电体层26。导电体层25及26分别作为接点CVA及VYA使用。在图示的区域中，显示出与半导体膜31的沿P方向延伸的部分对应的1个接点CVA及VYA。在导电体层26的上表面上设置1个导电体层24。导电体层26作为位线BL发挥功能。
导电体膜33包含沿Z方向延伸的部分、及沿X方向延伸的部分。导电体膜33的沿Z方向延伸的部分作为柱状电极SP发挥功能。导电体膜33的沿X方向延伸的部分作为子选择栅极线SGD0a～SGD3b中的任1根发挥功能。作为子选择栅极线SGD0b及SGD1a～SGD3b发挥功能的7个导电体膜33的沿X方向延伸的部分各自由相邻的2列量的多个存储器柱MP共用。作为子选择栅极线SGD0a及SGD0c发挥功能的2个导电体膜33的沿X方向延伸的部分各自由1列量的多个存储器柱MP共用。在图示的区域中，显示各自包含作为子选择栅极线SGD2b、SGD3b及SGD0c发挥功能的部分的3个导电体膜33。
在导电体膜33的沿X方向延伸的部分的上表面上，设置导电体层29。导电体层29作为接点CVB使用。在图示的区域中，显示与子选择栅极线SGD2b、SGD3b及SGD0c对应的3个接点CVB。
3.2制造方法
图35～图41分别是表示第3实施方式的存储器设备的制造中途的平面布局及剖面构造的一例的图。图35～图41各自包含表示平面布局的部分(A)、及表示剖面构造的部分(B)。图示的平面布局与图33中的区域RC对应。图示的剖面构造与图34对应。以下，对存储器设备3中的存储单元阵列10的制造步骤的一例进行说明。
首先，通过与第2实施方式所示的图23及图24同等的步骤，在积层构造上形成包含核心膜30A、半导体膜31A及积层膜32的构造。之后，通过与第2实施方式所示的图25同等的步骤，将核心膜30A分断成多个核心膜30。由此，在积层构造中，形成贯通绝缘体层62及64、以及牺牲部件61及63的多个孔H3。
接着，如图35所示，按照与2个存储器柱MP对应的每个部分将半导体膜31A分断。具体来说，例如，通过各向异性蚀刻，去除设置在绝缘体层64的上表面上的半导体膜31A中除了预定作为电流路径选择部CNL发挥功能的部分以外的部分。由此，半导体膜31A被分断成多个半导体膜31。各半导体膜31包含沿Z方向延伸的2个部分、及与所述2个部分交叉且沿P方向或Q方向延伸的部分。
接着，如图36所示，遍及绝缘体层64的上表面上、以及多个孔H3中的每一个的侧面上及底面上，形成绝缘体膜34。在绝缘体膜34的上表面上，以埋入多个孔H3的方式形成导电体膜33A。
接着，如图37所示，按照与多个子选择栅极线SGD0a～SGD3b对应的每个部分将导电体膜33A分断。具体来说，例如，通过各向异性蚀刻，去除在XY平面上扩展的导电体膜33A中除了预定作为多个子选择栅极线SGD0a～SGD3b发挥功能的部分以外的部分。由此，导电体膜33A被分断成多个导电体膜33。各导电体膜33各自包含沿Z方向延伸且沿X方向排列成两列的多个部分、及与所述多个部分交叉且沿X方向延伸的部分。
接着，如图38所示，遍及全面形成绝缘体层71。绝缘体层71例如包含碳氮化硅(SiCN)。
接着，执行积层构造的牺牲部件的置换处理。由此，如图39所示，形成积层配线构造。具体来说，首先，在遍及全面形成绝缘体层50之后，在图39中未图示的区域中，通过光刻等，形成将与部件SLT对应的区域开口的掩模。然后，通过使用所述掩模的各向异性蚀刻，例如形成贯通绝缘体层42、44、46、50、62、64及71、绝缘体膜34、以及牺牲部件43、45、61及63的狭缝(未图示)。之后，通过与第2实施方式所示的图30的步骤同等的步骤，执行置换处理、及部件SLT的形成处理。
接着，如图40所示，在预定形成与接点CVA及CVB对应的构造的区域，分别形成孔H5及H6。具体来说，通过光刻等，形成将与接点CVA及CVB对应的区域开口的掩模。而且，通过使用所述掩模的各向异性蚀刻，形成贯通绝缘体层50及71的多个孔H5及H6。在各孔H5的底部，半导体膜31的沿P方向或Q方向延伸的部分的一部分露出。在各孔H6的底部，导电体膜33的沿X方向延伸的部分露出。另外，在形成孔H5及H6时，应用氧化硅相对于碳氮化硅的选择比较大的各向异性蚀刻。由此，能抑制半导体膜31及导电体膜33的过度蚀刻，且形成孔H5及H6。
接着，如图41所示，形成多个接点CVA、CVB、VYA及VYB(未图示)、以及多根位线BL。具体来说，分别将导电体层25埋入孔H5内，将导电体层29埋入孔H6。之后，通过与第2实施方式所示的图32的步骤同等的步骤，执行多个接点VYA及VYB、以及多根位线BL的形成处理。
通过以上所说明的制造步骤，形成存储单元阵列10。
3.3第3实施方式的效果
根据第3实施方式，与子选择栅极线SGD0b及SGD1a～SGD3b对应的7个导电体膜33的沿X方向延伸的部分各自由2列量的多个存储器柱MP共用。由此，能使子选择栅极线的数量少于存储器柱MP的列数。因此，与设置与存储器柱MP的列数相同数量的子选择栅极线的情况相比，能抑制制造负载。
4.其它
另外，能对所述第1实施方式到第3实施方式应用各种变化。
例如，在所述第1实施方式到第3实施方式中，已对多个存储器柱MP配置成交错状的情况进行说明，但是不限于此。例如，多个存储器柱MP也可配置成格栅状。所述情况下，P方向及Q方向可与Y方向一致。
另外，在所述第2实施方式中，已对导电体层25由属于不同的串单元SU的4个存储器柱MP共用的情况进行说明，但是不限于此。例如，导电体层25也可由3个以下及5个以上的存储器柱MP共用。所述情况下，共用导电体层25的存储器柱MP属于互不相同的串单元SU。因此，1个块BLK内的多个存储器柱MP的列数为共用导电体层25的存储器柱MP的数量的平方。
另外，所述第1实施方式到第3实施方式中说明的制造步骤只是一例，而不限定于此。例如，可在各制造步骤之间插入其它处理，也可将一部分步骤省略或整合。
虽已说明本发明的若干个实施方式，但是所述实施方式是作为示例提示的，并未意欲限定发明的范围。所述实施方式能以其它各种方式实施，且在不脱离发明的主旨的范围内，能进行各种省略、置换、变更。所述实施方式或其变化包含在发明范围或主旨中，且同样地包含在权利要求范围所记载的发明及其均等的范围内。

Claims (18)

1.一种存储器设备，具备：
第1导电体层；
第1导电体膜，在所述第1导电体层的上方沿第1方向延伸；
第1半导体膜，在所述第1导电体层与所述第1导电体膜之间沿所述第1方向延伸，且与所述第1导电体层交叉；
第2半导体膜，与所述第1半导体膜相接，在所述第1导电体层与所述第1导电体膜之间沿所述第1方向延伸，且与所述第1导电体膜对向；
第1绝缘体膜，设置在所述第1导电体层与所述第1半导体膜之间；及
第2绝缘体膜，设置在所述第1半导体膜及所述第2半导体膜与所述第1导电体膜之间。
2.根据权利要求1所述的存储器设备，其中还具备：
第2导电体层，与所述第1导电体膜连续，且沿与所述第1方向交叉的第2方向延伸。
3.根据权利要求2所述的存储器设备，其中具备：
第1柱及第2柱，各自包含所述第1导电体膜、所述第1半导体膜、所述第2半导体膜、所述第1绝缘体膜及所述第2绝缘体膜，且沿所述第2方向排列；且
所述第2导电体层与所述第1柱的所述第1导电体膜、及所述第2柱的所述第1导电体膜中的任一个都连续。
4.根据权利要求3所述的存储器设备，其中具备：
第3柱及第4柱，各自包含所述第1导电体膜、所述第1半导体膜、所述第2半导体膜、所述第1绝缘体膜及所述第2绝缘体膜，且沿与所述第1方向及所述第2方向交叉的第3方向排列；且
所述第2导电体层与所述第3柱的所述第1导电体膜、及所述第4柱的所述第1导电体膜中的任一个都连续。
5.根据权利要求2所述的存储器设备，其中还具备：
第1半导体层，与所述第2半导体膜连续，沿与所述第1方向及所述第2方向交叉的第3方向延伸；
接点，与所述第1半导体层的上表面相接，沿所述第1方向延伸；及
第3导电体层，在所述第2导电体层的上方与所述接点的上表面相接，沿与所述第1方向及所述第2方向交叉的第4方向延伸。
6.根据权利要求5所述的存储器设备，其中还具备：
第3绝缘体膜，设置在所述第2导电体层及所述接点之间；且
所述接点包含俯视时与所述第3绝缘体膜重叠的部分。
7.根据权利要求5所述的存储器设备，其中具备：
第5柱及第6柱，各自包含所述第1导电体膜、所述第1半导体膜、所述第2半导体膜、所述第1绝缘体膜及所述第2绝缘体膜，且沿所述第3方向排列；且
所述第1半导体层与所述第5柱的所述第2半导体膜、及所述第6柱的所述第2半导体膜中的任一个都连续。
8.根据权利要求7所述的存储器设备，其中
所述第5柱的所述第1导电体膜、与所述第6柱的所述第1导电体膜互相电绝缘。
9.根据权利要求7所述的存储器设备，其中还具备：
第7柱，各自包含所述第1导电体膜、所述第1半导体膜、所述第2半导体膜、所述第1绝缘体膜及所述第2绝缘体膜；且与所述第5柱及所述第6柱沿所述第3方向排列；
所述第1半导体层还与所述第7柱的所述第2半导体膜连续。
10.根据权利要求9所述的存储器设备，其中
所述第6柱与所述第5柱及所述第7柱在所述第3方向上相邻；
所述接点与所述第1半导体层中的所述第5柱与所述第6柱之间的部分的上表面上、及所述第6柱与所述第7柱之间的部分的上表面上相接。
11.根据权利要求5所述的存储器设备，其中
所述第3方向及所述第4方向互相交叉。
12.根据权利要求5所述的存储器设备，其中
所述第3方向及所述第4方向互相平行。
13.根据权利要求1所述的存储器设备，还具备：
第4导电体层及第5导电体层，在所述第1导电体层的上方互相隔开而设置，且各自与所述第2半导体膜及所述第1导电体膜交叉；且
所述第2半导体膜设置在所述第4导电体层及所述第5导电体层、与所述第1导电体膜之间；
所述第1绝缘体膜设置在所述第4导电体层及所述第5导电体层、与所述第2半导体膜之间。
14.根据权利要求13所述的存储器设备，其中
所述第1半导体膜及所述第2半导体膜连续。
15.根据权利要求13所述的存储器设备，其中还具备：
行解码器，构成为对所述第4导电体层及所述第5导电体层独立地施加电压。
16.根据权利要求15所述的存储器设备，其中
所述第4导电体层设置在所述第1导电体层与所述第5导电体层之间；
所述行解码器构成为在写入动作及读出动作时，对所述第4导电体层施加第1电压，对所述第5导电体层施加比所述第1电压低的第2电压。
17.根据权利要求1所述的存储器设备，其中还具备：
第5柱及第6柱，各自包含所述第1导电体膜、所述第1半导体膜、所述第2半导体膜、所述第1绝缘体膜及所述第2绝缘体膜，且沿与所述第1方向交叉的第3方向排列；
第2导电体层，与所述第5柱的所述第1导电体膜连续，沿与所述第1方向及所述第3方向交叉的第2方向延伸；
第6导电体层，与所述第6柱的所述第1导电体膜连续，沿所述第2方向延伸；及
行解码器，构成为对所述第5柱的所述第1导电体膜、及所述第6柱的所述第1导电体膜独立地施加电压；且
所述行解码器构成为在写入动作及读出动作时，对所述第5柱的所述第1导电体膜施加第3电压，对所述第6柱的所述第1导电体膜施加比所述第3电压低的第4电压。
18.根据权利要求1所述的存储器设备，其中
所述第1绝缘体膜包含电荷存储膜。
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