TWI689021B - 半導體裝置 - Google Patents

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Abstract

本發明之實施形態提供一種可抑制配線之底部擴展現象之半導體裝置。 實施形態之半導體裝置具備：第1配線W1及第2配線W2。第2配線W2相對於第1配線W1具有特定之配線間隔地配置。第2配線W2之端部形成1個以上之環。

Description

半導體裝置
本發明之實施形態係關於一種半導體裝置。
已知可非揮發地記憶資料之各種半導體記憶裝置等半導體裝置。在近年來之半導體裝置中，推行縮窄配線間隔。
實施形態提供一種可抑制配線之底部擴展現象之半導體裝置。
實施形態之半導體裝置具備：第1配線及第2配線。第2配線相對於第1配線具有特定之配線間隔地配置，且端部形成1個以上之環。
以下，針對實施形態參照圖式進行說明。 [1]實施形態 [1-1]半導體記憶裝置1之構成 [1-1-1]半導體記憶裝置1之整體構成
圖1係顯示實施形態之半導體記憶裝置之整體之構成例之圖。半導體記憶裝置1為例如可非揮發地記憶資料之NAND型快閃記憶體。半導體記憶裝置1由例如外部之記憶體控制器2控制。
如圖1所示般，半導體記憶裝置1具備例如：記憶胞元陣列10、命令暫存器11、位址暫存器12、定序器13、驅動模組14、列解碼器模組15、及感測放大器模組16。
記憶胞元陣列10包含複數個區塊BLK0～BLKn(n為1以上之整數)。區塊BLK為非揮發性之記憶胞元之集合，例如被用作資料之抹除單位。寫入於同一區塊BLK之資料例如被批次抹除。於各個記憶胞元，設置有1條位元線及1條字元線。針對記憶胞元陣列10之詳細之構成將於後文敘述。
命令暫存器11保持自記憶體控制器2接受之命令CMD。命令CMD包含使定序器13執行讀出動作、寫入動作、抹除動作等之命令。
位址暫存器12保持自記憶體控制器2接受之位址資訊ADD。位址資訊ADD包含例如區塊位址BA、頁位址PA、及行位址CA。區塊位址BA用於例如區塊BLK之選擇。頁位址PA用於例如字元線之選擇。行位址CA用於例如位元線之選擇。
定序器13控制半導體記憶裝置1整體之動作。例如，定序器13藉由基於保持於命令暫存器11之命令CMD控制驅動模組14、列解碼器模組15、及感測放大器模組16，而執行讀出動作、寫入動作、抹除動作等。
驅動模組14產生在讀出動作、寫入動作、抹除動作等中使用之電壓。然後，驅動模組14就每一區塊BLK選擇與保持於位址暫存器12之頁位址PA對應之字元線。然後，驅動模組14將產生之電壓施加於列解碼器模組15選擇之字元線。
列解碼器模組15基於保持於位址暫存器12之區塊位址BA選擇1個區塊BLK。然後，列解碼器模組15將自驅動模組14施加之電壓中的施加於被選擇之區塊BLK之電壓朝記憶胞元陣列10傳送。
感測放大器模組16在寫入動作中，將自記憶體控制器2接受之與寫入資料DAT相應之電壓施加於各條位元線。又，感測放大器模組16在讀出動作中，基於位元線之電壓判定記憶於記憶胞元之資料，且將判定之結果作為讀出資料DAT朝記憶體控制器2傳送。
半導體記憶裝置1與記憶體控制器2之間之通訊支持例如NAND介面規格。例如，在半導體記憶裝置1與記憶體控制器2之間之通訊中，使用：命令鎖存啟用信號CLE、位址鎖存啟用信號ALE、寫入啟用信號WEn、讀出啟用信號REn、備妥/忙碌信號RBn、及輸入/輸出信號I/O。
命令鎖存啟用信號CLE係表示在半導體記憶裝置1接受之輸入/輸出信號I/O為命令CMD之信號。位址鎖存啟用信號ALE係表示在半導體記憶裝置1中接受之輸入/輸出信號I/O為位址資訊ADD之信號。寫入啟用信號WEn係對半導體記憶裝置1命令輸入/輸出信號I/O之輸入之信號。讀出啟用信號REn係對半導體記憶裝置1命令輸入/輸出信號I/O之輸出之信號。
備妥/忙碌信號RBn係對記憶體控制器2通知半導體記憶裝置1受理來自記憶體控制器2之命令之備妥狀態還是不受理命令之忙碌狀態之信號。輸入/輸出信號I/O為例如8位元寬度之信號，包含：命令CMD、位址資訊ADD、資料DAT等。
以上說明之半導體記憶裝置1及記憶體控制器2可藉由該等之組合而構成1個半導體裝置。作為如此之半導體裝置，可舉出例如如SD TM卡之記憶卡、或SSD(solid state drive，固態硬碟機)等。
[1-1-2]半導體記憶裝置1之電路構成 圖2係顯示實施形態之半導體記憶裝置1具備之記憶胞元陣列10之電路構成之一例之圖。圖2提取記憶胞元陣列10所含之複數個區塊BLK中之1個區塊BLK之電路構成而顯示。
如圖2所示般，區塊BLK包含例如4個串單元SU0～SU3。串單元SU0～SU3包含與位元線BL0～BLm(m為1以上之整數)分別建立關聯之複數個NAND串NS。
NAND串NS包含例如8個記憶胞元電晶體MT0～MT7、以及選擇電晶體ST1及ST2。
記憶胞元電晶體MT0～MT7包含控制閘極及電荷蓄積層，而非揮發地保持資料。選擇電晶體ST1及ST2之各者用於各種動作時之串單元SU之選擇。
在各個NAND串NS中，記憶胞元電晶體MT0～MT7串聯地連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。同一區塊BLK內之記憶胞元電晶體MT0～MT7之控制閘極共通地連接於字元線WL0～WL7。
於同一區塊BLK內之串單元SU0～SU3各自所含之選擇電晶體ST1之閘極，連接於與選擇閘極線SGD0～SGD3中對應之選擇閘極線。在複數個區塊BLK中同一行所含之選擇電晶體ST1之汲極共通地連接於與位元線BL0～BLm中對應之位元線。
同一區塊BLK內之選擇電晶體ST2之閘極共通地連接於選擇閘極線SGS。複數個區塊BLK之選擇電晶體ST2之源極共通地連接於源極線SL。
在1個串單元SU內連接於共通之字元線之複數個記憶胞元電晶體構成胞元單元。各個胞元單元之記憶容量基於記憶於各個記憶胞元電晶體之資料之位元數而變化。因此，例如在胞元單元係由記憶1位元資料之記憶胞元電晶體構成之情形下，將該胞元單元記憶的資料之總量定義為「1頁資料」。例如，1個胞元單元在記憶胞元電晶體之各者記憶1位元資料時可記憶1頁資料，在記憶胞元電晶體之各者記憶2位元資料時可記憶2頁資料。
實施形態之半導體記憶裝置1具備之記憶胞元陣列10並不限定於以上說明之構成。例如，各個NAND串NS所含之記憶胞元電晶體、選擇電晶體ST1及ST2之數目可為任意之數目。又，各個區塊BLK所含之串單元SU之數目可為任意之數目。
[1-1-3]半導體記憶裝置1之剖面構造 圖3係顯示實施形態之半導體記憶裝置1之剖面構造之一例之圖。在圖3中，X方向及Y方向為平行於基板(半導體基板)之方向，且相互正交，Z方向為垂直於基板之方向(積層方向)。
如圖3所示般，半導體記憶裝置1包含例如半導體基板30、導電體31～47、記憶體柱MP、以及接觸件C0、C1、C2及CP。在圖3中，省略形成於半導體基板30之上表面部分之P型或N型井區域、形成於各個井區域之雜質擴散區域、將井區域間絕緣之元件分離區域之圖示。
於半導體基板30之上，設置有例如複數個接觸件C0。複數個接觸件C0與設置於半導體基板30之未圖示之雜質擴散區域接觸。於各個接觸件C0之上設置有導電體31。例如，於相鄰之導電體31之間之區域設置有閘極電極GC。此時，相鄰之一個導電體31成為電晶體之汲極，另一個導電體31成為電晶體之源極。
於各個導電體31之上，設置有例如接觸件C1。於接觸件C1之上，設置有導電體32。於導電體32之上，設置有例如接觸件C2。於接觸件C2之上，設置有例如導電體33。
包含以上說明之導電體31～33之電路係包含於例如感測放大器模組16。設置有導電體31～33之層包含於半導體記憶裝置1之下層部分LL。
於導電體33之上方，介隔層間絕緣膜而設有導電體34。例如，導電體34形成為平行於XY平面之板狀，與源極線SL對應。再者，在圖3中，為了避免圖式變得繁雜，而省略複數個層間絕緣膜之陰影。
於導電體34之上方，依次積層有導電體35～44。導電體35～44中，於在Z方向上相鄰之導電體之間，設置有層間絕緣膜。例如，導電體35～44與1個串單元對應。
與1個串單元對應之構造體係設置於狹槽SLT之間。狹槽SLT例如朝X方向及Z方向擴展。狹槽SLT係由絕緣材料構成，將1個串單元之導電體35～44與未圖示之另一串單元之導電體35～44之間絕緣。
導電體35～44之各者形成為例如平行於XY平面之板狀。例如，導電體35與選擇閘極線SGS對應，導電體36～43各自與字元線WL0～WL7對應，導電體44與選擇閘極線SGD0～SGD3中之1條對應。
記憶體柱MP具有貫通導電體35～44之各者之柱狀，與導電體34接觸。記憶體柱MP包含例如區塊絕緣膜48、絕緣膜49、穿隧氧化膜50、及半導體材料51。
區塊絕緣膜48設置於在半導體記憶裝置1之製程中形成之記憶體孔之內壁。於區塊絕緣膜48之內壁設置有絕緣膜49。絕緣膜49作為記憶胞元電晶體之電荷蓄積層發揮功能。於絕緣膜49之內壁設置有穿隧氧化膜50。於穿隧氧化膜50之內壁設置有半導體材料51。半導體材料51含有導電性之材料，與NAND串NS之電流路徑對應。於半導體材料51之內壁，可進一步形成有絕緣性之構件(芯材)。
於較記憶體柱MP之上表面更上層，介隔著層間絕緣膜設置有複數個導電體45。例如，導電體45形成為在Y方向上延伸之線狀，又，在X方向上排列，且與位元線BL對應。各個導電體45經由接觸件CP與對應之記憶體柱MP電性連接。並不限定於此，導電體45亦可經由複數個接觸件及配線等連接於記憶體柱MP。
包含以上說明之導電體34～44之電路包含於例如記憶胞元陣列10。設置有導電體34～44之層，包含於半導體記憶裝置1之上層部分UL。
於設置有導電體45之層之上層，經由層間絕緣膜設置有導電體46。於設置有導電體46之層之上層，經由層間絕緣膜設置有導電體47。導電體46及47與例如用於連接記憶胞元陣列10與設置於記憶胞元陣列10之下方之感測放大器模組16等周邊電路連接之配線對應。導電體46與導電體47之間，可利用柱狀之接觸件連接。以下，將設置有導電體45之層稱為配線層M0，將設置有導電體46之層稱為配線層M1，將設置有導電體47之層稱為配線層M2。
此處，設置於配線層M1之導電體46，例如藉由利用鑲嵌法以金屬為配線而形成。用作導電體46之金屬為例如銅(Cu)。
另一方面，設置於配線層M2之導電體47，藉由利用例如反應性離子蝕刻(RIE)以金屬為配線而形成。用作導電體47之金屬為例如鋁(Al)。導電體47可包含例如設置於含有鋁之金屬層之上表面及/或底面之障壁膜(例如氮化鈦(TiN))。
[1-2]配線層M2之配線之構造 針對配線層M2之配線之構造進行說明。如前述般，配線層M2之配線藉由RIE形成。在藉由RIE形成配線時，會產生底部擴展現象。底部擴展現象為與配線之上部相比配線之下部擴展之現象。
例如，假定在圖4所示之配置中藉由RIE形成配線。圖4係顯示自上方(自Z方向)觀察在XY平面上延伸之配線層M2之一例之配線構造之圖。圖4所示之配線層M2具有：在Y方向延伸之第1配線W1、與在X方向延伸之第2配線W2。在圖4之例中，第2配線W2以相對於第1配線W1正交之方式配置。
圖5係顯示圖4之5-5線剖面之圖。若產生底部擴展現象，則如圖5所示般，與配線之上部相比配線之下部擴展。底部擴展之量例如在配線之端點處易於變大。在本說明書中，所謂「端點」係指例如成為配線延伸方向(例如，配線W2之情形下為X方向)和與其垂直之配線寬度方向(例如，配線W2之情形下為Y方向)之兩者之終端之點。又，與配線之密度大之部位相比在小的部位易於變大。進而，與配線之規則性高之部位相比在低之部位易於變大。例如，在圖4中，底部擴展之量在第2配線W2之端點P1及P2易於變大。配線W2之密度分佈在端點P1及P2處為最小。又，於配線W2之周圍(例如與配線W2自身之配線寬度相同程度之空間之範圍內)，不存在類似之(例如具有與配線W2自身相同程度之配線寬度，且同樣在X方向延伸)配線。
因產生底部擴展現象，而配線之下部之配線間隔a_2較配線之上部之配線間隔a_1窄。在配線間隔窄之部位處相鄰之配線之間的耐壓惡化，而易於引起短路。在圖4之例中，在自端點P1朝D1之方向與自端點P2朝D2之方向處，易於引起短路。
圖6係顯示實施形態之半導體記憶裝置1之配線層M2的配線之構造之一例之圖。圖6所示之配線之構造可應用於配線層M2的存在因底部擴展現象所致之耐壓之惡化及短路之擔憂之部位。例如，配線層M2之位於記憶胞元陣列10之下方之用於周邊電路之配線，由於大多需要將諸條配線比較接近地配置，因此理想的是應用圖6所示之配線之構造。
例如，第2配線W2之端部位於第1配線W1之附近，在第2配線W2被施加高電壓時，應用圖6所示之配線之構造。例如，在以橫切第1配線W1之方式引繞第2配線W2時，形成連接於第2配線W2之接觸件CM2，經由接觸件CM2連接第2配線W2與形成於配線層M1之第3配線W3，且藉由第3配線W3使第1配線W1迂回。在如此之情形下，第2配線W2與第1配線W1儘可能地接近。因此，於圖6所示之第2配線W2之端部易於產生因前述之底部擴展現象所致之問題。另一方面，於圖6所示之第1配線W1之端部不易產生因前述之底部擴展現象所致之問題。
又，本實施形態中之「附近」，係指例如在第2配線W2之寬度為200 nm時第1配線W1與第2配線W2之配線間隔為200 nm以下之情形。即便第1配線W1與第2配線W2之配線間隔為200 nm以下，但在無低電壓被施加於第2配線W2之情形等之因底部擴展現象所致之耐壓之惡化及短路之擔憂的部位，亦可不應用圖6所示之配線之構造。相反地，在即便第1配線W1與第2配線W2之配線間隔超過200 nm，但在存在高電壓被施加於第2配線W2之情形等之因底部擴展現象所致之耐壓之惡化及短路之擔憂的部位，理想的是應用圖6所示之配線之構造。
在實施形態中，為了抑制第2配線W2中之底部擴展現象，而以第2配線W2之端部形成環之方式進行加工。在圖6之例中，第2配線W2之端部形成矩形狀之環。此處，形成環之方向為以第2配線W2之端點為基準，第2配線W2之周圍之配線之密度為小之方向及/或配線之規則性為低之方向。在圖6之例中，以第2配線W2延伸之方向為基準由於在第2配線W2之右側(圖式下側)或左側(圖式上側)無配線，因此密度變小。因此，可朝向第2配線W2之右側(圖式下側)或左側(圖式上側)，亦即第2配線W2之端部可朝順時針或逆時針彎折而形成環。
此處，在第1配線W1與第2配線W2之配線間隔g為200 nm時，理想的是於第2配線W2之端部形成之環係各邊之長度w為500 nm以上、較佳為600 nm以上之矩形之環。例如，圖6之例之環係1邊之長度為600 nm之正方形之環。環之形狀亦可不是正方形，而是長方形。
[1-3]實施形態之效果 如以上說明般，在實施形態中，第2配線W2之端部形成環。藉由第2配線W2之端部形成環，雖然第2配線W2之端部在任一部位皆成為配線延伸方向之終端，但由於不會成為配線寬度方向之終端，因此不具有單獨之端點。又，由於第2配線W2之端部的配線之密度變大，且環形狀之任意之兩邊提高配線之規則性，因此降低第2配線W2之端部之底部擴展現象。因此，降低第1配線W1與第2配線W2之間之耐壓及短路之擔憂。因此，與如圖4之例般第2配線W2之端部未形成環之情形相比，可減小第1配線W1與第2配線W2之配線間隔g。
一般而言，在半導體裝置中，配線之厚度變厚如上層之配線層程度，易於實現低電阻之配線。例如，由於追求儘可能地降低電源線之電阻，因此使用上層之配線層(例如，上述之配線層M2)形成。另一方面，因針對例如信號線等電源線以外之配線亦較佳儘可能地設為低電阻，因此儘量使用上層之配線層(例如，上述之配線層M2)而形成。
例如，在第1配線W1為電源線、第2配線W2為信號線之情形下，因半導體裝置之電路設計，而存在如圖4所示般以第1配線W1與第2配線W2正交並交叉之方式配置之情形。該情形下，例如，一邊使第1配線W1沿著配線層M2延伸，一邊針對第2配線W2使其儘量沿著配線層M2延伸至第1配線W1之附近，且在終端部位經由接觸件CM2與下層之第3配線W3連接。藉此，電源線之電阻成為最低，且亦可儘可能地降低信號線之電阻，而可將半導體裝置之性能最佳化。
在第1實施形態中，藉由第2配線W2之端部形成環，而即便在第1配線W1為電源線且被施加較高電壓之情形下，仍可使第2配線W2之端部接近於第1配線W1。
又，於第2配線W2之端部形成之環係各邊之長度w為500 nm以上、較佳為600 nm以上之矩形狀之環。此時，更加降低第2配線W2之端部之底部擴展現象。
又，在實施形態中，藉由使第2配線本身之形狀變化而謀求抑制底部擴展現象。先前，已知藉由在第2配線之周圍設置不被施加電壓之虛設之配線，或自其他配線引繞冗餘配線，而增大第2配線之端部之配線之密度或提高配線之規則性，從而抑制第2配線之底部擴展現象之手法。對於該等技術，在實施形態中，無需追加用於設置虛設金屬之不必要之金屬，且亦無需變更用於引繞冗餘之配線之其他配線之配置。
進而，在設置虛設之配線、或自其他配線設置冗餘配線之手法中，會因該等虛設配線或冗餘配線與第2配線之間之寄生電容使得第2配線之特性易於惡化。在實施形態中，藉由於第2配線之端部形成環，而可在不改變第2配線之端部之寬度下，增加端部之配線之密度且提高配線之規則性。即，在實施形態中，可將第2配線之端部之面積之增加設為最小，藉此，亦可使第2配線之寄生電容之增加成為最小。
[2] 變化例 以下說明實施形態之變化例。作為半導體記憶裝置1之構成，可與在實施形態中說明之構成相同。因此，省略作為半導體記憶裝置1之詳細之說明。又，在以下之說明中，針對與實施形態共通之構成賦予與實施形態同樣之參照符號而省略其詳細之說明。
[2-1]第1變化例 說明第1變化例。在圖6中，第2配線W2之端部形成1個環。相對於此，如圖7A所示般，第2配線W2之端部亦可形成2個以上之環。在圖7A之例中，第2配線W2之端部形成相對於第2配線W2之本體呈軸對稱之2個環。此處，在實施形態中，理想的是於第2配線W2之端部形成之環係各邊之長度w為500 nm以上、較佳為600 nm以上之環。第1變化例中之w可為2個環之合計之邊之長度。
又，在圖6中，第1配線W2之端部形成朝順時針彎折之環。相對於此，亦可如圖7B所示般，於本體之軸上形成環。
[2-2]第2變化例 說明第2變化例。在圖6中，進行僅於第2配線W2之端部形成環之加工，針對第1配線W1不進行任何加工。這是緣於第1配線W1之端點不面向第2配線W2，針對第1配線W1無耐壓及短路之擔憂。相對於此，如圖8A所示般，在將第1配線W1經由接觸件CM21連接於下層之第3配線W31，將第2配線W2經由接觸件CM22連接於下層之第3配線W32時，在將第1配線W1之端部與第2配線W2之端部相互接近地配置之情形下，且於第1配線W1與第2配線W2之兩者被施加高電壓時，於第1配線W1之端部與第2配線W2之端部之兩者產生耐壓及短路之擔憂。
在如此之情形下，如圖8B所示般，理想的是以不僅在第2配線W2之端部，還在第1配線W1之端部形成環之方式進行加工。藉此，不僅抑制第2配線W2之端部之底部擴展現象，還抑制第1配線W1之端部之底部擴展現象。在第2變化例中，可與第1變化例同樣地於各條配線形成2個以上之環，或於各條配線之軸上形成環。
[2-3]第3變化例 說明第3變化例。在前述之實施形態、第1變化例及第2變化例中，第2配線W2以相對於第1配線W1正交之方式配置。相對於此，如圖9A所示般，即便在相對於第1配線W1將第2配線W2平行地配置之情形下，在D方向上產生因底部擴展現象所致之耐壓及短路之擔憂。
在如此之情形下亦然，可如圖9B所示般，以第2配線W2之端部形成環之方式進行加工。此處，形成環之方向為第1配線W1未被密集地配置之方向。如前述般，由於底部擴展現象易於在配線之密度小之方向上產生，因此藉由在第1配線W1未被密集地配置之側形成環，而抑制底部擴展現象。在第3變化例中，可與第1變化例同樣地在第2配線W2形成2個以上之環，或在第2配線W2之軸上形成環。
[2-4]第4變化例 說明第4變化例。如前述般，理想的是於第2配線W2之端部形成之環係各邊之長度w為500 nm以上，較佳為600 nm以上之環。實際上，即便不形成環，只要為具有500 nm以上、較佳為600 nm以上之寬度之配線，亦不產生底部擴展現象。該情形下，第2配線W2之端部亦可以不形成環之方式進行加工。例如若為如電源線般之充分粗之配線，亦可不進行形成環之加工。
相反地，即便為具有某程度之寬度之第2配線W2，若其寬度未達500 nm，則產生端點處之耐壓及短路之擔憂。若為如此之第2配線W2，則環本身之邊之長度無須為500 nm以上，較佳為600 nm。即，如圖10B所示般，可以第2配線W2之寬度與環之一邊之長度之合計值之w為500 nm以上、較佳為600 nm之方式決定環之各邊之長度。
又，在圖10A中，與第2配線W2平行地排列有複數條第4配線W2。第4配線W4之端部雖然面向第1配線W1，但無需形成環。這是緣於因排列複數條第4配線W4，而端部之周邊之配線之密度變大且配線之規則性變高。假定若第4配線W4為配置於端部之配線，則產生在第4配線W4之端部形成環之必要。
[2-4]其他變化例 在前述之實施形態及其變化例中，說明應用於在記憶胞元陣列10之下方配置有周邊電路之半導體記憶裝置1之配線構造之例。而另一方面，作為半導體記憶裝置1之構造，已知於記憶胞元陣列10之周圍配置有周邊電路之構造。前述之實施形態及其變化例之配線構造，亦可應用於如此之在記憶胞元陣列10之周圍配置有周邊電路之構造。
又，前述之實施形態及其變化例之配線構造，可不僅應用於半導體記憶裝置及半導體裝置等裝置，而且可應用於因密集地配置複數條配線而具有產生因底部擴展現象所致之耐壓及短路之擔憂之部位的各種電子裝置。
雖然說明了本發明之若干個實施形態，但該等實施形態係作為例子而提出者，並非意欲限定本發明之範圍。該等新穎之實施形態可利用其他各種形態實施，在不脫離發明之要旨之範圍內可進行各種省略、置換、變更。該等實施形態及其變化，包含於發明之範圍及要旨內，且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案] 本申請案享有以日本專利申請案2018-172794號(申請日：2018年9月14日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1                           半導體記憶裝置 2                           記憶體控制器 5-5                        線 10                         記憶胞元陣列 11                         命令暫存器 12                         位址暫存器 13                         定序器 14                         驅動模組 15                         列解碼器模組 16                         感測放大器模組 30                         半導體基板 31～47                  導電體 48                         區塊絕緣膜 49                         絕緣膜 50                         穿隧氧化膜 51                         半導體材料 a_1                       配線間隔 a_2                       配線間隔 ADD                     位址資訊 ALE                      位址鎖存啟用信號 BA                        區塊位址 BL                        位元線 BLK                      區塊 BLK0～BLKn         區塊 BL0～BLm             位元線 C0                         接觸件 C1                         接觸件 C2                         接觸件 CA                        行位址 CLE                      命令鎖存啟用信號 CM2                      接觸件 CM21                    接觸件 CM22                    接觸件 CMD                     命令 CP                        接觸件 D                          方向 DAT                      資料 D1                        方向 D2                        方向 g                           配線間隔 GC                        閘極電極 I/O                        輸入/輸出信號 M0                        配線層 LL                        下層部分 M1                        配線層 M2                        配線層 MP                        記憶體柱 MT0～MT7            記憶胞元電晶體 NS                        NAND串 P1                         端點 P2                         端點 RBn                      備妥/忙碌信號 REn                       讀出啟用信號 SGD0～SGD3         選擇閘極線 SGS                      選擇閘極線 SL                         源極線 SLT                       狹槽 ST1                       選擇電晶體 ST2                       選擇電晶體 SU0～SU3             串單元 UL                        上層部分 w                          長度 W1                        第1配線 W2                        第2配線 W3                        第3配線 W4                        第4配線 W31                      第3配線 W32                      第3配線 WL0～WL7            字元線 X                          方向 Y                          方向 Z                          方向
圖1係顯示實施形態之半導體記憶裝置之整體之構成例之圖。 圖2係顯示實施形態之半導體記憶裝置具備之記憶胞元陣列之電路構成之一例之圖。 圖3係顯示實施形態之半導體記憶裝置之剖面構造之一例之圖。 圖4係用於說明底部擴展現象之圖。 圖5係用於說明底部擴展現象之圖。 圖6係顯示實施形態之半導體記憶裝置之配線層M2的配線之構造之一例之圖。 圖7A係顯示第1變化例之圖。 圖7B係顯示第1變化例之圖。 圖8A係顯示第2變化例之圖。 圖8B係顯示第2變化例之圖。 圖9A係顯示第3變化例之圖。 圖9B係顯示第3變化例之圖。 圖10A係顯示第4變化例之圖。 圖10B係顯示第4變化例之圖。
CM2          接觸件 g               配線間隔 w              長度 W1            第1配線 W2            第2配線 W3            第3配線 X              方向 Y              方向

Claims (8)

  1. 一種半導體裝置，其具備：第1配線；及第2配線，其相對於前述第1配線具有特定之配線間隔地配置，且面向前述第1配線之端部形成有1個以上之環，其中前述環係各邊之長度為500nm以上之矩形狀的環。
  2. 如請求項1之半導體裝置，其中前述環形成於前述端部的配線之密度較小之部位及/或配線之規則性較低之部位。
  3. 如請求項1之半導體裝置，其至少具備第1配線層、及較第1配線層更上層之第2配線層，且前述第1配線與前述第2配線形成於前述第2配線層，於前述第2配線之前述端部，形成有用於與形成於前述第1配線層之第3配線連接之接觸件。
  4. 如請求項1之半導體裝置，其中前述第1配線與前述第2配線係藉由反應性離子蝕刻形成。
  5. 如請求項1之半導體裝置，其中前述第2配線相對於前述第1配線正交地配置，或與前述第1配線平行地配置。
  6. 如請求項1之半導體裝置，其中前述端部形成2個以上之環。
  7. 如請求項1之半導體裝置，其中前述第2配線為複數條排列之配線中之邊端之配線。
  8. 如請求項1之半導體裝置，其中前述第1配線之面向前述第2配線之端部形成1個以上之環。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022050253A (ja) 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200746869A (en) * 2006-03-29 2007-12-16 Yamaha Corp Condenser microphone
TW201535685A (zh) * 2014-03-13 2015-09-16 Toshiba Kk 半導體記憶體
TW201728235A (zh) * 2015-12-24 2017-08-01 Dainippon Printing Co Ltd 配線結構體與其製造方法及電子裝置
TW201810553A (zh) * 2016-06-28 2018-03-16 瑞薩電子股份有限公司 半導體裝置及其製造方法
TW201813006A (zh) * 2016-09-07 2018-04-01 日商東芝記憶體股份有限公司 記憶裝置及其製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011199186A (ja) * 2010-03-23 2011-10-06 Toshiba Corp 不揮発性記憶装置およびその製造方法
JP5110178B2 (ja) * 2010-04-13 2012-12-26 株式会社デンソー 半導体装置およびその製造方法
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
JP5197823B2 (ja) * 2011-02-09 2013-05-15 キヤノン株式会社 光電変換装置
JP5606479B2 (ja) * 2012-03-22 2014-10-15 株式会社東芝 半導体記憶装置
WO2015015319A2 (en) * 2013-05-03 2015-02-05 Blackcomb Design Automation Inc. Architecture of spare wiring structures for improved engineering change orders
JP6495838B2 (ja) 2016-01-27 2019-04-03 東芝メモリ株式会社 半導体記憶装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200746869A (en) * 2006-03-29 2007-12-16 Yamaha Corp Condenser microphone
TW201535685A (zh) * 2014-03-13 2015-09-16 Toshiba Kk 半導體記憶體
TW201728235A (zh) * 2015-12-24 2017-08-01 Dainippon Printing Co Ltd 配線結構體與其製造方法及電子裝置
TW201810553A (zh) * 2016-06-28 2018-03-16 瑞薩電子股份有限公司 半導體裝置及其製造方法
TW201813006A (zh) * 2016-09-07 2018-04-01 日商東芝記憶體股份有限公司 記憶裝置及其製造方法

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