TW201728235A - 配線結構體與其製造方法及電子裝置 - Google Patents

配線結構體與其製造方法及電子裝置 Download PDF

Info

Publication number
TW201728235A
TW201728235A TW105143010A TW105143010A TW201728235A TW 201728235 A TW201728235 A TW 201728235A TW 105143010 A TW105143010 A TW 105143010A TW 105143010 A TW105143010 A TW 105143010A TW 201728235 A TW201728235 A TW 201728235A
Authority
TW
Taiwan
Prior art keywords
layer
conductor
wiring structure
wiring
insulating layer
Prior art date
Application number
TW105143010A
Other languages
English (en)
Inventor
Tetsushi Hosoda
Tadashi Furukawa
Ryo Furugen
Ayako Furuse
Teppei SOTODA
Junko ARIYOSHI
Original Assignee
Dainippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dainippon Printing Co Ltd filed Critical Dainippon Printing Co Ltd
Publication of TW201728235A publication Critical patent/TW201728235A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Abstract

本發明之一目的為提供一種可靠度優良之配線結構體、可簡便製造如此之配線結構體之方法及使用此配線結構體之電子裝置。根據本發明之一實施型態，提供一種配線結構體，包含於第一表面具有凹部之第一絕緣層、位於凹部且自第一表面突出之第一導體層、夾設於第一導體層與第一絕緣層之間之導體阻障層及位於第一表面上之第二絕緣層。

Description

配線結構體與其製造方法及電子裝置
本發明關於配線結構體與其製造方法及電子裝置。特別是關於具備層間連接通孔及配線之配線結構體、此配線結構體之製造方法及使用配線結構體之電子裝置。
舉例而言，絕緣層使用環氧（epoxy）系等之光硬化性絕緣阻劑（resist），具有墊部形成用凹部，於此凹部內之位置具有層間連接通孔形成用貫通孔，且具有配線形成用凹部。於此絕緣層上形成防止銅之擴散之擴散抑制層，接下來形成金屬薄膜層。以此金屬薄膜層做為晶種電極層（seed electrode layer）進行電鍍，藉以於貫通孔及凹部析出銅而形成導電層。之後，利用化學機械研磨（Chemical Mechanical Polishing，CMP）對位於絕緣層上之導電層進行研磨以使其平坦化，藉以使銅僅存在於凹部。藉由以指定次數反覆上述之工程，而能夠製造經由層間連接通孔而上下連接指定配線之多層配線結構體（請參照專利文獻1：日本專利公開案第2000-236145號公報，專利文獻2：日本專利公開案第2001-15517號公報，專利文獻3：日本專利公開案第2006-66517號公報）。
然而，研磨突出於絕緣層上之導電層以使其平坦化時，難以正確地於研磨導電層至與絕緣層同一表面時停止研磨，故會研磨至絕緣層。因此，無法確保絕緣層具有指定厚度，而會有絕緣可靠度降低之問題。
而且，藉由CMP平坦化位於絕緣層上之導電層以形成下層之配線結構體，其墊部及配線會有與上層之配線結構體之絕緣層之間具有密合性不充分的情形。如此之場合中，此密合性不充分之位置之銅容易擴散，而會有所謂於相同配線結構體之相鄰配線間或配線與墊部間發生短路之問題。更甚者，還會有所謂誘發下層之墊部與上層之層間連接通孔間之連接不良之問題。
配線間或配線與墊部間之短路，雖能夠藉由擴大配線間或配線與墊部間之間隔而予以抑制，但會違反藉由窄化間距而高密度化之要求。另外，藉由CMP實施平坦化之後，因會使得存在於絕緣層之凹部之墊部與配線之表面粗糙化，故能夠提升下層配線結構體之墊部、配線與上層之配線結構體之絕緣層間之密合性。然而，因如此之粗糙化，會使得配線沿縱向方向變成連續粗糙表面，而具有所謂配線之高頻特性降低之問題。
本發明有鑑於上述之現實狀況，而具有一目的為提供一種可靠度優良之配線結構體、可簡便製造如此之配線結構體之方法及使用此配線結構體之電子裝置。
根據本發明之一實施型態，提供一種配線結構體，包含於第一表面具有凹部之第一絕緣層、位於凹部且自第一表面突出之第一導體層及夾設於第一導體層與第一絕緣層之間之導體阻障（barrier）層。
根據本發明之一實施型態，提供一種配線結構體，包含於第一表面具有凹部之第一絕緣層、位於凹部且自第一表面突出之第一導體層、夾設於第一導體層與第一絕緣層之間之導體阻障層及位於自第一表面露出之第一導體層上之合金錨固（anchor）層。
亦可更包含基材，位於與第一表面相反之位置之第二表面。
亦可更包含第二絕緣層，位於第一表面上。
於第一表面，第一導體層之於堆疊方向之高度亦可大於導體阻障層之高度。
第一導體層之材質亦可為銅，導體阻障層之材質亦可為鉻（chromium）鈦（titanium）複合層及鉬（molybdenum）合金層之任一者。
導體阻障層之厚度亦可為50～100 nm之範圍。
亦可更包含矽烷耦合劑層，位於合金錨固層上。
合金錨固層之材質亦可為銅錫合金層或銅錫鎳合金層。
合金錨固層之厚度亦可為50～100 nm之範圍。
亦可更包含第二導體層，第一貫通孔貫通第一絕緣層且與凹部連接，第二貫通孔貫通第二絕緣層且與凹部連接，第二導體層位於第二貫通孔且電性連接於第一導體層，第一導體層亦可位於凹部及第一貫通孔，導體阻障層亦可夾設於第一導體層於第一絕緣層之間。
電子裝置亦可包含配線結構體、電性連接於第一導體層之核心基板及電性連接於第二導體層之半導體元件。
根據本發明之一實施型態，提供一種配線結構體之製造方法，包含絕緣層形成工程、導體阻障層形成工程、導體層形成工程、研磨工程及去除工程。絕緣層形成工程中，於基材上形成絕緣層，絕緣層於第一表面具有凹部。導體阻障層形成工程中，於含有凹部內壁面之第一表面形成導體阻障層。導體層形成工程中，以至少覆蓋導體阻障層之方式形成晶種電極層，於晶種電極層上藉由電鍍而形成導體層。研磨工程中，以第一表面上之導體阻障層做為停止件（stopper）而研磨導體層。去除工程中，去除第一表面上之導體阻障層。
亦可更包含合金錨固層形成工程，於去除工程之後，藉由將第一表面浸漬於置換鍍液中，而於導體層上形成合金錨固層。
於合金錨固層形成工程中，合金錨固層之材質亦可為銅錫合金層或銅錫鎳合金層。
亦可更包含矽烷耦合劑層形成工程，於合金錨固層形成工程之後，令矽烷耦合劑接觸於第一表面，之後藉由進行洗淨而於合金錨固層上形成矽烷耦合劑層。
於絕緣層形成工程中，亦可使用壓印方法形成凹部。
於絕緣層形成工程中，亦可使用光微影方法形成凹部。
於研磨工程中，亦可對導體層進行化學研磨。
於研磨工程中，亦於對導體層進行化學研磨之後，更進行化學機械研磨。
於研磨工程中，亦可進行對導體層之選擇性高於對導體阻障層之化學研磨。
於研磨工程中，亦可對導體層進行化學機械研磨。
於導體阻障層所具備之硬度亦可大於導體層之硬度。
於導體阻障層形成工程中，導體阻障層之材質亦可為鉻／鈦複合層及鉬合金層之任一者，於導體層形成工程中，導體層之材質亦可為銅。
本發明之配線結構體具有優良之絕緣可靠度及配線之高頻特性，且能夠窄化配線之間距，配線結構體之間還具有優良之相互密合性。
本發明之配線結構體之製造方法所能夠製造之配線結構體具有優良之絕緣可靠度及配線之高頻特性，且能夠窄化配線之間距，配線結構體之間還具有優良之相互密合性。
本發明之電子裝置具有優良之配線之高頻特性，且能夠使配線高密度化，構成此電子裝置之配線結構體之間還具有優良之相互密合性，故可提升電子裝置之可靠度。
以下，將參照圖式而針對本發明之實施型態進行說明。其中，圖式為模式的或概念的之圖式，各部件之尺寸，部件之間之大小比例等，不限於必須與現實相同。再者，於表示相同部件等之場合中，亦有因圖式而彼此以相異之尺寸及比例表示之場合。而且，於本實施之型態所參照之圖式中，相同部分或具有相同功能之部分將標示相同之符號，且將省略其反覆之說明。
以下將說明第一實施型態。
以下將說明配線結構體。
圖1繪示本發明之配線結構體之一實施型態之概略部分剖面圖。於圖1中，配線結構體1具備絕緣層3及配線層11，絕緣層3位於基材2上。配線形成用凹部4及墊（pad）部形成用凹部5位於此絕緣層3之與基材2相反之位置之表面3a。層間連接通孔形成用貫通孔6位於此凹部5內。配線層11包含配線14、墊部15及層間連接通孔16。配線14位於如此之絕緣層3之凹部4，墊部15位於凹部5。層間連接通孔16與如此之墊部15一體成形且位於貫通孔6。而且，配線14之與基材2相反之位置之表面14a及墊部15之與基材2相反之位置之表面15a，處於自絕緣層3之表面3a突出之狀態。再者，配線14、墊部15及層間連接通孔16與絕緣層3之間夾設有導體阻障層18。換言之，導體阻障層18配置於位於絕緣層3之配線形成用凹部4、墊部形成用凹部5及層間連接通孔形成用貫通孔6之內側表面。配線14、墊部15及層間連接通孔16接觸於導體阻障層18。其中，於圖式所示之範例中，導體阻障層18以粗線標示。導體阻障層18之沿堆疊方向與基材2相反之位置之端部18a自絕緣層3之表面3a之位置露出。導體阻障層18之端部18a處於與絕緣層3之表面3a等高之狀態或處於陷沒之狀態。換言之，配線14之表面14a及墊部15之表面15a處於比導體阻障層18之端部18a更為凸出之狀態。
基材2亦可具有指定之配線及墊部。然而，於圖式之範例中記載之基材2為簡便的基板形狀。
絕緣層3於配線14間或配線14與墊部15間可電性絕緣，以及堆疊配線結構體而做為多層構造時可確實得到上下配線之電性絕緣即可。絕緣層3可例如適用環氧（epoxy）系、苯並環丁烯（benzocyclobutene）系、聚苯並噁唑（polybenzoxazole）系、聚醯亞胺（polyimide）系、氟（fluorine）系、馬來醯亞胺（maleimide）系等之材質。而且，絕緣層3於配線14之正下方或墊部15之正下方之厚度t可例如違2～8 μm之程度之範圍。
配線14能夠例如於幅寬為0.5～10 μm且厚度為0.5～10 μm之範圍內適當設定。而且，墊部15於其俯視形狀為圓形之場合中，能夠例如於直徑為5～20 μm且厚度為0.5～10 μm之範圍內適當設定。再者，層間連接通孔16之形狀例如為圓柱形、截頭圓錐形等時，能夠於其直徑為2～12 μm之範圍內適當設定，且厚度為對應於上述絕緣層3之厚度t。構成如此之配線14、墊部15及層間連接通孔16之導體例如可為銅、鎳、鎳鉻合金等之表面電阻為1歐姆／□以下之材質。而且，配線14之表面14a及墊部15之表面15a自絕緣層3之表面3a突出之高度h，能夠例如為50～120 nm之程度，更可例如為60～100 nm之程度。配線14之表面14a及墊部15之表面15a自導體阻障層18之端部18a突出之高度亦可為h以上。
導體阻障層18可抑制構成配線14、墊部15及層間連接通孔16之導體成分擴散至絕緣層3，例如可為自絕緣層3之位置堆疊Cr／Ti之複合層、鉬合金或TiN等之鈦合金、鎢（tungsten）合金、SiN等之矽合金、NiP等之鎳合金、CoWP等之鈷合金、TaN等之鉭合金等材料。其中，考量要具有優良的使用指定溶液之濕蝕刻性、對於稀硫酸或鹽酸之耐酸性、銅之熱擴散防止性及耐濕性，表面電阻為數十歐姆／□以下，不易產生裂縫（crack），且與絕緣層3具有優良的密合性，則特別可適用Cr／Ti複合層、鉬合金。
如此之導體阻障層18之厚度能夠根據所使用之材料而適當設定。此處之導體阻障層18之厚度，表示為相對於絕緣層3與導體阻障層18之接觸面之垂直方向之厚度。舉例而言，導體阻障層18使用Cr／Ti複合層之場合中，以Cr層接觸於絕緣層3且Ti層接觸於Cr層之方式，依序配置絕緣層3、Cr層及Ti層。接近絕緣層3之位置之Cr層厚度，能夠例如為10～20 nm之範圍，Ti層之厚度能夠例如為40～100 nm之範圍。Cr層之厚度若未滿10 nm，則與絕緣層3之密合性會變得不夠充分，若超過20 nm，則導體阻障層18之表背導通性會下降，層間連接通孔之導通功能會變得不夠充分而不佳。另外，Ti層之厚度若未滿40 nm，則抑制導體擴散之效果會變得不夠充分，若超過100 nm，則內部應力會增大導致與Cr層之密合性下降而不佳。導體阻障層18使用鉬合金之場合中，厚度能夠例如為50～100 nm之範圍。鉬合金製成之導體阻障層18之厚度若未滿50 nm，則抑制導體擴散之效果會變得不夠充分，若超過100 nm，則內部應力會增大導致對於絕緣層3之密合性下降，且導體阻障層18之表背導通性會下降而不佳。另外，如後所述，關於本發明之配線結構體中，於絕緣層之表面3a形成導體阻障層18及導體層10，以導體阻障層18做為停止件研磨導體層10，且藉由進行閃蝕（flash etching）以去除絕緣層3表面3a上之導體阻障層18。因此，配線14之表面14a及墊部15之表面15a自絕緣層3之表面3a突出之高度h，可對應於導體阻障層18之厚度。
藉由採用如此之結構，堆疊配線結構體1而成為多層構造時，可藉由絕緣層3確保上下配線之電性絕緣，且上下之配線結構體可具有高程度之密合強度。圖2中，繪示由具備配線層11A之配線結構體1A、具備配線層11B之配線結構體1B及具備配線層11C之配線結構體1C構成之三層構造之配線結構體之範例之概略部分剖面圖。如圖2所示，三層構造之配線結構體1M L 中，因配線結構體1A所具備之配線層11A突出於絕緣層3A，故位於配線結構體1A上之配線結構體1B之絕緣層3B處於與配線層11A嵌合之狀態。同樣地，因配線結構體1B所具備之配線層11B突出於絕緣層3B，故位於配線結構體1B上之配線結構體1C之絕緣層3C處於與配線層11B嵌合之狀態。因此，可提升絕緣層3B對於配線層11A之密合強度，且可提升絕緣層3C對於配線層11B之密合強度，三層構造之配線結構體1M L 可具有優良之絕緣可靠度，且於配線結構體彼此間具有優良的密合性。而且，因提升了配線結構體彼此間之密合性，故可與以往會粗糙化配線之表面及墊部之表面之配線結構體相異，而可具有優良的配線高頻特性。
其中，於上述說明中雖舉三層構造之配線結構體為例，但並非特別限定多層構造之配線結構體之構成層數。
上述雖例示配線結構體之實施型態，但本發明並非限定於此實施型態。舉例而言，上述之實施型態中，配線結構體雖具備一種剖面形狀之配線，但亦可具備二種以上之剖面形狀之配線。而且，多個墊部15中，亦可存在部分與配線14連接且部分與配線14分離之情形。與配線14分離之墊部15可成為假墊部。與配線14分離之假墊部之存在可有利於確保配線結構體之面內強度均勻性。
以下將說明配線結構體之製造方法。
圖3至圖5為用以說明本發明之配線結構體之製造方法之一實施型態之流程圖，繪示製造上述配線結構體1之範例。此外，圖6至圖8繪示流程圖之一部分之放大剖面圖。
本實施型態中，先藉由絕緣層形成工程而於基材上形成絕緣層，其中絕緣層具有墊部形成用凹部、位於此凹部內之層間連接通孔形成用貫通孔及配線形成用凹部。本實施型態為使用壓印方法形成絕緣層之範例，故在此於絕緣層上準備用以藉由壓印方法而形成絕緣層之模具，其中絕緣層具有墊部形成用凹部、位於此凹部內之層間連接通孔形成用貫通孔及配線形成用凹部（圖3A）。此模具51包含模具用基材52及位於此模具用基材52之主面52a之凹凸構造53。於模具51所包含之凹凸構造53中，存在有俯視形狀為線狀之凸狀部54及俯視形狀為圓形之凸狀部55。俯視形狀為線狀之凸狀部54為用以於絕緣層形成配線形成用凹部之凸部。另一方面，俯視形狀為圓形之凸狀部55為用以於絕緣層形成墊部形成用凹部之凸部，且於此凸狀部55之頂部平面55a之略中央部位設置遮光層56。其中，可從指定之凸狀部55延伸出線狀之凸狀部54。然而，多個凸狀部55之中亦可存在有與線狀之凸狀部54分離之凸狀部55。
接下來，於基材2上供給光硬化性阻劑，令模具51接近基材2，於基材2與模具51之間展開光硬化性絕緣阻劑以形成光硬化性絕緣阻劑層3’（圖3B）。雖於圖式之範例中記載之基材2為簡便的基板形狀，但亦可具有指定之配線及墊部。所使用之光硬化性絕緣阻劑能夠例如為環氧系、苯並環丁烯系、聚苯並噁唑系、聚醯亞胺系、氟系、馬來醯亞胺系等之材質。
接下來，從接近模具51之模具用基材52之背面52b之位置進行光照射，以將光硬化性絕緣阻劑層3’硬化為絕緣材層3’’，且使位於模具51之遮光層56與基材2之間之光硬化性絕緣阻劑層3’維持未硬化以令其殘存（圖3C）。為了防止光之繞射而使得位於遮光層正下方之光硬化性絕緣阻劑層3’發生硬化，從接近模具51之位置而照射之光線可適當使用平行光。
接下來，將模具51自絕緣材層3’’及殘存之光硬化性絕緣阻劑層3’移開（圖4A）。於此工程中，殘存之光硬化性絕緣阻劑層3’之至少一部分附著於模具51時，亦可隨著模具51而共同去除。
接下來，於顯影絕緣材層3’’之後去除殘存之光硬化性絕緣阻劑層3’，並實施後烘烤（post bake）處理。藉此，可得到具有配線形成用凹部4、墊部形成用凹部5及位於此凹部5內之層間連接通孔形成用貫通孔6之絕緣層3（圖4B）。
接下來，藉由導體阻障層形成工程，於含有配線形成用凹部4之內壁面、墊部形成用凹部5與層間連接通孔形成用貫通孔6之內壁面之絕緣層3表面3a形成導體阻障層18（圖4C）。導體阻障層18能夠藉由濺射（sputtering）法等公知之真空成膜法而形成。此導體阻障層18亦形成於自層間連接通孔形成用貫通孔6露出之基材2上。其中，於圖式所示之範例中，導體阻障層18以粗線標示。
此導體阻障層18可抑制藉由後述工程而形成之導體層成分擴散至絕緣層3。而且，於後述工程之導體層研磨工程中，為了令導體阻障層18具有停止件之作用，導體阻障層18之硬度可大於導體之硬度。藉由後述工程而形成之導體為銅（維氏硬度（Vickers Hardness）：0.8 GPa）之場合中，如此之導體阻障層18能夠例如為自絕緣層3之位置堆疊Cr／Ti之複合層，或者亦能夠為選自鉬合金、TiN等之鈦化合物、鎢合金、SiN等之矽化合物、NiP等之鎳化合物、CoWP等之鈷合金、TaN等之鉭化合物等材料之任一者。其中，考量要具有優良的使用指定溶液之濕蝕刻性、對於稀硫酸或鹽酸之耐酸性、銅之熱擴散防止性及耐濕性，表面電阻為數十歐姆／□以下，不易產生裂縫，且與絕緣層3具有優良的密合性，則特別可適用Cr／Ti複合層、鉬合金。
導體阻障層18使用Cr／Ti複合層之場合中，Cr層（維氏硬度：1.06 GPa）可確保絕緣層3與Ti層之密合性，Ti層（維氏硬度：1.3 GPa）可抑制導體擴散至絕緣層3，而且於研磨工程中具有做為停止件之作用。如此之Cr／Ti複合層之Cr層厚度，能夠例如為10～20 nm之範圍，Ti層之厚度能夠例如為50～100 nm之範圍。Cr層之厚度若未滿10 nm，則與絕緣層3之密合性會變得不夠充分，若超過20 nm，則導體阻障層18之表背導通性會下降而不佳。另外，Ti層之厚度若未滿50 nm，則抑制導體擴散之效果會變得不夠充分，若超過100 nm，則內部應力會增大導致與Cr層之密合性下降而不佳。
另外，做為導體阻障層18而使用之鉬合金能夠例如列舉為如下所述之鉬合金。
MoNiTi：24～27.7 %之Ni／6～12 %之Ti。
MoTiZrC：0.5 %之Ti／0.08 %之Zt／0.01～0.04 %之C。
MoLa：0.03～0.7 %之La2 O3 。
MoY：0.47 %之Y2 O3 ／0.08 %之Ce2 O3 。
MoRe：5.0 %之Re；41 %之Re。
MoW：20 %之W；30 %之W；50 %之W。
MoCu：15.0 %之Cu；30 %之Cu。
MoNb：9.71 %之Nb。MoTa：10.75 %之Ta。
舉例而言，此些鉬合金之中，MoNiTi合金（維氏硬度：1.53 GPa）容易藉由公知之真空成膜法而形成，且與絕緣層3具有良好之密合性，另外還具有抑制導體擴散之良好效果，以及於研磨工程中具有停止件之良好功能。使用如此之MoNiTi合金之場合中，導體阻障層18之厚度能夠例如為50～100 nm之範圍。使用MoMiTi合金之場合中，導體阻障層18之厚度若未滿50 nm，則抑制導體擴散之效果會變得不夠充分，若超過100 nm，則內部應力會增大導致對於絕緣層3之密合性下降，且導體阻障層18之表背導通性亦會下降而不佳。。
接下來，藉由導體形成工程，而於導體阻障層18上形成晶種電極層，於此晶種電極層上藉由電鍍而披覆導體，且以埋入配線形成用凹部4、墊部形成用凹部5及位於此墊部形成用凹部5內之層間連接通孔形成用貫通孔6之方式形成導體層10（圖5A）。圖6為圖5A中以虛線圍繞之部位之放大圖。
舉例而言，晶種電極層之材質可為銅、鎳、鎳鉻合金等之表面電阻為1歐姆／□以下之材質，且能夠藉由濺射法等公知之真空成膜法將其厚度形成為10～500 nm之範圍。其中，由於此晶種電極層為與導體層10一體成形，故於圖所繪示之範例中省略晶種電極層。再者，導體層10形成用以構成配線結構體之配線、墊部及層間連接通孔，且導體之材質例如可為銅、鎳、鎳鉻合金等之表面電阻為1歐姆／□以下之材質。如此之導體層10能夠以較絕緣層3更厚數μm程度之方式形成。
接下來，藉由研磨工程而研磨導體層10（圖5B）。圖7為圖5B中以虛線圍繞之部位之放大圖。導體層10之研磨能夠藉由化學機械研磨（Chemical Mechanical Polishing，CMP）進行。此導體層10之化學機械研磨中，因導體阻障層18之硬度大於導體層10之硬度，故導體阻障層18可具有做為研磨之停止件之作用。導體層10之化學機械研磨能夠於到達位於絕緣層3之表面3a上之導體阻障層18之時點而停止。然而並非限定於此，導體層10之研磨工程亦可為包含蝕刻、電解研磨等之化學研磨。導體層10之化學研磨中，能夠使用對於導體層10之選擇性高於對導體阻障層18之方法。藉此能夠選擇性地研磨導體層10，且導體阻障層18可具有做為研磨之停止件之作用。導體層10之化學研磨能夠於到達位於絕緣層3之表面3a上之導體阻障層18之時點而停止。此外，導體層10之研磨工程亦可為化學研磨及化學機械研磨之組合。舉例而言，亦可為以化學研磨去除大部分導體層10之後，再藉由化學機械研磨去除殘存物。藉此能夠不研磨絕緣層3，而能夠形成包含配線14、墊部15及層間連接通孔16之配線層11，配線14位於配線形成用凹部4，墊部15位於墊部形成用凹部5，層間連接通孔16位於層間連接通孔形成用貫通孔6，進而能夠簡便地製造具優良的絕緣可靠度之配線結構體。
接下來，藉由去除工程以去除位於絕緣層3之表面3a上且露出之導體阻障層18（圖5C）。圖8為圖5C中以虛線圍繞之部位之放大圖。導體阻障層18能夠藉由進行閃蝕而去除。舉例而言，導體阻障層18為Cr／Ti複合層之場合中，能夠先使用氫氧化鉀及過氧化氫之混合液進行閃蝕而去除Ti層，之後能夠使用鐵氰化鉀水溶液或硝酸鈰銨水溶液進行閃蝕而去除Cr層。或者於導體阻障層18為以鉬合金形成之場合中，能夠使用氫氧化鉀及過氧化氫之混合液進行閃蝕而去除導體阻障層18。
藉此，得到配線結構體1。此配線結構體1具備包含配線14、墊部15及層間連接通孔16之配線層11，配線14位於絕緣層3之凹部4，墊部15位於凹部5。層間連接通孔16與如此之墊部15一體成形且位於貫通孔6。而且，配線14之表面14a及墊部15之表面15a處於自絕緣層3之表面3a突出之狀態。導體阻障層18之端部18a為與絕緣層3之表面3a相同高度。換言之，配線14之表面14a及墊部15之表面15a處於自導體阻障層18之端部18a突出之狀態。
再者，於層間連接通孔形成用貫通孔6之底部殘存有導體阻障層18且基材2具有配線與墊部之場合中，此些元件與貫通孔6內之層間連接通孔16之間夾設有導體阻障層18。然而，導體阻障層18之厚度可如上所述為100 nm以下，因此即使其表面電阻為數十歐姆／□以上，亦不會對層間連接通孔之導通功能造成障礙。
於本發明中，能夠藉由以指定次數反覆上述之一連串的工程，而多層地形成配線結構體層。舉例而言，能夠藉由反覆上述之一連串的工程三次，而如圖2所示製造三層結構之配線結構體1M L 。如圖2所示，三層構造之配線結構體1M L 中，因配線結構體1A所具備之配線層11A突出於絕緣層3A，故能夠以位於配線結構體1A上之配線結構體1B之絕緣層3B處於與配線層11A嵌合之狀態進行製造。同樣地，因配線結構體1B所具備之配線層11B突出於絕緣層3B，故能夠以位於配線結構體1B上之配線結構體1C之絕緣層3C處於與配線層11B嵌合之狀態進行製造。因此，可提升絕緣層3B對於配線層11A之密合強度，且可提升絕緣層3C對於配線層11B之密合強度，所能夠提供之配線結構體1M L 可具有優良之絕緣可靠度，且於配線結構體彼此間具有優良的密合性。而且，因提升了配線結構體彼此間之密合性，故相較於以往會粗糙化配線之表面及墊部之表面之配線結構體，所能夠提供之配線結構體1M L 可具有優良的高頻特性。
其中，於上述說明中雖舉三層構造之配線結構體為例，但並非特別限定多層構造之配線結構體之構成層數。而且，亦並非特別限定配線結構體所具有之配線層之結構。
在此將針對模具51而更詳細地說明。於使用於壓印而被成形之樹脂材料為光硬化性材料之場合中，為了使其硬化，故構成模具51之模具用基材52之材質能夠為用以硬化之照射光能夠透過之材料，例如能夠使用石英玻璃、矽酸系玻璃、氟化鈣、氟化鎂、壓克力玻璃等之玻璃類及其他，藍寶石或氮化鎵，更可為聚碳酸酯（polycarbonate）、聚苯乙烯（polystyrene）、壓克力（acrylic）、聚丙烯（polypropylene）等之樹脂，或者上述材料中之任意堆疊之材料。於所使用之被成形樹脂材料並非為光硬化性材料之場合中，模具51亦可不具備透光性，故除了上述之材料以外，還例如能夠使用矽或鎳、鈦、鋁等之金屬及其合金、氧化物、氮化物或者上述材料中之任意堆疊之材料。
模具用基材52之厚度能夠考量材質之強度及操作特性而予以設定，例如可於300 μm～10 mm程度之範圍內適當設定。其中，接近模具用基材52之主面52a之位置亦可具有二段以上之凸狀構造，或者亦可為平頂山（mesa）構造。此場合中，最上段為主面52a，凹凸構造53位於此主面52a。
模具51所具備之凸狀部54為用以於絕緣層形成如上所述之配線形成用凹部之凸部，能夠於幅寬為0.5～10 μm且自主面52a起算之高度為0.5～10 μm之範圍內適當設定。
另外，模具51所具備之凸狀部55為用以於絕緣層形成如上所述之墊部形成用凹部之凸部。此凸狀部55於其俯視形狀為圓形之場合中，能夠例如於凸狀部55之直徑為5～20 μm且自主面52a起算之高度為0.5～10 μm之範圍內適當設定。
再者，於使用光硬化性之被成形樹脂材料進行壓印時，設置於此凸狀部55之頂部平面55a之中央部之遮光層56為能夠遮光之層體，此層體之遮光程度可為從接近模具用基材52之另一表面52b之位置照射光線亦不會使被成形樹脂材料發生光硬化之程度。
舉例而言，如此之遮光層56能夠為光學濃度（OD）為二以上或更可為3以上之層體，其材質能夠例如為鉻、鉬、鈦、鋁、銀、鎳等材料。遮光層56之厚度能夠以光學濃度為2以上之方式而予以適當設定。舉例而言，遮光層56之材質為鉻之場合中，其厚度可為50～150 nm之程度。鉻之遮光層56之厚度若未滿50 nm，則光學濃度會未滿2而使得遮光性不充足，特別是使用高照度光源之場合中，為了得到更高之遮光性，鉻之遮光層56之厚度可適當為100 nm以上。另外，鉻之遮光層56之厚度若超過150 nm，則會提高遮光層56之內部應力，容易發生剝離，故耐久性降低而不佳。
此外，所使用之模具亦可不具備遮光層56，而亦可藉由於凸狀部55之頂部平面55a之略中央部位更設置凸狀部之方式取代。此場合中，所更設置之凸狀部為用以於絕緣層形成層間連接通孔形成用貫通孔之凸部。此凸狀部之俯視形狀為圓形之場合中，凸狀部例如為圓柱形、截頭圓錐形等時，能夠於其直徑為2～12 μm之範圍內適當設定，且厚度為對應於上述絕緣層3之厚度t。如此之模具中，因凸狀部55與所更設置之凸狀部之厚度對應於絕緣層3之厚度，故能夠貫通絕緣層3。
上述雖例示配線結構體之製造方法之實施型態，但本發明並非限定於此實施型態。舉例而言，上述之實施型態中，雖藉由壓印法形成絕緣層3，但亦可藉由光微影（photolithography）法形成絕緣層3。
圖9為用以說明本發明之配線結構體之製造方法之一實施型態之流程圖，繪示於絕緣層形成工程中藉由光微影法形成絕緣層之變形例。其中於絕緣層上具有墊部形成用凹部、位於此凹部內之層間連接通孔形成用貫通孔及配線形成用凹部。於圖9中，與圖3及圖4中所示之元件相同之元件將標示相同符號。
於此，於絕緣層上準備用以藉由光微影法而形成絕緣層之遮罩91，絕緣層具有墊部形成用凹部、位於此凹部內之層間連接通孔形成用貫通孔及配線形成用凹部（圖9A）。此遮罩91具有用以供曝光光線穿透之透光區域93、用以供曝光光線之一部分穿透之半透光區域94、95及用以遮住曝光光線之遮光區域96。形成絕緣層上之凹部之區預，存在有俯視形狀為線狀之半透光區域94及俯視形狀為圓形之半透光區域95。俯視形狀為線狀之半透光區域94為用以於絕緣層形成配線形成用凹部之區域。另一方面，俯視形狀為圓形之半透光區域95為用以於絕緣層形成墊部形成用凹部之區域，遮光區域96設置於此半透光區域95之略中央部位。其中，可從指定之半透光區域95延伸出線狀之半透光區域94。然而，多個半透光區域95之中亦可存在有與線狀之半透光區域94分離之半透光區域95。如此多階段光遮罩因曝光光線於各個區域之穿透量相異，故藉由使用此多階段光遮罩進行曝光顯影，則能夠形成具有至少三種厚度之圖案。然而並非限定於此，亦例如可使用具有透光區域及遮光區域之光遮罩進行二段曝光。此場合中，於一次之曝光中使用對於半透光區域94、95予以遮光之遮罩，於再一次之曝光中則使用對於半透光區域94、95予以透光之遮罩，藉此能夠進行多階段曝光。
接下來，於基材2上供給光硬化性阻劑，且於基材2上形成光硬化性絕緣阻劑層3’（圖9B）。雖於圖式之範例中記載之基材2為簡便的基板形狀，但亦可具有指定之配線及墊部。所使用之光硬化性絕緣阻劑能夠例如為環氧系、苯並環丁烯系、聚苯並噁唑系、聚醯亞胺系、氟系、馬來醯亞胺系等之材質。
接下來，裝設遮罩91，從接近遮罩91之背面92b之位置進行光照射，以將光硬化性絕緣阻劑層3’硬化為絕緣材層3’’，且使位於遮罩91之遮光區域96與基材2之間及位於半透光區域94、95與基材2之間之光硬化性絕緣阻劑層3’維持全部或一部分未硬化以令其殘存（圖9C）。為了防止光之繞射而使得位於遮光區域96正下方之光硬化性絕緣阻劑層3’發生硬化，從接近遮罩91之位置而照射之光線可適當使用平行光。
接下來，將遮罩91自絕緣材層3’’及殘存之光硬化性絕緣阻劑層3’移開。於此工程中，殘存之光硬化性絕緣阻劑層3’之至少一部分附著於模具91時，亦可隨著模具91而共同去除。
接下來，與上述之工程同樣地，於顯影絕緣材層3’’之後去除殘存之光硬化性絕緣阻劑層3’，並實施後烘烤處理。藉此，可得到具有配線形成用凹部4、墊部形成用凹部5及位於此凹部5內之層間連接通孔形成用貫通孔6之絕緣層3（圖4B）。
以下將說明電子裝置。
圖10繪示本發明之電子裝置之一實施型態之概略部分剖面圖，圖11為圖10中以圓圈圍繞之位置之部分放大剖面圖。於圖10及圖11之電子裝置100中，於核心基板31上形成多層之配線結構體1M L ，且經由連接墊81安裝半導體元件101。此實施型態中，多層之配線結構體1M L 可為上述之本發明之配線結構體，能夠藉由本發明之製造方法製造如此多層之配線結構體1M L ，於此將省略說明。
此外，於圖10中，為了避免圖式繁雜，構成多層之配線結構體1M L 之層間絕緣層之絕緣層3A、3B、3C及焊料阻劑71、底膠樹脂72則不標示斜線。而且，半導體元件101雖能夠例如為記憶體元件、邏輯元件等元件，但於圖中所示範例中則與其構造無關而標示同樣的斜線。
核心基板31包含核心基材32及多層構造，此多層構造為多個導體層35經由絕緣層34而堆疊於此核心基材32之雙面。
核心基材32具有多個表背導通通孔部33、導體層33a及導體層33a’，表背導通通孔部33貫通此核心基材32，導體層33a位於核心基材32之表面（圖所示之範例中，為配設有多層配線結構體1M L 之表面之方向）且連接於特定之表背導通通孔部33，導體層33a’位於核心基材32之背面且連接於特定之表背導通通孔部33。如此之核心基材32亦可例如為玻璃、含有玻璃纖維之環氧樹脂、雙馬來醯亞胺三嗪（bismaleimide triazine）樹脂、聚亞苯基醚（polyphenylene ether）樹脂等之電性絕緣性材料。
於此核心基材32之表面之位置經由絕緣層34A、34B堆疊有導體層35A、35B。其中，經由絕緣層34A而位於其上下位置之導體層33a及導體層35A利用層間連接體36A而彼此連接，經由絕緣層34B而位於其上下位置之導體層35A及導體層35B利用層間連接體36B而彼此連接。另外，於此核心基材32之背面之位置經由絕緣層34A’、34B’堆疊有導體層35A’、35B’。其中，經由絕緣層34A’而位於其上下位置之導體層33a’及導體層35A’利用層間連接體36A’而彼此連接，經由絕緣層34B’而位於其上下位置之導體層35A’及導體層35B’利用層間連接體36B’而彼此連接。此外，以露出導體層35B’之指定部位之方式配設焊料阻劑38，且於露出之導體層35B’具備焊料球41。
導體層35B位於接近此核心基板31之表面方向之位置且可為墊部，以連接於此墊部之方式配設多層之配線結構體1M L 。此多層之配線結構體1M L 具有由三層配線層11A、11B、11C構成之配線層11，且經由連接墊81而將半導體元件101安裝於配線層11C之墊部上。於圖所示之範例中，於多層之配線結構體1M L 之配線層11C之墊部上設有鎳層61及金層62之同時，以露出此鎳層61及金層62之方式配設焊料阻劑71。而且，藉由熱壓接合連接墊81而連接金層62及半導體元件101之端子101a。此外，於半導體元件101與多層之配線結構體1M L 間之間隙可填充熱硬化性樹脂，且予以加熱硬化後而令底膠樹脂72填充於此間隙。如此安裝之多個半導體元件101亦可為相異種類之半導體元件。
上述為電子裝置之一範例，但並非將能夠使用本發明之配線結構體之製造方法製造之電子裝置限定於上述之範例。舉例而言，電子裝置亦可具備如圖12所示之多層之配線結構體1’ML 。圖12為相當於圖11之電子裝置之部分放大剖面圖。圖12所示之電子裝置100’中之多層之配線結構體1’ML 中，於構成上述多層之配線結構體1M L 之最上層之配線結構體1C上具備絕緣層3D及凸塊（bump）17，絕緣層3D具有凸塊形成用貫通孔7，凸塊17位於此貫通孔7。如此之凸塊17之表面17a處於自絕緣層3D之表面突出之狀態，半導體元件101之端子經由連接墊81而連接至此凸塊17上。而且，於半導體元件101與配線結構體1’ML 間之間隙可填充熱硬化性樹脂，且予以加熱硬化後而令底膠樹脂72填充於此間隙。如此之電子裝置100’可不進行上述之鎳層61、金層62之成膜步驟，相較於電子裝置100，半導體元件101經由連接墊81之安裝部位之結構可較為簡易，藉此可減少工程數量，而能夠降低材料成本。
以下將說明第二實施型態。
以下將說明配線結構體。
圖13繪示本發明之配線結構體之一實施型態之部分俯視圖。圖14為圖13所示之配線結構體於I-I線之放大部分剖面圖，圖15為圖14所示之配線結構體之部分放大剖面圖。再者，圖16繪示構成配線結構體之絕緣層之部分立體圖。其中，本實施型態除了合金錨固層及矽烷耦合（silane coupling）劑層之結構以外，其餘皆與本發明之第一實施型態實質上相同，故省略其反覆之說明。
於圖13～圖16中，配線結構體10具備絕緣層3及配線層21，絕緣層3位於基材2上。配線形成用凹部4及墊部形成用凹部5位於此絕緣層3之與基材2相反之位置之表面3a。層間連接通孔形成用貫通孔6位於此凹部5內。配線層21包含配線14、墊部15及層間連接通孔16。配線14位於如此之絕緣層3之凹部4，墊部15位於凹部5。層間連接通孔16與此墊部15一體成形且位於貫通孔6。而且，配線14之與基材2相反之位置之表面14a及墊部15之與基材2相反之位置之表面15a，處於自絕緣層3之表面3a突出之狀態。再者，配線14、墊部15及層間連接通孔16與絕緣層3之間夾設有導體阻障層18。換言之，導體阻障層18配置於位於絕緣層3之配線形成用凹部4、墊部形成用凹部5及層間連接通孔形成用貫通孔6之內側表面。配線14、墊部15及層間連接通孔16接觸於導體阻障層18。導體阻障層18之沿堆疊方向與基材2相反之位置之端部18a自絕緣層3之表面3a之位置露出。導體阻障層18之端部18a處於與絕緣層3之表面3a等高之狀態或處於陷沒之狀態。換言之，配線14之表面14a及墊部15之表面15a處於比導體阻障層18之端部18a更為凸出之狀態。此外，於配線14及墊部15自絕緣層3之表面3a之位置露出之部位設置合金錨固層27，且於此合金錨固層27上設置矽烷耦合劑層28。其中，於圖14之矽烷耦合劑層28以粗線標示。
基材2亦可具有指定之配線及墊部。然而，於圖式之範例中記載之基材2為簡便的基板形狀。
合金錨固層27為確保配線14與矽烷耦合劑28間及墊部15與矽烷耦合劑28間之密合性及阻障性之層體。此合金錨固層27中，含有與構成下層之配線14及墊部15之導體相同之金屬 ，且含有藉由賦予羥基而可提升矽烷耦合劑之密合之金屬。於導體為銅之場合中，與下層導體相同之金屬同樣為銅，藉此能夠發現合金錨固層27與下層之配線14及墊部15可具有良好之密合性。另外，賦予羥基之金屬能夠列舉有錫、鐵、鋁、銅、鉻等金屬。因此，合金錨固層27能夠為賦予如此羥基之金屬及構成配線14及墊部15之導體之合金。導體為銅之場合中，合金錨固層27能夠為銅錫合金層、銅鐵合金層、銅鋁合金層、鉻銅合金層等。舉例而言，合金錨固層27為銅錫合金層之場合中，錫於合金錨固層27之表面即與矽烷耦合劑層28之介面位置具有賦予羥基之作用，藉由此羥基與矽烷耦合劑反應，使得矽烷耦合劑層28能夠經由合金錨固層27而於配線14及墊部15上具有良好之密合力。此外，由於錫對於絕緣層3之擴散性低於銅，故銅錫合金層製成之合金錨固層27可具備導體阻障層之功能。即使為配線14及墊部15自絕緣層3之表面3a露出之部位，亦能夠藉此抑制導體之擴散。
此外，合金錨固層27亦能夠更含有鎳、鈦、鉻等之一種以上之其他金屬。舉例而言，合金錨固層27銅錫鎳合金之場合中，鎳於後述配線結構體之製造方法中之合金錨固層形成工程中能夠穩定進行合金錨固層之形成。如此之合金錨固層27中，與下層導體相同之金屬／發現具有賦予羥基功能之金屬／其他金屬之組成重量比能夠為60～95／5～40／0～5之範圍。合金錨固層27中之組成重量比若於上述之範圍外，會發現到合金錨固層27之上述作用有不充分的情形，即矽烷耦合劑層28以良好之密合力固著於配線14及墊部15上之作用，以及抑制導體自配線14及墊部15擴散之作用。再者，合金錨固層27之厚度能夠設定為50～100 nm之範圍，更可設定為60～80 nm之範圍。合金錨固層27之厚度未滿50 nm之場合中，會發現到合金錨固層27之作用有不充分的情形。此外，若超過100 nm時，不會更提升合金錨固層27之上述作用，反而會因皮膜應力而容易產生裂縫，且會需要長時間形成合金錨固層而不佳。
於配線結構體10上更堆疊配線結構體之場合中，矽烷耦合劑層28可提升配線結構體10之配線14及墊部15與上層之配線結構體之絕緣層間之密合性。如此之矽烷耦合劑層28中，構成矽烷耦合劑之矽原子經由氧原子而接合於合金錨固層27，而反應性官能基結合於矽原子。此反應性官能基為與上層絕緣層之有機成分產生反應之基團，例如亦可為選自胺基（amimo group）、環氧基（epoxy group）、巰基（mercapto group）、硫醚基（sulfide group）、醯基（acyl group）、乙醯基（acetyl group）、甲基丙烯醯基（methacryl group）、乙烯基（vinyl group）、不飽和烴基所構成之群組之基團。如此之反應性官能基可經由鍵結-(CH2 )n -而結合於矽原子。此鍵結之n雖可為1～10之整數，因矽烷耦合劑層28之厚度以均勻為佳，故n可適當為1～3之範圍。如此之矽烷耦合劑層28之厚度可為5 nm以下，亦可為矽烷耦合劑之單分子層。一般而言，矽烷耦合劑層28之表面電阻雖可為1000歐姆／□以上，若厚度為5 nm以下，則不會對墊部15與堆疊於配線結構體10上之配線結構體中之層間連接通孔間之導通功能造成障礙。
藉由如此之結構，堆疊配線結構體10而成為多層構造時，可藉由絕緣層3而確實得到上下配線之電性絕緣，且可提升上下配線結構體之密合強度。而且，藉由矽烷耦合劑層28之存在，可充分提升下層之配線結構體10之配線14及墊部15與上層之配線結構體10之絕緣層3間之密合性。因此，不需要粗糙化配線14及墊部15之表面，配線沿縱向方向不存在粗糙表面，而能夠優化配線之高頻特性，且能夠穩定連接下層之墊部與上層之層間連接通孔。再者，藉由如此之高度密合性以及導體阻障層18與合金錨固層27所帶來之導體阻障功能之共同作用，而能夠優化配線間或配線與墊部間之絕緣可靠度，進而藉由窄化間距而達到高密度化之可能性。
圖17中，繪示由具備配線層21A之配線結構體10A、具備配線層21B之配線結構體10B及具備配線層21C之配線結構體10C構成之三層構造之配線結構體之範例之概略部分剖面圖。如圖17所示，三層構造之配線結構體10M L 中，因配線結構體10A所具備之配線層21A突出於絕緣層3A，故位於配線結構體10A上之配線結構體10B之絕緣層3B處於與配線層21A嵌合之狀態。再者，配線結構體10A所具備之配線層21A中，因經由合金錨固層27而將矽烷耦合劑層28設置於自絕緣層3A之表面位置露出之配線14及墊部15，故能夠充分提升位於配線結構體10A上之配線結構體10B之絕緣層3B與配線層21A間之密合性。同樣地，因配線結構體10B所具備之配線層21B突出於絕緣層3B，故位於配線結構體10B上之配線結構體10C之絕緣層3C處於與配線層21B嵌合之狀態。再者，配線結構體10B所具備之配線層21B中，因經由合金錨固層27而將矽烷耦合劑層28設置於自絕緣層3B之表面位置露出之配線14及墊部15，故能夠充分提升位於配線結構體10B上之配線結構體10C之絕緣層3C與配線層21B間之密合性。因此，可提升絕緣層3B對於配線層21A之密合強度，且可提升絕緣層3C對於配線層21B之密合強度，三層構造之配線結構體10M L 可具有優良之絕緣可靠度，且於配線結構體彼此間具有優良的密合性。而且，因提升了配線結構體彼此間之密合性，故可與以往會粗糙化配線之表面及墊部之表面之配線結構體相異，而可具有優良的配線高頻特性。
其中，於上述說明中雖舉三層構造之配線結構體為例，但並非特別限定多層構造之配線結構體之構成層數。
上述雖例示配線結構體之實施型態，但本發明並非限定於此實施型態。舉例而言，位於墊部15之合金錨固層27上之矽烷耦合劑層28之俯視形狀亦可為環狀，可自合金錨固層27之周緣存在有指定之幅寬，而可不存在於合金錨固層27之中央部。圖18為具備如此之矽烷耦合劑層之範例，繪示上述之三層構造之配線結構體10M L ，圖19繪示構成配線結構體10M L 之單層配線結構體（圖所示之範例為配線結構體11A）之部分立體圖。如圖18及圖19所示，位於墊部15上之矽烷耦合劑層28之俯視形狀可為環狀，可自俯視形狀為圓形之合金錨固層27之周緣朝向中心存在有指定之幅寬W。舉例而言，此矽烷耦合劑層28之幅寬W能夠設定成上層配線結構體10B之層間連接通孔16能夠經由導體阻障層18，而連接至下層之配線結構體10A中不存在矽烷耦合劑層28而露出合金錨固層27之部位。如此一來，藉由直接連接下層之合金錨固層27及上層之層間連接通孔16（導體阻障層18），而能夠更加降低位於層間連接之連接電阻。此場合中，經由合金錨固層27而設置於墊部15之環狀矽烷耦合劑層28以及經由合金錨固層27而設置於配線14之矽烷耦合劑之厚度，亦可超過5 nm。然而，矽烷耦合劑層28之幅寬W亦可略大，故於下層之合金錨固層27與上層之層間連接通孔16（導體阻障層18）之間亦可存在一部分之矽烷耦合劑層28。
另外，上述之實施型態中，配線結構體雖具備一種剖面形狀之配線，但亦可具備二種以上之剖面形狀之配線。
而且，多個墊部15中，亦可存在部分與配線14連接且部分與配線14分離之情形。與配線14分離之墊部15雖為假墊部，但與配線14分離之假墊部之存在可有利於確保配線結構體之面內強度均勻性。
以下將說明配線結構體之製造方法。
圖20為用以說明本發明之配線結構體之製造方法之一實施型態之流程圖，繪示製造上述配線結構體10之範例。
關於本實施型態之配線結構體之製造方法中，因絕緣層形成工程、導體阻障層形成工程、導體層形成工程、研磨工程及去除工程與第一實施型態相同，故省略其反覆的說明。使用與第一實施型態相同之製造方法，將得到如圖20A所示之結構體。此結構體具備包含配線14、墊部15及層間連接通孔16之配線層21，配線14位於絕緣層3之凹部4，墊部15位於凹部5。層間連接通孔16與此墊部15一體成形且位於貫通孔6。而且，配線14之表面14a及墊部15之表面15a處於自絕緣層3之表面3a突出之狀態。導體阻障層18之端部18a為與絕緣層3之表面3a相同高度。換言之，配線14之表面14a及墊部15之表面15a處於自導體阻障層18之端部18a突出之狀態。
接下來，藉由合金錨固層形成工程，而於自絕緣層3之表面3a之位置露出之配線14之表面及墊部15之表面形成合金錨固層27（圖20B）。合金錨固層27之形成能夠藉由浸漬於置換鍍液中而進行。舉例而言，於形成銅錫合金層做為合金錨固層27之場合中，藉由浸漬於錫置換鍍液中，而能夠於配線14之表面及墊部15之表面進行銅之溶出與錫之析出，進而能夠形成銅錫合金。此場合中，由於錫之電位低於銅，故可使用含有用以降低銅電位之藥品之錫置換鍍液。如此之錫置換鍍液能夠例如為MEC株式會社製造之FlatBOND GT等。
如此形成之合金錨固層27（銅錫合金層）中，錫與銅合金化且於厚度方向偏向存在於接近表面之位置。藉此發現到銅錫合金層可對於銅製之配線14及墊部15具有良好的密合強度。另一方面，藉由偏向存在於銅錫合金層表面之錫，而可於合金錨固層27之表面賦予羥基。因此，於後述形成矽烷耦合劑層28時，矽烷耦合劑之矽原子經由氧原子而容易接合於合金錨固層27，使得矽烷耦合劑層28能夠經由合金錨固層27而以良好之密合力固著於配線14及墊部15上。此外，由於錫對於絕緣層3之擴散性低於銅，故銅錫合金層之表面位置對於做為導體之銅可具備導體阻障層之功能。
使用置換鍍液形成合金錨固層27時，能夠以厚度為50～100 nm之範圍更可為60～80 nm之範圍之方式形成合金錨固層27。所形成之合金錨固層27之厚度未滿50 nm之場合中，會發現到合金錨固層27之作用有不充分的情形，即矽烷耦合劑層28以良好之密合力固著於配線14及墊部15上之作用，以及抑制導體自配線14及墊部15擴散之作用。此外，若超過100 nm時，不會更提升合金錨固層27之上述作用，反而會因皮膜應力而容易產生裂縫，且會需要長時間形成合金錨固層而不佳。
另外，使用置換鍍液形成合金錨固層27之場合中，藉由令錫置換鍍液中含有鎳等一種以上之材質，而能夠穩定進行合金錨固層27之形成。舉例而言，鎳因藉由錫鎳合金化而抑制錫與銅之間之置換，而容易將所形成之合金錨固層27控制於指定厚度。
接下來，於矽烷耦合劑層形成工程中，於合金錨固層27上形成矽烷耦合劑層28（圖20C）。其中，圖所示之範例中，矽烷耦合劑層28以粗線標示。
藉由將含有合金錨固層27之絕緣層3接觸於矽烷耦合劑，並於之後洗淨，而能夠形成矽烷耦合劑層28。與合金錨固層27接觸之矽烷耦合劑中，由上述之合金錨固層27賦予羥基，且矽原子經由羥基與氫元素結合而移行至合金錨固層27之表面，再經過脫水縮合反應，使矽烷耦合劑與合金錨固層27之表面間生成堅固之共價鍵，藉以形成矽烷耦合劑層28。而且如此形成之矽烷耦合劑層28之矽原子，因結合於用以與有機成分發生反應之反應性官能基，故可充分提升此配線結構體之配線14、墊部15與上層之配線結構體10之絕緣層3間之密合性。
能夠適當選擇所使用之矽烷耦合劑。舉例而言，矽烷耦合劑之反應性官能基能夠為選自胺基、環氧基、巰基、硫醚基、醯基、乙醯基、甲基丙烯醯基、乙烯基、羧酸（carboxylic acid）、不飽和烴基所構成之群組之基團，且經由鍵結-(CH2 )n -而結合於矽原子。鍵結之n雖可為1～10之整數，但為了使矽烷耦合劑層28之厚度更為均勻，而以低分子量為佳，故n可適當為1～3之範圍。所形成之矽烷耦合劑層28之厚度可為5 nm以下，亦可為矽烷耦合劑之單分子層。所形成之矽烷耦合劑層28之厚度若超過5 nm，則會增加墊部15與堆疊於配線結構體10上之配線結構體中之層間連接通孔間之電阻而不佳。
藉此，得到配線結構體10。此配線結構體10具備包含配線14、墊部15及層間連接通孔16之配線層21，配線14位於絕緣層3之凹部4，墊部15位於凹部5。層間連接通孔16與此墊部15一體成形且位於貫通孔6。而且，配線14之表面14a及墊部15之表面15a處於自絕緣層3之表面3a突出之狀態。導體阻障層18之端部18a為與絕緣層3之表面3a相同高度。換言之，配線14之表面14a及墊部15之表面15a處於比導體阻障層18之端部18a更為凸出之狀態。再者，此配線結構體10中，於配線14及墊部15自絕緣層3露出之部位經由合金錨固層27而設置矽烷耦合劑層28。因此，於堆疊配線結構體10而成為多層構造時，可藉由矽烷耦合劑層28之存在，而充分提升下層之配線結構體10之配線14及墊部15與上層之配線結構體10之絕緣層3間之密合性。藉此，不需要粗糙化配線14及墊部15之表面，配線沿縱向方向不存在粗糙表面，而能夠優化配線之高頻特性，且能夠穩定連接下層之墊部與上層之層間連接通孔。再者，藉由如此之高度密合性以及導體阻障層18與合金錨固層27所帶來之導體阻障功能之共同作用，而能夠優化配線間或配線與墊部間之絕緣可靠度，進而藉由窄化間距而達到高密度化之可能性。
而且，於層間連接通孔形成用貫通孔6之底部殘存有導體阻障層18且基材2具有配線與墊部之場合中，此些元件與貫通孔6內之層間連接通孔16之間夾設有導體阻障層18。然而，由於導體阻障層18之厚度如上所述為50～100 nm之範圍內，故即使其表面電阻為數十歐姆／□以上，亦不會對層間連接通孔之導通功能造成障礙。
於本發明中，能夠藉由以指定次數反覆上述之一連串的工程，而多層地形成配線結構體層。舉例而言，能夠藉由反覆上述之一連串的工程三次，而如圖17所示製造三層結構之配線結構體10M L 。此場合中，下層之配線結構體之墊部15與上層之配線結構體之層間連接通孔16之間雖存在有矽烷耦合劑層28，但如上所述，因矽烷耦合劑層28之厚度為5 nm以下，故即使表面電阻為1000歐姆／□以上，亦不會對層間連接通孔間之導通功能造成障礙。
另外，於多層堆疊配線結構體之場合中，如上述之圖18及圖19所示，位於墊部15之合金錨固層27上之矽烷耦合劑層28為環狀之俯視形狀，可自合金錨固層27之周緣存在有指定之幅寬，而可不存在於合金錨固層27之中央部，且能夠如以下之方式形成如此之構造。舉例而言，將針對於配線結構體10A上形成上層之配線結構體10B之場合進行說明。於配線結構體10B之絕緣層形成工程中，於已形成層間連接通孔形成用貫通孔6之階段中，於此貫通孔6內露出下層之配線結構體10A之矽烷耦合劑層28。藉由乾蝕刻去除此露出之矽烷耦合劑層28，配線結構體10A所具備之矽烷耦合劑層28之俯視形狀呈現環形，而使得矽烷耦合劑層28之內與上層之配線結構體10B之層間連接通孔導通，且能夠自合金錨固層27之周緣以指定幅寬存在，而能夠不存在於合金錨固層27之中央部。
此外，亦可於配線結構體10A上形成抗蝕圖案，關於配線結構體10A所具備之矽烷耦合劑層28使矽烷耦合劑層28之內與上層之配線結構體10B之層間連接通孔導通之內容，可於露出其中央指定部位之狀態下利用乾蝕刻去除露出之矽烷耦合劑層28，以形成俯視形狀為環狀之矽烷耦合劑層28，之後亦可形成上層之配線結構體10B。如圖18所示三層構造之配線結構體10M L 之最上層之配線結構體10C中之矽烷耦合劑層28，亦能夠藉由如此之方法形成。
以下將說明電子裝置。
圖21繪示本發明之電子裝置之一實施型態之概略部分剖面圖，圖22為圖21中以圓圈圍繞之位置之部分放大剖面圖。於圖21及圖22之電子裝置200中，於核心基板131上形成多層之配線結構體10M L ，且經由連接墊171安裝半導體元件111、112。此實施型態中，多層之配線結構體10M L 可為上述之本發明之配線結構體，能夠藉由本發明之製造方法製造如此多層之配線結構體10M L ，於此將省略說明。
此外，於圖21中，為了避免圖式繁雜，構成多層之配線結構體10M L 之層間絕緣層之絕緣層3A、3B、3C、3D及焊料阻劑161、密封樹脂162則不標示斜線。而且，半導體元件111、112雖能夠例如為記憶體元件、邏輯元件等元件，但於圖中所示範例中則與其構造無關而標示同樣的斜線。
核心基板131包含核心基材132及多層構造，此多層構造為多個導體層135經由絕緣層134而堆疊於此核心基材132之雙面。
核心基材132具有多個表背導通通孔部133、導體層133a及導體層133a’，表背導通通孔部133貫通此核心基材132，導體層133a位於核心基材132之表面（圖所示之範例中，為配設有多層配線結構體10M L 之表面之方向）且連接於特定之表背導通通孔部133，導體層133a’位於核心基材132之背面且連接於特定之表背導通通孔部133。如此之核心基材132亦可例如為玻璃、含有玻璃纖維之環氧樹脂、雙馬來醯亞胺三嗪樹脂、聚亞苯基醚樹脂、矽膠樹脂等之材料。
於此核心基材132之表面之位置經由絕緣層134A、134B堆疊有導體層135A、135B。而且，經由絕緣層134A而位於其上下位置之導體層133a及導體層135A利用層間連接體136A而彼此連接，經由絕緣層134B而位於其上下位置之導體層135A及導體層135B利用層間連接體136B而彼此連接。
另外，於此核心基材132之背面之位置經由絕緣層134A’、134B’、134C’堆疊有導體層135A’、135B’、135C’。其中，經由絕緣層134A’而位於其上下位置之導體層133a’及導體層135A’利用層間連接體136A’而彼此連接，經由絕緣層134B’而位於其上下位置之導體層135A’及導體層135B’利用層間連接體136B’而彼此連接，經由絕緣層134C’而位於其上下位置之導體層135B’及導體層135C’利用層間連接體136C’而彼此連接。此外，以露出導體層135C’之指定部位之方式配設焊料阻劑138，且於露出之導體層135C’經由鎳層141及金層142而設置焊料球151。
導體層135B位於接近此核心基板131之表面方向之位置且可為墊部，自利用平坦化用樹脂137而受到平坦化之表面露出導體層135B之表面。以連接於此導體層135B（墊部）之方式配設多層之配線結構體10M L 。此多層之配線結構體10M L 具有由四層配線層21A、21B、21C、21D構成之配線層21，且經由連接墊171而將半導體元件111、112安裝於配線層21D之墊部上。於圖所示之範例中，於多層之配線結構體10M L 之配線層21D之墊部上設有鎳層146及金層147之同時，以露出此鎳層146及金層147之方式配設焊料阻劑161。而且，藉由熱壓接合連接墊171而連接金層147及半導體元件111、112之端子111a、112a。此外，於半導體元件111、112與多層之配線結構體10M L 間之間隙可填充熱硬化性樹脂，且予以加熱硬化後而令密封樹脂162填充於此間隙。
再者，本發明之電子裝置亦可具備如圖23所示之多層之配線結構體10’ML 。圖23為相當於圖22之電子裝置之部分放大剖面圖。圖23所示之電子裝置200’中之多層之配線結構體10’ML ，為具有配線層21A、21B、21C之三層構造，且於最上層之配線層21C及絕緣層3C上具備絕緣層3D、凸塊29A及層間連接通孔29B。絕緣層3D具備凸塊形成用凹部19A及位於此凹部19A內之層間連接通孔用貫通孔19B。凸塊29A位於此凹部19A。層間連接通孔29B位於貫通孔19B。如此之凸塊29A之表面處於自絕緣層3D之表面突出之狀態，半導體元件111、112之端子111a、112a經由連接墊171而連接至此凸塊29A上。而且，於半導體元件111與配線結構體10’ML 間之間隙可填充熱硬化性樹脂，且予以加熱硬化後而令密封樹脂162填充於此間隙。如此之電子裝置200’可不進行上述之鎳層146、金層147之成膜步驟，相較於電子裝置200，半導體元件111、112經由連接墊171之安裝部位之結構可較為簡易，藉此可減少工程數量，而能夠降低材料成本。
圖24繪示本發明之電子裝置之其他實施型態之概略部分剖面圖。於圖24中，電子裝置201於樹脂密封型半導體元件211上形成多層之配線結構體10M L ，且配設焊料球261，其中樹脂密封型半導體元件211以露出半導體元件221、222之端子221a、222a之方式藉由密封樹脂231密封半導體元件221、222。此實施型態中，多層之配線結構體10M L 可為上述之本發明之配線結構體，能夠藉由本發明之製造方法製造如此多層之配線結構體10M L ，於此將省略說明。
此外，半導體元件221、222雖能夠例如為記憶體元件、邏輯元件等元件，但於圖中所示範例中則與其構造無關而標示同樣的斜線。
多層之配線結構體10M L 具有由三層配線層21A、21B、21C構成之配線層21，且於配線層21C及絕緣層3C上具備絕緣層231、層間連接通孔241及凸塊245。絕緣層231具備層間連接通孔用貫通孔241A。層間連接通孔241位於此貫通孔241A。凸塊245連接至層間連接通孔241且位於絕緣層231上。經由鎳層251及金層252而於凸塊245設置焊料球261。
而且如圖25所示，本發明之電子裝置亦可為以露出焊料球261之方式配設焊料阻劑271之電子裝置201’。
圖26繪示本發明之電子裝置之其他實施型態之概略部分剖面圖。於圖26中，電子裝置301於樹脂密封型半導體元件311上形成單層之配線結構體10，且配設焊料球361，其中樹脂密封型半導體元件311以露出半導體元件321之端子321a之方式藉由密封樹脂331密封半導體元件321。此實施型態中，單層之配線結構體10可為上述之本發明之配線結構體，能夠藉由本發明之製造方法製造如此之配線結構體10，於此將省略說明。
單層之配線結構體10具有由配線14、墊部15及層間連接通孔16構成之配線層21，且於指定之墊部15上設置焊料球361。
如此之配線層21為單層之電子裝置301中，配線結構體10之配線14上及墊部15上可經由合金錨固層（圖未繪示）而露出矽烷耦合劑層（圖未繪示），而於半導體晶片安裝時，如此之矽烷耦合劑層能夠具有所謂提升與環氧系等之模造密封樹脂間之密合性之作用。
本發明如此之電子裝置可優化配線之高頻特性，達到配線高密度化之可能性之同時，還可優化所構成之配線結構體相互之密合性，而可提高可靠度。
上述雖例示電子裝置之實施型態，但本發明並非限定於此實施型態。舉例而言，構成多層之配線結構體10M L 或單層之配線結構體10之矽烷耦合劑層28，可為環狀之俯視形狀，其構造亦可為自合金錨固層27之周緣存在有指定之幅寬，而可不存在於合金錨固層27之中央部。
以下將列舉實施例以更詳細說明本發明。
以下將說明第一實施例。
首先，準備具備凹凸構造之模具。壓印用之模具中，於由厚度為675 μm之石英玻璃（65 平方毫米）製成之模具用基材之其中一表面，凹凸構造具有自主面起算高度為2 μm之凸狀部。此模具所具備之凹凸構造，為由俯視形狀為線狀之凸狀部及俯視形狀為圓形之凸狀部之二種凸狀部構成。線狀之凸狀部之形狀可為線條（line）／空間（space）為5 μm／5 μm。此外，圓形之凸狀部之直徑可為30 μm，且以225個／平方毫米（間距為65 μm）之密度存在。再者，俯視形狀為圓形之凸狀部之頂部平面之略中央部位可設置有由直徑為20 μm之鉻薄膜製成之遮光層。
接下來，使用上述之壓印用模具，形成絕緣層（絕形成工程）。換言之，準備矽基板做為轉印基材，於此轉印基材之表面藉由濺射法而堆疊形成鉻鈦薄膜與銅薄膜。接下來，於轉印基材表面之銅薄膜上供給環氧系之紫外線硬化型絕緣阻劑溶液（日本化藥株式會社製造之SU-8 3000系列），且以後烘烤後之膜厚變成約為6 μm之方式塗布後，使用熱板（hot plate）進行軟烘烤（soft bake）而得到乾燥之阻劑膜體。接下來，將模具抵押於上述阻劑膜體，於此狀態下自模具背面位置照射含有350～405 nm波長成分之平行光成分之紫外線，於阻劑膜體之選擇部位產生酸，接下來藉由曝光後烘烤（Post Exposure Bake，PEB）而進行加熱處理，以一次硬化阻劑膜體。之後，移開模具，藉由PM稀釋劑（thinner）（丙二醇單甲醚乙酸酯，propylene glycol monomethyl ether acetate）進行顯影處理，於轉印基板上形成圖案結構體，再藉由後烘烤（於攝氏180度之氮氣中持續60分鐘）進行二次硬化。藉此於矽基板上形成絕緣層（參照塗4B）。此絕緣層具有形狀為線條／空間為5 μm／5 μm之配線形成用凹部，且具備直徑為30 μm之墊部形成用凹部及位於此凹部之略中央部位且直徑為20 μm之貫通孔，自貫通孔露出銅薄膜。
接下來，絕緣層之表面含有配線形成用凹部之內壁面、墊部形成用凹部與層間連接通孔形成用貫通孔之內壁面，藉由導體阻障層形成工程，於絕緣層之表面及自貫通孔露出之銅薄膜上，藉由濺射法以鉻層及鈦層之順序堆積形成鉻層（厚度為15 nm）及鈦層（厚度為50 nm），藉以形成導體阻障層（Cr／Ti複合層）（參照圖4C）。鉻層之維氏硬度為1.06 GPa，鈦層之維氏硬度為1.3 GPa。
接下來，藉由導體形成工程，而於導體阻障層上藉由濺射法形成做為晶種電極層之銅薄膜（厚度為200 nm），以此晶種電極層做為電鍍電極，而藉由電鍍方式披覆導體，且以埋入配線形成用凹部、墊部形成用凹部及位於此墊部形成用凹部內之層間連接通孔形成用貫通孔之方式形成銅（維氏硬度：0.8 GPa）製之導體層（參照圖5A）。此導體層以厚度大於絕緣層3 μm程度之方式形成。
接下來，藉由CMP研磨導體層（研磨工程）。於此研磨中，導體阻障層具有做為研磨停止件之作用（參照圖7）。
接下來，藉由去除工程，去除位於絕緣層之表面上且露出之導體阻障層（參照圖5C）。換言之，先使用氫氧化鉀及過氧化氫之混合液進行閃蝕而去除鈦層，之後使用鐵氰化鉀水溶液進行閃蝕而去除鉻層。
藉此，於矽基板上製造配線結構體。於此配線結構體中，配線之表面及墊部之表面處於自絕緣層突出65 nm之狀態。導體阻障層之端部為與絕緣層之表面相同高度。而且，絕緣層之厚度為6 μm，而確認具有預期之厚度。
於此配線結構體上，供給上述之紫外線硬化型絕緣阻劑溶液，且以後烘烤後之膜厚變成約為6 μm之方式塗布後，使用熱板進行軟烘烤（soft bake）而得到乾燥之阻劑膜體。接下來，對此膜體照射含有350～405 nm波長成分之平行光成分之紫外線，與上述同樣地進行一次硬化及二次硬化而形成絕緣層。之後，以下列條件量測此絕緣層之剝離強度之結果為0.38 kN／m，而於堆疊配線結構體之場合中，確認配線結構體彼此之間得到良好的密合性。
以下說明剝離強度之量測。
依照日本工業標準（Japanese Industrial Standards）JIS C 6481-1996，於10 mm幅寬之試驗片之端部設製剝離部分，且握持此部分以20 mm／秒之速度沿90度方向拉伸，並量測此時拉開所需要之力道。
以下將說明第二實施例。
藉由導體阻障層形成工程，以MoNiTi合金（日立金屬株式會社製造之MTD-54，維氏硬度：1.53 GPa）做為靶材進行濺射法而形成鉬合金層。藉由去除工程，使用氫氧化鉀及過氧化氫之混合液進行閃蝕而去除鉬合金層。其他之工程與第一實施例相同，進而製造配線結構體。於此配線結構體中，配線之表面及墊部之表面處於自絕緣層突出50 nm之狀態。導體阻障層之端部為與絕緣層之表面相同高度。而且，絕緣層之厚度為6 μm，而確認具有預期之厚度。
與第一實施例同樣地於此配線結構體上形成絕緣層。之後，量測此絕緣層之剝離強度之結果為0.38 kN／m，而於堆疊配線結構體之場合中，確認配線結構體彼此之間得到良好的密合性。
以下將說明第一比較例。
於導體阻障層形成工程中，取代第一實施例之鉻層／鈦層之堆疊，而利用濺射法形成鋁層（厚度為100 nm，維氏硬度：0.17 GPa），以形成導體阻障層，之後與第一實施例同樣地實施導體形成工程。
接下來，與第一實施例同樣地藉由CMP研磨導體層。於此研磨中，導體阻障層不具有做為研磨停止件之作用，而於研磨絕緣層上之導體層時無法停止研磨，故會研磨到絕緣層，使得絕緣層之厚度為4.5 μm，比第一實施例及第二實施例之絕緣層更薄。
藉由上述之研磨工程，會得到配線之表面及墊部之表面與絕緣層之表面為相同面之配線結構體。導體阻障層之端部為與絕緣層之表面相同高度。
於此配線結構體上與第一實施例同樣地形成絕緣層。之後，量測此絕緣層之剝離強度之結果為0.15 kN／m，而於堆疊配線結構體之場合中，配線結構體彼此之間密合性劣於第一、第二實施例之配線結構體所確認到之密合性。
以下將說明第二比較例。
與第一比較例同樣地製造配線結構體。接下來，使用過氧化氫硫酸系之藥液進行粗糙化處理，以粗糙化配線表面及墊部表面而得到配線結構體。粗糙化處理前後之配線表面及墊部表面之平均粗糙度，使用表面粗糙度計量測之結果，確認平均粗糙度由21 nm增大至110 nm。
於此配線結構體上與第一實施例同樣地形成絕緣層。之後，量測此絕緣層之剝離強度之結果為0.32 kN／m。由此結果可知，於堆疊配線結構體之場合中，相較於以往會粗糙化配線之表面及墊部之表面之配線結構體，第一、第二實施例之配線結構體可確認到能夠得到同等級以上之密合性。
以下將說明第三比較例。
於導體阻障層形成工程中，取代第一實施例之鉻層／鈦層之堆疊，而利用濺射法形成鉻層（厚度為15 nm，維氏硬度：1.06 GPa）及鎳層（厚度為50 nm，維氏硬度：0.9 GPa），以形成導體阻障層。
然而，鎳層之薄膜應力大，而使得導體阻障層無法與環氧系之絕緣層密合，導致導體阻障層發生剝離，而無法進行其後續之工程。
以下將說明產業上之利用可能性。
各種配線結構體能夠適用於電子裝置之製造。
1、1ML、1’ML、1A、1B、1C‧‧‧配線結構體
10、10ML、10’ML、10A、10B、10C‧‧‧配線結構體
2‧‧‧基材
3、3A、3B、3C、3D‧‧‧絕緣層
3a ‧‧‧表面
3’‧‧‧光硬化性絕緣阻劑層
3’’‧‧‧絕緣材層
4 ‧‧‧配線形成用凹部
5‧‧‧墊部形成用凹部
6‧‧‧層間連接通孔形成用貫通孔
7‧‧‧凸塊形成用貫通孔
10‧‧‧導體層
11、11A、11B、11C‧‧‧配線層
14‧‧‧配線
14a‧‧‧配線之表面
15‧‧‧墊部
15a‧‧‧墊部之表面
16‧‧‧層間連接通孔
17‧‧‧凸塊
17a‧‧‧凸塊之表面
18‧‧‧導體阻障層
18a‧‧‧端部
19A‧‧‧凸塊形成用凹部
19B‧‧‧層接連接通孔用貫通孔
21、21A、21B、21C、21D‧‧‧配線層
27‧‧‧合金錨固層
28‧‧‧矽烷耦合劑
29A‧‧‧凸塊
29B‧‧‧層間連接通孔
100、100’、200、200’‧‧‧電子裝置
31‧‧‧核心基板
32‧‧‧核心基材
33‧‧‧表背導通通孔部
33a、33a’‧‧‧導體層
34A、34A’、34B、34B’‧‧‧絕緣層
35A、35A’、35B、35B’‧‧‧導體層
36A、36A’、36B、36B’‧‧‧層間連接體
38‧‧‧焊料阻劑
41‧‧‧焊料球
51‧‧‧壓印用模具
52‧‧‧基材
52a‧‧‧主面
52b‧‧‧背面
53‧‧‧凹凸構造
54、55‧‧‧凸狀部
55a‧‧‧頂部平面
56‧‧‧遮光層
61‧‧‧鎳層
62‧‧‧金層
71‧‧‧焊料阻劑
72‧‧‧底膠樹脂
81‧‧‧連接墊
91‧‧‧光微影用遮罩
92b‧‧‧背面
93‧‧‧透光區域
94、95‧‧‧半透光區域
96‧‧‧遮光區域
101、111、112‧‧‧半導體元件
101a、111a、112a‧‧‧端子
131‧‧‧核心基板
132‧‧‧核心基材
133‧‧‧表背導通通孔部
133a、133a’‧‧‧導體層
134A、134A’、134B、134B’、134C’‧‧‧絕緣層
135A、135A’、135B、135B’、135C’‧‧‧導體層
136A、136A’、136B、136B’、136C’‧‧‧層間連接體
137‧‧‧平坦化用樹脂
138‧‧‧焊料阻劑
141、146‧‧‧鎳層
142、147‧‧‧金層
151‧‧‧焊料球
161‧‧‧焊料阻劑
162‧‧‧密封樹脂
171‧‧‧連接墊
201、201’‧‧‧電子裝置
211‧‧‧樹脂密封型半導體元件
221、222‧‧‧半導體元件
221a、222a‧‧‧端子
231‧‧‧密封樹脂
241‧‧‧層間連接通孔
241A‧‧‧層間連接通孔用貫通孔
245‧‧‧凸塊
251‧‧‧鎳層
252‧‧‧金層
261‧‧‧焊料球
271‧‧‧焊料阻劑
301‧‧‧電子裝置
311‧‧‧樹脂密封型半導體元件
321‧‧‧半導體元件
321a‧‧‧端子
331‧‧‧密封樹脂
361‧‧‧焊料球
h‧‧‧高度
t‧‧‧厚度
W‧‧‧幅寬
圖1繪示本發明之配線結構體之一實施型態之概略部分剖面圖。 圖2繪示三層構造之配線結構體之一實施型態之概略部分剖面圖。 圖3A為用以說明本發明之配線結構體之製造方法之一實施型態之流程圖。 圖3B為用以說明本發明之配線結構體之製造方法之一實施型態之流程圖。 圖3C為用以說明本發明之配線結構體之製造方法之一實施型態之流程圖。 圖4A為用以說明本發明之配線結構體之製造方法之一實施型態之流程圖。 圖4B為用以說明本發明之配線結構體之製造方法之一實施型態之流程圖。 圖4C為用以說明本發明之配線結構體之製造方法之一實施型態之流程圖。 圖5A為用以說明本發明之配線結構體之製造方法之一實施型態之流程圖。 圖5B為用以說明本發明之配線結構體之製造方法之一實施型態之流程圖。 圖5C為用以說明本發明之配線結構體之製造方法之一實施型態之流程圖。 圖6為圖5A中以虛線圓圈圍繞之部位之放大圖。 圖7為圖5B中以虛線圓圈圍繞之部位之放大圖。 圖8為圖5C中以虛線圓圈圍繞之部位之放大圖。 圖9A為用以說明本發明之配線結構體之製造方法之一實施型態之流程圖。 圖9B為用以說明本發明之配線結構體之製造方法之一實施型態之流程圖。 圖9C為用以說明本發明之配線結構體之製造方法之一實施型態之流程圖。 圖10繪示本發明之電子裝置之一實施型態之概略部分剖面圖。 圖11為圖10中以圓圈圍繞之位置之放大剖面圖。 圖12繪示本發明之電子裝置之其他實施型態中相當於圖11之概略部分剖面圖。 圖13繪示本發明之配線結構體之一實施型態之部分俯視圖。 圖14為圖13所示之配線結構體於I-I線之放大部分剖面圖。 圖15為圖14所示之配線結構體之部分放大剖面圖。 圖16繪示構成配線結構體之絕緣層之部分立體圖。 圖17繪示三層構造之配線結構體之實施型態之概略部分剖面圖。 圖18繪示本發明之配線結構體之其他實施型態之概略部分剖面圖。 圖19繪示圖18所示之構成配線結構體之絕緣層之部分立體圖。 圖20A為用以說明本發明之配線結構體之製造方法之一實施型態之流程圖。 圖20B為用以說明本發明之配線結構體之製造方法之一實施型態之流程圖。 圖20C為用以說明本發明之配線結構體之製造方法之一實施型態之流程圖。 圖21繪示本發明之電子裝置之一實施型態之概略部分剖面圖。 圖22為圖21中以圓圈圍繞之位置之放大剖面圖。 圖23繪示本發明之電子裝置之其他實施型態中相當於圖22之概略部分剖面圖。 圖24繪示本發明之電子裝置之其他實施型態之概略部分剖面圖。 圖25繪示本發明之電子裝置之其他實施型態之概略部分剖面圖。 圖26繪示本發明之電子裝置之其他實施型態之概略部分剖面圖。
1‧‧‧配線結構體
2‧‧‧基材
3‧‧‧絕緣層
3a‧‧‧表面
4‧‧‧配線形成用凹部
5‧‧‧墊部形成用凹部
6‧‧‧層間連接通孔形成用貫通孔
11‧‧‧配線層
14‧‧‧配線
14a‧‧‧配線之表面
15‧‧‧墊部
15a‧‧‧墊部之表面
16‧‧‧層間連接通孔
18‧‧‧導體阻障層
18a‧‧‧端部
h‧‧‧高度
t‧‧‧厚度

Claims (24)

  1. 一種配線結構體，包括：一第一絕緣層，於一第一表面具有一凹部；一第一導體層，位於該凹部且自該第一表面突出；以及一導體阻障層，夾設於該第一導體層與該第一絕緣層之間。
  2. 一種配線結構體，包括：一第一絕緣層，於一第一表面具有一凹部；一第一導體層，位於該凹部且自該第一表面突出；一導體阻障層，夾設於該第一導體層與該第一絕緣層之間；以及一合金錨固層，位於自該第一表面露出之該第一導體層上。
  3. 如請求項1或2所述之配線結構體，更包括一基材，位於與該第一表面相反之位置之一第二表面。
  4. 如請求項3所述之配線結構體，更包括一第二絕緣層，位於該第一表面上。
  5. 如請求項4所述之配線結構體，其中於該第一表面，該第一導體層之於堆疊方向之高度大於該導體阻障層之高度。
  6. 如請求項4所述之配線結構體，其中該第一導體層之材質為銅，該導體阻障層之材質為鉻／鈦複合層及鉬合金層之任一者。
  7. 如請求項4所述之配線結構體，其中該導體阻障層之厚度為50～100 nm之範圍。
  8. 如請求項2所述之配線結構體，更包括一矽烷耦合劑層，位於該合金錨固層上。
  9. 如請求項2所述之配線結構體，其中該合金錨固層之材質為銅錫合金層或銅錫鎳合金層。
  10. 如請求項2所述之配線結構體，其中該合金錨固層之厚度為50～100 nm之範圍。
  11. 如請求項4所述之配線結構體，更包括一第二導體層，一第一貫通孔貫通該第一絕緣層且與該凹部連接，一第二貫通孔貫通該第二絕緣層且與該凹部連接，該第二導體層位於該第二貫通孔且電性連接於該第一導體層，該第一導體層位於該凹部及該第一貫通孔，該導體阻障層夾設於該第一導體層於該第一絕緣層之間。
  12. 一種電子裝置，包括：如請求項11所述之配線結構體；一核心基板，電性連接於該第一導體層；以及一半導體元件，電性連接於該第二導體層。
  13. 一種配線結構體之製造方法，包括：一絕緣層形成工程，於一基材上形成一絕緣層，該絕緣層於一第一表面具有一凹部；一導體阻障層形成工程，於含有該凹部內壁面之該第一表面形成一導體阻障層；一導體層形成工程，以至少覆蓋該導體阻障層之方式形成一晶種電極層，於該晶種電極層上藉由電鍍而形成一導體層；一研磨工程，以該第一表面上之該導體阻障層做為停止件而研磨該導體層；以及一去除工程，去除該第一表面上之該導體阻障層。
  14. 如請求項13所述之配線結構體之製造方法，更包括一合金錨固層形成工程，於該去除工程之後，藉由將該第一表面浸漬於一置換鍍液中，而於該導體層上形成一合金錨固層。
  15. 如請求項14所述之配線結構體之製造方法，其中於該合金錨固層形成工程中，該合金錨固層之材質為銅錫合金層或銅錫鎳合金層。
  16. 如請求項15所述之配線結構體之製造方法，更包括一矽烷耦合劑層形成工程，於該合金錨固層形成工程之後，令一矽烷耦合劑接觸於該第一表面，之後藉由進行洗淨而於該合金錨固層上形成一矽烷耦合劑層。
  17. 如請求項13或14所述之配線結構體之製造方法，其中於該絕緣層形成工程中，使用壓印方法形成該凹部。
  18. 如請求項13或14所述之配線結構體之製造方法，其中於該絕緣層形成工程中，使用光微影方法形成該凹部。
  19. 如請求項13或14所述之配線結構體之製造方法，其中於該研磨工程中，對該導體層進行化學研磨。
  20. 如請求項19所述之配線結構體之製造方法，其中於該研磨工程中，於對該導體層進行化學研磨之後，更進行化學機械研磨。
  21. 如請求項20所述之配線結構體之製造方法，其中於該研磨工程中，進行對該導體層之選擇性高於對該導體阻障層之化學研磨。
  22. 如請求項13或14所述之配線結構體之製造方法，其中於該研磨工程中，對該導體層進行化學機械研磨。
  23. 如請求項22所述之配線結構體之製造方法，其中於該導體阻障層所具備之硬度大於該導體層之硬度。
  24. 如請求項13或14所述之配線結構體之製造方法，其中於該導體阻障層形成工程中，該導體阻障層之材質為鉻／鈦複合層及鉬合金層之任一者，於該導體層形成工程中，該導體層之材質為銅。
TW105143010A 2015-12-24 2016-12-23 配線結構體與其製造方法及電子裝置 TW201728235A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015250884 2015-12-24
JP2016137223 2016-07-12

Publications (1)

Publication Number Publication Date
TW201728235A true TW201728235A (zh) 2017-08-01

Family

ID=59090363

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105143010A TW201728235A (zh) 2015-12-24 2016-12-23 配線結構體與其製造方法及電子裝置

Country Status (2)

Country Link
TW (1) TW201728235A (zh)
WO (1) WO2017110808A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI685283B (zh) * 2018-11-22 2020-02-11 大陸商光寶電子（廣州）有限公司 電路板結構
TWI689021B (zh) * 2018-09-14 2020-03-21 日商東芝記憶體股份有限公司 半導體裝置
TWI822781B (zh) * 2018-06-01 2023-11-21 日商日東電工股份有限公司 配線電路基板
TWI830474B (zh) * 2021-11-05 2024-01-21 日商揖斐電股份有限公司 配線基板

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019197423A (ja) * 2018-05-10 2019-11-14 シャープ株式会社 基板の製造方法及び表示装置の製造方法
CN116602059A (zh) 2020-11-27 2023-08-15 京瓷株式会社 布线基板

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277612A (ja) * 1999-03-29 2000-10-06 Nec Corp 半導体装置の製造方法
JP4593808B2 (ja) * 2001-02-22 2010-12-08 京セラ株式会社 多層配線基板
JP2006128309A (ja) * 2004-10-27 2006-05-18 Shinko Electric Ind Co Ltd キャパシタ装置及びその製造方法
JP2008166736A (ja) * 2006-12-06 2008-07-17 Hitachi Via Mechanics Ltd プリント基板の製造方法およびプリント基板加工機
JP6098118B2 (ja) * 2012-10-31 2017-03-22 凸版印刷株式会社 多層プリント配線板およびその製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI822781B (zh) * 2018-06-01 2023-11-21 日商日東電工股份有限公司 配線電路基板
TWI689021B (zh) * 2018-09-14 2020-03-21 日商東芝記憶體股份有限公司 半導體裝置
CN110910935A (zh) * 2018-09-14 2020-03-24 东芝存储器株式会社 半导体装置
US10886221B2 (en) 2018-09-14 2021-01-05 Toshiba Memory Corporation Semiconductor device
US11824003B2 (en) 2018-09-14 2023-11-21 Kioxia Corporation Semiconductor device
CN110910935B (zh) * 2018-09-14 2024-03-26 铠侠股份有限公司 半导体装置
TWI685283B (zh) * 2018-11-22 2020-02-11 大陸商光寶電子（廣州）有限公司 電路板結構
TWI830474B (zh) * 2021-11-05 2024-01-21 日商揖斐電股份有限公司 配線基板

Also Published As

Publication number Publication date
WO2017110808A1 (ja) 2017-06-29

Similar Documents

Publication Publication Date Title
TW201728235A (zh) 配線結構體與其製造方法及電子裝置
TWI451545B (zh) 凸塊墊結構及其製造方法
TWI690045B (zh) 構裝結構、其接合方法及用於其的線路板
TW200919632A (en) Through-silicon vias and methods for forming the same
TW201138041A (en) Semiconductor die and method for forming a conductive feature
TWI488244B (zh) 具有凸塊結構的基板及其製造方法
US9548280B2 (en) Solder pad for semiconductor device package
US8697566B2 (en) Bump structure and manufacturing method thereof
JP6729046B2 (ja) 配線基板およびその製造方法、ならびに半導体装置の製造方法
KR100416614B1 (ko) 본딩패드 하부구조를 보강하기 위한 반도체 소자 및 그제조방법
US9524944B2 (en) Method for fabricating package structure
JP5953701B2 (ja) 接続基板、半導体装置、接続基板の製造方法
TWI671864B (zh) 半導體封裝基板及其製造方法
US20090115036A1 (en) Semiconductor chip package having metal bump and method of fabricating same
TWI357649B (zh)
JP6137454B2 (ja) 半導体装置および半導体装置の製造方法
TWM629323U (zh) 覆晶封裝結構
TWI697078B (zh) 封裝基板結構與其接合方法
TW201208018A (en) Circuit substrate and manufacturing method thereof and package structure and manufacturing method thereof
KR100916695B1 (ko) 반도체 패키지 및 그 제조 방법
TWI277191B (en) Method for manufacturing leadless package substrate
TWI450371B (zh) 半導體裝置及其製造方法
TW200901419A (en) Packaging substrate surface structure and method for fabricating the same
JP4341328B2 (ja) 半導体装置の製造方法
WO2022191180A1 (ja) 多層配線基板