JP2006128309A - キャパシタ装置及びその製造方法 - Google Patents

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Abstract

【課題】 ローラコータなどを使用して誘電体層を形成する場合においても、何ら不具合が発生することなく、基板上にキャパシタを形成できるキャパシタ装置の製造方法を提供する。
【解決手段】 基板１０上に絶縁層１６を形成する工程と、絶縁層１６にインプリント法により凹部１６ｘ、１６ｙを形成する工程と、絶縁層１６の凹部１６ｘ，１６ｙに金属層を埋め込んで下部電極２０を得る工程と、下部電極２０上に感光性の誘電体層を形成する工程と、誘電体層上に上部電極２４を形成する工程と、上部電極２４をマスクにして誘電体層を露光・現像して上部電極２４の下に誘電体層パターン２２を形成する工程とを含む。
【選択図】 図６

Description

本発明はキャパシタ装置及びその製造方法に係り、さらに詳しくは、回路基板に配設され、デカップリングキャパシタや高周波フィルタなどに適用できるキャパシタ装置及びその製造方法に関する。
従来、回路基板に配設されてデカップリングキャパシタや高周波フィルタなどとして機能するキャパシタ装置がある。従来のキャパシタ装置の製造方法は、図１（ａ）に示すように、基板１００上に第１銅層１０２ａを形成し、その上にローラコータなどにより感光性の誘電体層１０４ａを形成した後に、誘電体層１０４ａ上に第２銅層１０６ａを形成する。ローラコータなどにより誘電体層を形成する場合、下地に段差があると均一な膜厚の誘電体層を得ることが困難になるので、誘電体層１０４ａがフラットな第１銅層１０２ａ上に形成される。
続いて、図１（ｂ）に示すように、第２銅層１０６ａをパターニングしてキャパシタ用の上部電極１０６を形成した後に、上部電極１０６をマスクにして感光性の誘電体層１０４ａを露光・現像することにより、上部電極１０６の下に誘電体層パターン１０４を形成する。
さらに、図１（ｃ）に示すように、上部電極１０６及び第１銅層１０２ａの上に、下部電極を形成するためのドライフィルムレジスト１１０をパターニングし、そのドライフィルムレジスト１１０をマスクにして第１銅層１０２ａをエッチングする。その後に、ドライフィルムレジスト１１０が除去される。
これにより、図１（ｄ）に示すように、誘電体層パターン１０４の下に下部電極１０２が形成され、下部電極１０２、誘電体層パターン１０４及び上部電極１０６により構成されるキャパシタＣが得られる。
以上のように、従来技術では、ローラコータで形成される誘電体層の膜厚均一性を確保するため、フラットな第１銅層１０２ａ上に誘電体層１０４ａ及び第２銅層１０６ａを形成し、第１銅層１０２ａ上に上部電極１０６及び誘電体層パターン１０４を形成した後に、第１銅層１０２ａをパターニングして下部電極１０４を形成する手法がとられていた。
特開平１１−１８６６９８号公報 特開２００２−１７１０４８号公報
上記したように、従来技術のキャパシタ装置の製造方法では、誘電体層パターン１０４及び上部電極１０６の段差上にドライフィルムレジスト１１０をパターニングする必要があるため、ドライフィルムレジスト１１０がその段差に追随できなくなり、段差の周辺部に隙間Ａ（図１（ｃ））が発生してしまう。
このため、複数のキャパシタの間隔を狭くすると（２００μｍ程度以下）、ドライフィルムレジスト１１０のパターン剥がれなどの不具合が発生し、下部電極１０２を精度よく形成することが困難になる。従って、従来技術では、複数のキャパシタ間に不必要に広い間隔を設ける必要があり、キャパシタ装置の小型化の妨げとなっていた。
本発明は以上の課題を鑑みて創作されたものであり、ローラコータなどを使用して誘電体層を形成する場合においても、何ら不具合が発生することなく、基板上にキャパシタを形成できるキャパシタ装置の製造方法及びキャパシタ装置を提供することを目的とする。
上記課題を解決するため、本発明はキャパシタ装置の製造方法に係り、基板上に絶縁層を形成する工程と、前記絶縁層にインプリント法により凹部を形成する工程と、前記絶縁層の凹部に金属層を埋め込んで下部電極を得る工程と、前記下部電極上に誘電体層パターン及び上部電極が積層された構造を形成する工程とを有する。
本発明の一つの好適な態様では、前記下部電極上に誘電体層パターン及び上部電極が積層された構造を形成する工程は、前記下部電極及び前記絶縁層の上に感光性の誘電体層を形成する工程と、前記下部電極上の誘電体層上の部分に上部電極をパターン化して形成する工程と、前記上部電極をマスクにして前記誘電体層を露光・現像することにより、前記上部電極の下に誘電体層パターンを形成する工程とを含む。
本発明では、まず、基板上の絶縁層にインプリント法により凹部が形成され、その凹部に下部電極が埋め込まれて形成される。これにより、下部電極の段差は発生せずに平坦面が得られる。その後に、感光性の誘電体層が下部電極及び絶縁層の上に形成された後に、誘電体層上に上部電極が形成される。さらに、上部電極をマスクにして誘電体層が露光・現像されて下部電極の下に誘電体層パターンが形成される。これによって、下部電極、誘電体層パターン及び上部電極によって構成されるキャパシタ装置が得られる。
このような製造方法を採用することにより、誘電体層をロールコータで形成する場合であっても、下地（下部電極及び絶縁層）が平坦化されているので、膜厚均一性のよい誘電体層が形成されるようになり、公差の小さいキャパシタ装置が容易に製造される。
また、従来技術と違って、下部電極は、誘電体層パターンや上部電極を形成する前にパターン化されるので、下部電極の間隔を不必要に広く設定する必要がない。これによって、複数のキャパシタの間隔を従来技術よりも狭くすることができるようになり、キャパシタ装置の小型化に対応できるようになる。
また、下部電極のパターン化をインプリント法に基づいて行うので、フォトリソグラフィ法を使用する場合よりも下部電極を形成する際の時間やコストを削減することができる。
なお、特許文献１及び２には、樹脂基板の両面側を金型で加熱・加圧して凹部を形成し、その凹部に導体を充填することにより配線パターンを形成することが記載されている。
しかしながら、特許文献１及び２は、配線基板の配線パターンの形成方法に係るものであって、キャパシタ装置を製造する際の上記した課題については何ら考慮されておらず、本発明の構成を示唆するものではない。
また、上記した課題を解決するため、本発明はキャパシタ装置の製造方法に係り、基板の上方に下部電極を形成する工程と、前記下部電極上に絶縁層を形成する工程と、前記下部電極上の前記絶縁層の部分に、インプリント法により前記下部電極が露出する開口部を形成する工程と、前記絶縁層の開口部に誘電体層パターンを埋め込んで形成する工程と、前記誘電体層パターン上に上部電極を形成する工程とを有することを特徴とする。
本発明では、まず、基板の上方に形成された下部電極上に絶縁層が形成され、インプリント法によって下部電極上の絶縁層の部分に開口部が形成される。続いて、絶縁層の開口部に誘電体層パターンが埋め込まれて形成された後に、誘電体層パターン上に上部電極が形成される。
絶縁層の開口部に埋め込まれる誘電体層パターンは、絶縁層の開口部を埋め込んで絶縁層上に形成された誘電体層が研磨されて形成される。ロールコータによって誘電体層が形成される場合、誘電体層は段差上に形成されることからその膜厚がばらつくおそれがあるが、誘電体層は最終的に研磨されて絶縁層の開口部に選択的に埋め込まれて誘電体層パターンとなるので、誘電体層パターンは膜厚均一性がよい状態で形成される。
しかも、上記した発明と同様に、下部電極は、誘電体層パターンや上部電極を形成する前にパターン化されるので、下部電極の間隔を不必要に広く設定する必要がない。従って、上記した発明と同様に、公差が小さく、小型化に対応できるキャパシタ装置を容易に製造することができる。
また、上記課題を解決するため、本発明は、キャパシタ装置に係り、基板と、前記基板上に形成された絶縁層と、前記絶縁層に形成された凹部と、前記絶縁層の凹部に埋め込まれて形成された下部電極と、前記下部電極上に形成された誘電体層パターンと、前記誘電体層パターン上に形成された上部電極とを有することを特徴とする。
また、上記課題を解決するため、本発明はキャパシタ装置に係り、基板と、前記基板の上方に形成された下部電極と、前記下部電極の上に形成された絶縁層と、前記下部電極上の前記絶縁層の部分に形成された開口部と、前記絶縁層の開口部に埋め込まれて形成された誘電体層パターンと、前記誘電体層パターン上に形成された上部電極とを有することを特徴とする。
本発明のキャパシタ装置は上記した製造方法によって製造され、公差が小さくなると共に、小型化に容易に対応できる。
以上説明したように、本発明では、公差が小さく、小型化に対応できるキャパシタ装置が容易に製造される。
以下、本発明の実施の形態について、添付の図面を参照して説明する。
図２〜図６は本発明の第１実施形態のキャパシタ装置の製造方法を示す断面図である。
第１実施形態のキャパシタ装置の製造方法は、まず、図２（ａ）に示すようなコア基板１０を用意する。コア基板１０にはそれを貫通するスルーホール１０ｘが設けられており、そのスルーホール１０ｘ内に貫通電極１２が形成されている。さらに、コア基板１０両面側には貫通電極１２を介して相互接続される第１配線層１４が形成されている（コア基板１０の下面側は不図示）。
次いで、図２（ｂ）に示すように、コア基板１０の上面に樹脂フィルムを貼着するなどして第１配線層１４を被覆する第１層間絶縁層１６を形成する。続いて、図２（ｃ）に示すように、インプリント法で使用される凸部１８ａを備えた金型１８を用意し、凸部１８ａの面を第１層間樹脂層１６に対向させて金型１８で第１層間絶縁層１６を押圧する。
これにより、図３（ａ）に示すように、金型１８の凸部１８ａで押圧された第１層間樹脂層１６の部分に第１凹部１６ｘ及び第２凹部１６ｙが形成される。第１凹部１６ｘは第１配線層１４の上面の一部が露出する状態で形成され、第２凹部１６ｙはその下の第１配線層１４との間に第１層間絶縁層１６が残された状態で形成される。
このようにして、インプリント法によって第１層間絶縁層１６に第１、第２凹部１６ｘ，１６ｙが形成される。その後に、第１、第２凹部１６ｘ，１６ｙ内を過マンガン酸法などのデスミア処理によってクリーニングする。
続いて、図３（ｂ）に示すように、第１、第２凹部１６ｘ，１６ｙが形成された第１層間絶縁層１６上に無電解めっきにより銅（Ｃｕ）などからなるシード層２０ａを形成する。その後に、シード層２０ａをめっき給電層に利用する電解めっきにより、シード層２０ａ上に下側金属層２０ｂを形成する。下側金属層２０ｂは第１層間絶縁層１６の第１、第２凹部１６ｘ，１６ｙを埋め込んだ状態でコア基板１０の上面側全体に形成される。
さらに、図３（ｃ）に示すように、第１層間絶縁層１６の上面が露出するまで下側金属層２０ｂ及びシード層２０ａを研磨することにより、下側金属層２０ｂ及びシード層２０ａを第１、第２凹部１６ｘ，１６ｙに埋め込んでキャパシタ用の下部電極２０とする。研磨方法としては、バフ研磨、テープ研磨又はグラインダーなどの機械研磨、あるいはＣＭＰ（化学機械研磨）が使用される。
このようにして、下部電極２０は第１層間絶縁層１６の第１、第２凹部１６ｘ，１６ｙに埋め込まれて形成され、下部電極２０の上面と第１層間絶縁層１６の上面とが同一面となって平坦化される。
次いで、図４（ａ）に示すように、ローラコータでセラミックフィラーを含有する感光性のエポキシ樹脂を第１層間絶縁層１６及び下部電極２０の上に形成して誘電体層２２ａを得る。誘電体層２２ａの材料としては、ＢＳＴ（チタン酸ストロンチウムバリウム）やＢＴＯ（チタン酸バリウム）などの高誘電体を使用してもよい。また、ローラコータを使用する他に、スクリーン印刷やスピンコート法を使用して誘電体層２２ａを形成してもよい。
このとき、誘電体層２２ａは平坦な下地（層間樹脂層１６及び下部電極２０）上に形成されるので、膜厚均一性がよい状態で形成される。
次いで、図４（ｂ）に示すように、誘電体層２２ａ上に銅箔を貼着するなどして上側金属層２４ａを形成する。さらに、図４（ｃ）に示すように、上側金属層２４ａ上にレジスト膜（不図示）をパターニングした後に、そのレジスト膜をマスクにして上側金属層２４ａをエッチングすることにより、下部電極２０上の誘電体層２２ａ上の部分にキャパシタ用の上部電極２４を形成する。さらに、図５（ａ）に示すように、上部電極２４をマスクにして感光性の誘電体層２２ａを露光・現像することにより、上部電極２４の下にキャパシタ用の誘電体層パターン２２を形成する。その後に、誘電体層パターン２２を１５０〜１７０℃の温度で熱処理して硬化させる。
これにより、下部電極２０、誘電体層パターン２２及び上部電極２４により構成される第１、第２キャパシタＣ１，Ｃ２がそれぞれ得られる。第１キャパシタＣ１はその下部電極２０がコア基板１０の第１配線層１４に電気的に接続されて形成される。
続いて、図５（ｂ）に示すように、第１、第２キャパシタＣ１，Ｃ２上に樹脂フィルムを貼着するなどしてそれらを被覆する第２層間絶縁層２６を形成する。さらに、図５（ｃ）に示すように、第２層間絶縁層２６をドリルやレーザで加工することにより、第１、第２キャパシタＣ１，Ｃ２の上部電極２４にそれぞれ到達する深さの第１ビアホール２６ｘを形成する。またこのとき、第２キャパシタＣ２の下部電極２０上の第２層間絶縁層２６の部分に第２ビアホール２６ｙが形成される。
その後に、図６に示すように、第２層間絶縁層２６上に第２配線層２８を形成する。第２配線層２８は、第１、第２キャパシタＣ１，Ｃ２の上部電極２４に第１ビアホール２６ｘを介してそれぞれ接続されると共に、第２キャパシタＣ２の下部電極２０に第２ビアホール２６ｙを介して接続される。
第２配線層２８は、例えば、セミアディティブ法によって形成される。詳しく説明すると、まず、第２層間絶縁層２６上及び第１、第２ビアホール２６ｘ、２６ｙの内面にシード層（不図示）を形成し、そのシード層上の第２配線層２８が形成される部分に開口部が設けられたレジスト膜（不図示）をパターニングする。その後に、シード層をめっき給電層に利用する電解めっきによりレジスト膜の開口部に金属層パターン（不図示）を形成する。さらに、レジスト膜を剥離した後に、金属層パターンをマスクにしてシード層をエッチングすることにより、第２配線層２８を得る。
以上により、本発明の第１実施形態の第１、第２キャパシタＣ１、Ｃ２が内蔵された回路基板１が得られる。図６に示すように、第１実施形態のキャパシタ装置（第１、第２キャパシタＣ１，Ｃ２）では、コア基板１０上の第１層間絶縁層１６にインプリント法で形成された第１、第２凹部１６ｘ，１６ｙに下部電極２０が埋め込まれて形成され、下部電極２０の上面と第１層間絶縁層１６の上面とが同一面となって平坦化されている。そして、下部電極２０上に誘電体層パターン２２及び上部電極２４が形成されている。
第１キャパシタＣ１では、下部電極２０がその下側のコア基板１０の第１配線層１４に接続され、上部電極２４がその上側の第２配線層２８に第１ビアホール２６ｘを介して接続されている。また、第２キャパシタＣ１では、上部電極２４が第１ビアホール２６ｘを介して第２配線層２８に接続され、下部電極２０が第２ビアホール２６ｙを介して第２配線層２８に接続されている。
第１実施形態のキャパシタ装置の製造方法では、まず、コア基板１０上の第１層間絶縁層１６にインプリント法により第１、第２凹部１６ｘ，１６ｙが形成される。その後に、第１、第２凹部１６ｘ，１６ｙ内に下部電極２０が埋め込まれて形成される。これにより、下部電極２０の段差は発生せず、下部電極２０の上面と第１層間絶縁層１６の上面とが同一面となって平坦化される。
次いで、下部電極２０が埋め込まれた第１層間絶縁層１６上に誘電体層２２ａがローラコータで形成された後に、誘電体層２２ａ上に上側金属層２４ａが形成される。このとき、下部電極２０の段差はなく平坦化されているので、何ら不具合が発生することなく、ローラコータによって膜厚均一性のよい誘電体層２２ａが形成される。さらに、上側金属層２４ａ及び誘電体層２２ａがパターニングされて上部電極２４及び誘電体層パターン２２が下部電極２０上に形成される。
このように、本実施形態では、インプリント法に基づいて下部電極２０を第１層間絶縁層１６に埋め込んで形成して平坦面を得た後に、誘電体層２２ａ及び上部電極２４を形成し、さらに誘電体層２２ａをパターニングして上部電極２４の下に誘電体層パターン２２を形成する。このため、従来技術のような上部電極及び誘電体層パターンを形成した後に下部電極を形成する工程におけるフォトリソグラフィの不具合は発生せず、第１層間絶縁層１６にインプリント法で凹部１６ｘ，１６ｙを形成する際の精度で複数の下部電極２０を配置して形成することができる。従って、複数の下部電極２０間で不必要に広い間隔を設ける必要はなく、従来技術よりも複数のキャパシタの間隔を狭くすることができ、キャパシタ装置の小型化に対応することができる。
また、本実施形態では、下部電極２０をインプリント法に基づいて形成するので、フォトリソグラフィ法を使用する場合よりも下部電極２０を形成する際の時間やコストを削減することができる。
さらには、下部電極２０は第１層間絶縁層１６の第１、第２凹部１６ｘ、１６ｙ内に埋め込まれて平坦化されるので、ローラコータなどで下部電極２０上に誘電体層２２ａを形成する場合であっても膜厚の均一性を確保することができ、公差の小さいキャパシタを製造することができるようになる。
（第２の実施の形態）
図７〜図９は本発明の第２実施形態のキャパシタ装置の製造方法を示す断面図である。第２実施形態は、インプリント法に基づいて絶縁層にキャパシタの誘電体層パターンを埋め込んで形成する形態である。第１実施形態と同一工程については、その詳しい説明を省略する。
まず、図７（ａ）に示すように、第１実施形態の図２（ｂ）と同様に、スルーホール１０ｘと、その中に設けられた貫通電極１２と、それに繋がる第１配線層１４とを備えたコア基板１０を用意し、そのコア基板１０の上面に第１層間絶縁層１６を形成する。
次いで、図７（ｂ）に示すように、ドリルやレーザで第１層間絶縁層１６を加工することにより、第１配線層１４に到達する深さのコンタクトホール１６ｚを形成する。さらに、同じく図７（ｂ）に示すように、セミアディティブ法などにより、第１層間絶縁層１６上にＣｕなどからなる下部電極２０を形成する。第１キャパシタ用の下部電極２０（図７（ｂ）の左側）はコンタクトホール１６ｚを介して第１配線層１４に電気的に接続される。一方、第２キャパシタ用の下部電極２０（図７（ｂ）の右側）はフローティング電極として形成される。
次いで、図７（ｃ）に示すように、下部電極２０及び第１層間絶縁層１６上に樹脂フィルムを貼着するなどして下部電極２０を被覆する中間絶縁層１７を形成する。
続いて、図８（ａ）に示すように、インプリント法で使用される凸部１８ａを備えた金型１８を用意し、凸部１８ａの面を中間絶縁層１７に対向させて金型１８で中間絶縁層１７を押圧する。
これにより、図８（ｂ）に示すように、下部電極２０上の中間絶縁層１７の部分に開口部１７ｘが形成され、その開口部１７ｘの底部に下部電極２０の上面が露出する。このようにして、インプリント法によって中間絶縁層１７に開口部１７ｘが形成される。その後に、中間絶縁層１７の開口部１７ｘをデスミア処理によってクリーニングする。
次いで、図８（ｃ）に示すように、中間絶縁層１７上及びその開口部１７ｘ内にロールコータなどにより、セラミックフィラーを含有するエポキシ樹脂などからなる誘電体層２２ａを形成する。誘電体層２２ａは中間絶縁層１７の開口部１７ｘに埋め込まれた状態で中間絶縁層１７上に形成される。誘電体層２２ａの材料や形成方法としては、第１実施形態と同様のものが使用されるが、第２実施形態では、次工程で誘電体層２２ａが研磨されて中間樹脂層１７の開口部１７ｘ内に誘電体層パターンが埋め込まれて形成されるので、感光性を有する材料を使用する必要はない。
続いて、図９（ａ）に示すように、誘電体層２２ａを中間絶縁層１７の上面が露出するまで研磨することにより、中間絶縁層１７の開口部１７ｘに誘電体層２２ａを埋め込んで誘電体層パターン２２を得る。研磨方法としては、バフ研磨、テープ研磨又はグラインダーなどの機械研磨、あるいはＣＭＰ（化学機械研磨）が使用される。
なお、誘電体層２２ａをロールコータで形成するとき（図８（ｃ））、下地が中間絶縁層１７の開口部１７ｘによって段差が生じていることから誘電体層２２ａの膜厚がばらつくおそれがある。しかしながら、誘電体層２２ａは最終的に研磨されて中間絶縁層１７の開口部１７ｘに埋め込まれて誘電体層パターン２２となるので研磨前の誘電体層２２ａの膜厚がばらついても不具合は発生しない。つまり、誘電体層パターン２２は、その膜厚が中間絶縁層１７の開口部１７ｘの深さに対応して精度よく形成される。
次いで、図９（ｂ）に示すように、誘電体層パターン２２及び中間絶縁層１７上にＣｕなどからなる金属層（不図示）を形成した後に、フォトリソグラフィによって金属層をパターニングすることにより、誘電体層パターン２２上に上部電極２４を形成する。これによって、下部電極２０、誘電体層パターン２２及び上部電極２４により構成される第１、第２キャパシタＣ１，Ｃ２が得られる。
続いて、図９（ｃ）に示すように、第１実施形態と同様に、第１、第２キャパシタＣ１，Ｃ２を被覆する第２層間絶縁層２６を形成し、第２層間絶縁層２６をドリルやレーザで加工することにより、第１、第２キャパシタＣ１，Ｃ２の上部電極２４にそれぞれ到達する深さの第１ビアホール２６ｘと、第２キャパシタＣ２の下部電極２０に到達する深さの第２ビアホール２６ｙとを形成する。
次いで、同じく図９（ｃ）に示すように、第２層間絶縁層２６上に第２配線層２８を形成する。第２配線層２８は、第１実施形態と同様に、第１、第２キャパシタＣ１，Ｃ２の上部電極２４に第１ビアホール２６ｘを介してそれぞれ接続されると共に、第２キャパシタＣ２の下部電極２０に第２ビアホール２６ｙを介して接続される。
以上により、本発明の第２実施形態のキャパシタ装置（第１、第２キャパシタＣ１，Ｃ２）が内蔵された回路基板１ａが得られる。
図９（ｃ）に示すように、第２実施形態のキャパシタ装置（第１、第２キャパシタＣ１，Ｃ２）では、コア基板１０上の第１層間絶縁層１６上に下部電極２０が形成され、下部電極２０上の中間絶縁層１７の部分にインプリント法で形成された開口部１７ｘが設けられている。そして、その開口部１７ｘ内に誘電体層パターン２２が埋め込まれて形成され、誘電体層パターン２２の上面と中間絶縁層１７の上面とは同一面となって平坦化されている。さらに、誘電体層パターン２２上に上部電極２４が形成されている。
第１キャパシタＣ１では、下部電極２０がその下側のコア基板１０の第１配線層１４にコンタクトホール１６ｚを介して接続され、上部電極２４がその上側の第２配線層２８に第１ビアホール２６ｘを介して接続されている。また、第２キャパシタＣ１では、上部電極２４が第１ビアホール２６ｘを介して第２配線層２８に接続され、下部電極２０が第２ビアホール２６ｙを介して第２配線層２８に接続されている。
第２実施形態のキャパシタの製造方法では、まず、第１層間絶縁層１６上に下部電極２０及び中間絶縁層１７が形成され、下部電極２０上の中間絶縁層１７の部分にインプリント法により下部電極２０の上面が露出する開口部１７ｘが形成される。その後にロールコータなどにより開口部１７ｘを埋め込む誘電体層２２ａが中間絶縁層１７上に形成される。さらに、誘電体層２２ａが研磨されて中間絶縁層１７の開口部１７ｘ内に誘電体層パターン２２が埋め込まれて形成される。その後に、誘電体層パターン２２上に上部電極２４が形成される。
このように、第２実施形態では、下部電極２０上の中間絶縁層１７の部分にインプリント法により開口部１７ｘを形成しておき、その開口部１７ｘを埋め込む誘電体層２２ａをローラコータにより形成した後に、誘電体層２２ａを研磨して誘電体層パターン２２を開口部１７ｘに埋め込む手法を採用している。
従って、ロールコータを使用して誘電体層２２ａを形成する場合であっても、前述した理由により何ら不具合が発生することなく、膜厚均一性のよい誘電体層パターン２２を得ることができ、公差の小さいキャパシタ装置を容易に製造することができる。
また、第１実施形態と同様に、従来技術と違って上部電極２４や誘電体層パターン２２を形成する前にパターン化された下部電極２０を形成することから、従来技術のような下部電極を形成する際のフォトリソグラフィにおける不具合が発生しなくなる。このため、従来技術よりも複数のキャパシタの間隔を狭くすることができ、キャパシタ装置の小型化に対応することができる。
なお、前述した第１実施形態と第２実施形態を組み合わせて、下部電極２０が第１層間絶縁層１６の第１、第２凹部１６ｘ，１６ｙに埋め込まれ、かつ誘電体層パターン２２が下部電極２０上の中間絶縁層１７の開口部１７ｘに埋め込まれた形態としてもよい。また、それに加えて、上部電極２４を誘電体層パターン２２上の絶縁層の開口部に埋め込んで形成してもよい。
図１は従来技術に係るキャパシタ装置の製造方法を示す断面図である。 図２（ａ）〜（ｃ）は本発明の第１実施形態のキャパシタ装置の製造方法を示す断面図（その１）である。 図３（ａ）〜（ｃ）は本発明の第１実施形態のキャパシタ装置の製造方法を示す断面図（その２）である。 図４（ａ）〜（ｃ）は本発明の第１実施形態のキャパシタ装置の製造方法を示す断面図（その３）である。 図５（ａ）〜（ｃ）は本発明の第１実施形態のキャパシタ装置の製造方法を示す断面図（その４）である。 図６は本発明の第１実施形態のキャパシタ装置の製造方法を示す断面図（その５）である。 図７（ａ）〜（ｃ）は本発明の第２実施形態のキャパシタ装置の製造方法を示す断面図（その１）である。 図８（ａ）〜（ｃ）は本発明の第２実施形態のキャパシタ装置の製造方法を示す断面図（その２）である。 図９（ａ）〜（ｃ）は本発明の第２実施形態のキャパシタ装置の製造方法を示す断面図（その３）である。
符号の説明
１，１ａ…回路基板、１０…コア基板、１２…貫通電極、１４…第１配線層、１６…第１層間絶縁層、１６ｘ…第１凹部，１６ｙ…第２凹部、１６ｚ…コンタクトホール、１７…中間絶縁層、１７ｘ…開口部、１８…金型、１８ａ…凸部、２０ａ…シード層、２０ｂ…下側金属層、２０…下部電極、２２ａ…誘電体層、２２…誘電体層パターン、２４ａ…上側金属層、２４…上部電極、２６…第２層間絶縁層、２６ｘ…第１ビアホール，２６ｙ…第２ビアホール、２８…第２配線層、Ｃ１…第１キャパシタ、Ｃ２…第２キャパシタ。

Claims (12)

  1. 基板と、
    前記基板上に形成された絶縁層と、
    前記絶縁層に形成された凹部と、
    前記絶縁層の凹部に埋め込まれて形成された下部電極と、
    前記下部電極上に形成された誘電体層パターンと、
    前記誘電体層パターン上に形成された上部電極とを有することを特徴とするキャパシタ装置。
  2. 基板と、
    前記基板の上方に形成された下部電極と、
    前記下部電極の上に形成された絶縁層と、
    前記下部電極上の前記絶縁層の部分に形成された開口部と、
    前記絶縁層の開口部に埋め込まれて形成された誘電体層パターンと、
    前記誘電体層パターン上に形成された上部電極とを有することを特徴とするキャパシタ装置。
  3. 前記下部電極の上面と前記絶縁層の上面とは同一面となっていることを特徴とする請求項１に記載のキャパシタ装置。
  4. 前記誘電体層パターンの上面と前記絶縁層の上面とは同一面となっていることを特徴とする請求項２に記載のキャパシタ装置。
  5. 基板上に絶縁層を形成する工程と、
    前記絶縁層にインプリント法により凹部を形成する工程と、
    前記絶縁層の凹部に金属層を埋め込んで下部電極を得る工程と、
    前記下部電極上に誘電体層パターン及び上部電極が積層された構造を形成する工程とを有することを特徴とするキャパシタ装置の製造方法。
  6. 前記下部電極上に誘電体層パターン及び上部電極が積層された構造を形成する工程は、
    前記下部電極及び前記絶縁層の上に感光性の誘電体層を形成する工程と、
    前記下部電極上の誘電体層上の部分に上部電極をパターン化して形成する工程と、
    前記上部電極をマスクにして前記誘電体層を露光・現像することにより、前記上部電極の下に前記誘電体層パターンを形成する工程とを含むことを特徴とする請求項５に記載のキャパシタ装置の製造方法。
  7. 前記下部電極を得る工程において、前記下部電極の上面と前記絶縁層の上面とは同一面となって形成されることを特徴とする請求項５又は６に記載のキャパシタ装置の製造方法。
  8. 前記絶縁層の凹部に金属層を埋め込んで下部電極を得る工程は、
    前記絶縁層上及び前記凹部内にシード層を形成する工程と、
    前記シード層をめっき給電層に利用する電解めっきにより前記凹部を埋め込む前記金属層を前記シード層上に形成する工程と、
    前記金属層及び前記シード層を、前記絶縁層の上面が露出するまで研磨することにより、前記凹部内に前記金属層及び前記シード層を埋め込んで前記下部電極を得る工程とを含むことを特徴とする請求項５又は６に記載のキャパシタ装置の製造方法。
  9. 基板の上方に下部電極を形成する工程と、
    前記下部電極上に絶縁層を形成する工程と、
    前記下部電極上の前記絶縁層の部分に、インプリント法により前記下部電極が露出する開口部を形成する工程と、
    前記絶縁層の開口部に誘電体層パターンを埋め込んで形成する工程と、
    前記誘電体層パターン上に上部電極を形成する工程とを有することを特徴とするキャパシタ装置の製造方法。
  10. 前記絶縁層の開口部に誘電体層パターンを埋め込んで形成する工程は、
    前記絶縁層の前記開口部を埋め込む誘電体層を前記絶縁層上に形成する工程と、
    前記誘電体層を前記絶縁層の上面が露出するまで研磨することにより、前記凹部に前記誘電体層を埋め込んで前記誘電体層パターンを得る工程とを含むことを特徴とする請求項９に記載のキャパシタ装置の製造方法。
  11. 前記絶縁層の開口部に誘電体層パターンを埋め込んで形成する工程において、前記誘電体層パターンの上面と前記絶縁層の上面は同一面となって形成されることを特徴とする請求項９又は１０に記載のキャパシタ装置の製造方法。
  12. 前記誘電体層を形成する工程において、前記誘電体層は、ローラコータ、スクリーン印刷、又はスピンコートによって形成されることを特徴とする請求項６又は１０に記載のキャパシタ装置の製造方法。
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