JP4037711B2 - 層間絶縁膜内に形成されたキャパシタを有する半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体装置、特に多層の層間絶縁膜（以下、多層配線層と称する）内に形成されたキャパシタを有する半導体装置に関する。
【０００２】
【従来の技術】
多層配線構造を有する半導体装置が種々用いられている。近年、このような半導体装置において多層配線構造に用いられる配線としてはアルミニウム（Ａｌ）や銅（Ｃｕ）を使った配線を用いることが知られている。これらは、露光、エッチング等の難易の問題からその配線の形成方法はそれぞれ異なる。特に、銅を配線に用いる場合は、アルミニウムより低抵抗であること、エレクトロマイグレーションに強くなる等のメリットがある。一方で銅を配線に用いる場合のデメリットとしては銅が珪素（Ｓｉ）及び酸化珪素（ＳｉＯ２）中に拡散する速度が極めて大きいこと、ＣＶＤ法による成膜の見通しが暗いこと、ドライエッチングが不可能である等が知られている。
【０００３】
そこで、銅を配線に用いる場合のメリットを活かし、デメリットを効果的に排除する加工プロセスとしてダマシン法或いはデュアルダマシン法による配線の加工プロセスがある。特に、デュアルダマシン法を用いると、一つの配線層を構成する絶縁膜中にビアホールとこれに接続される配線溝部を順次エッチングにより形成しておき、その後で一度にビアホールと配線溝部に銅を埋め込むことができる。このデュアルダマシン法を用いると加工プロセス数が削減され、製造のコストダウンも可能である。
【０００４】
一方、アナログ回路等で用いるキャパシタも容量精度向上のためにポリシリコンキャパシタの代わりに、金属膜、誘電膜、及び金属膜からなるいわゆるＭＩＭキャパシタが使用されるようになってきている。従来のこの種の半導体装置を形成する工程の一例を次に説明する。
【０００５】
この種の半導体装置は半導体基板上に形成された例えばＭＯＳトランジスタを含む多層配線構造を有し、この多層配線構造の中の所定の配線層中に形成されたＭＩＭキャパシタを有する。このような構造を有する半導体装置を製造する際、まず、半導体基板中に形成された素子分離絶縁膜の間の半導体基板上にＭＯＳトランジスタのゲート絶縁膜およびゲート電極を露光、エッチングにより順次形成する。次に、ゲート絶縁膜およびゲート電極の両側の半導体基板中に、不純物イオン打込み法によりソース／ドレイン領域を形成する。その後、ゲート絶縁膜およびゲート電極を含む半導体基板全体をＣＶＤ法により例えばＳｉＯ２の第１の層間絶縁膜で覆い、ＣＭＰ法を用いてこの第１の層間絶縁膜表面を平坦化する。
【０００６】
その後、ソース／ドレイン領域上方の第１の層間絶縁膜をエッチングしてコンタクトホールを形成し、ソース／ドレイン領域上面と接触するコンタクトを形成する。さらに、第１の層間絶縁膜上に第２の層間絶縁膜を堆積し、この第２の層間絶縁膜中に上記コンタクトと結線するための第１の配線溝をエッチングにより形成し、そこに銅を埋め込み、ＣＭＰ法により平坦化を行って第１の銅配線を形成する。同様にして第１の配線が形成された第１の層間絶縁膜上に第１の銅拡散ストッパ層を堆積する。
【０００７】
次に、前記ＭＯＳトランジスタを形成した領域とは別の領域において、例えば前記第１の銅拡散ストッパ層上に、ＭＩＭキャパシタとして下部金属膜（下部電極）、誘電膜、上部金属膜（上部電極）及びエッチングストッパ材を順次堆積する。その後、上部電極を形成するために前記ストッパ材及び上部金属膜をエッチングし、更に、下部電極を形成するために誘電膜及び下部金属膜をエッチングする。次にこれらの下部電極、誘電膜、上部電極、エッチングストッパ材全体を覆って第３の層間絶縁膜を形成し、その後、この第３の層間絶縁膜中に上部電極に接続するための配線溝を形成するとともに、下部電極に至るビアホールとそれに続く配線溝を形成する。このとき、前記ＭＯＳトランジスタが形成された領域の上に形成された第３の層間絶縁膜中にも必要に応じてビアホール及びこれに接続される配線溝が形成され、これらのビアホールおよび配線溝に一度に銅が堆積される。
【０００８】
その後、第３の層間絶縁膜上に必要に応じて同様の構成を有する第４、第５の配線層が形成される。
【０００９】
以上の工程により、キャパシタと銅配線とを同一配線層内に形成した多層配線層を有する半導体装置が完成される。
【００１０】
【発明が解決しようとする課題】
以上のようにして形成される従来の半導体装置の製造プロセスにおいて、ＭＩＭキャパシタの上部電極上に銅配線を形成する際の配線溝のエッチングにより、この上部電極の一部がむき出しになったり、更に深くエッチングされて下部電極の一部まで露出されてしまうことがあった。この結果、銅の配線層と上部電極、下部電極とが接続されてしまうことがあった。更に、上部電極または下部電極が露出しないまでもそれらの側面に近接して配線溝がエッチング形成された場合は、この配線溝に形成された銅配線がこれらの電極にストレスを与え、クラックが生じることもあった。これらの結果、上部電極と下部電極とは銅配線を介してショートして漏れ電流が発生し、あるいは電極のクラックにより接続不良が生じてＭＩＭキャパシタとしての機能が失われることがあった。
【００１１】
そこでこの発明の目的は、例えば銅配線等の埋め込み配線を形成した多層配線層の中にキャパシタを形成した配線層を含み、前記配線の形成の際にキャパシタの機能を損なうことのない多層配線層内に形成されたキャパシタを有する半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、この発明の一実施形態の層間絶縁膜内に形成されたキャパシタを有する半導体装置は、基板上に順次積層された複数の層間絶縁膜と、前記複数の層間絶縁膜中の所定の層間絶縁膜内に配置され下部電極、誘電膜及び上部電極を順次積層して形成されたキャパシタと、前記所定の層間絶縁膜内に形成され前記キャパシタの少なくとも上部電極の上面に接続された第１のビアと、前記所定の層間絶縁膜の上に積層された上部層間絶縁膜内に形成され前記第１のビアの上面に接続された第２のビアと、前記第２のビアの上面に接続されて前記上部層間絶縁膜表面に埋め込み形成された配線と、を具備し、前記第１のビアは第２のビアより太く形成されていることを特徴としている。
【００１３】
また、この発明の他の実施形態の層間絶縁膜内に形成されたキャパシタを有する半導体装置は、半導体基板の第１の領域に形成された少なくとも一つの不純物拡散層と、前記半導体基板上に積層され、前記不純物拡散層に接続されたコンタクトおよび前記コンタクト上に接続された状態で埋め込み形成された第１の配線とを有する第１の層間絶縁膜を含む複数の層間絶縁膜と、前記半導体基板の前記第１の領域とは異なる第２の領域上に形成された前記複数の層間絶縁膜中の所定の層間絶縁膜中に形成され、下部電極、誘電膜、上部電極の積層構造を有するキャパシタと、前記所定の層間絶縁膜中の少なくとも前記上部電極の上面に接続された第１のビアと、前記所定の層間絶縁膜の上に積層され、その内部に、前記第１のビアに接続されかつ前記第１のビアより細く形成された第２のビアと、前記第２のビアに接続されるように埋め込み形成された第２の配線とを有する上部層間絶縁膜と、を具備することを特徴としている。
【００１４】
上記のように構成されたこの発明によれば、キャパシタの少なくとも上部電極上面に第１のビアを形成し、第１のビア上部に接続されるように前記キャパシタが形成された配線層の上層に形成された上部配線層中に第１のビアより細い第２のビアを介して埋め込み形成された例えば銅配線を配置することで、埋め込み配線の形成時にキャパシタの性能を損なうおそれがなく、前記上部電極と銅配線との間に良好な接続を行うことが可能となる。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。なお、以下に説明する実施形態の配線は銅配線を用いるが、銅以外にも配線溝を層間絶縁膜に形成し、ここに導電層を埋め込み形成するいかなる配線にもこの発明を適用できる。
【００１６】
図１の断面図は、所定の配線層中に形成されたＭＩＭキャパシタと、その上層に形成された上部配線層中に形成され前記ＭＩＭキャパシタの上部電極、下部電極に接続されたビアおよび銅配線を有するこの発明の一実施形態の断面構造を示す。これらの所定の配線層および上部配線層は図２に示された半導体基板上に形成された多層配線構造の一部を形成するものであり、以下、図１と共に、図２の断面図も参照してこの発明の一実施形態の半導体装置の構造を詳細に説明する。
【００１７】
まず、図２において、半導体基板１１の第１の領域に２個の素子分離絶縁膜１２a、１２ｂが形成される。これらの素子分離絶縁膜１２a、１２ｂの間の半導体基板１１上には例えばＳｉＯ２などのゲート絶縁膜１３およびポリシリコンなどのゲート電極１４が順次形成されている。また、素子分離絶縁膜１２a、１２ｂとゲート絶縁膜１３との間の半導体基板１１の表面領域中には２個のソース／ドレイン領域１５a、１５ｂが形成されている。これらのゲート絶縁膜１３およびゲート電極１４が形成された第１の領域とこの第１の領域とは別の後で説明する第２の領域を含んで半導体基板１１の表面全体には第１の層間絶縁膜１６が形成される。
【００１８】
層間絶縁膜１６には、一方のソース／ドレイン領域１５aの上面が露出するようにコンタクト孔１７ａが形成され、このコンタクト孔１７ａには金属、例えばタングステンが堆積されてコンタクト１７が形成されている。これらの層間絶縁膜１６およびコンタクト１７の表面はＣＭＰ法などにより平坦化されている。
【００１９】
上記第１の層間絶縁膜１６およびコンタクト１７上には第２の層間絶縁膜１８が形成されている。この第２の層間絶縁膜１８には配線溝が形成され、この配線溝にはコンタクト１７と接続されるための例えば銅配線１９が形成されている。この第２層間絶縁膜１８の上方には銅配線１９を形成している銅の拡散ストッパ２０が形成されている。この銅の拡散ストッパ膜２０上には第３の層間絶縁膜２１が形成され、この層間絶縁膜２１と拡散ストッパ２０には銅配線１９上に至るビア２２が形成され、ビア２２の上部には層間絶縁膜２１の表面部に銅配線２３が形成される。
【００２０】
そして、層間絶縁膜２１の表面には銅配線２３を形成する銅の拡散ストッパ膜２４が形成され、さらに層間絶縁膜４０が形成されている。また、必要に応じて層間絶縁膜４０には図示しないが、ビアあるいは配線が形成され、同様にして更に上層配線層が形成される。
【００２１】
次に、図１を参照して図２に示したＭＯＳトランジスタを含む多層配線構造と同時に半導体基板１１上の別の第２の領域に形成される、キャパシタを有する配線層を含む多層配線構造を説明する。
【００２２】
図１において、最下層の層間絶縁膜１６は図２に示された層間絶縁膜１６と同時に半導体基板１１上に形成されるものである。図１では層間絶縁膜１６の下の半導体基板１１が省略して示されている。この層間絶縁膜１６上に形成された層間絶縁膜１８には図２の銅配線１９とともに銅配線３０が形成されている。層間絶縁膜１８の上にも同様に銅の拡散ストッパ膜２０が形成されている。
【００２３】
この銅の拡散ストッパ膜２０の上には、例えばＴｉＮ等の下部電極（金属膜）３３と、例えばＳｉＮやＴａＮ等の誘電膜３４と、ＴｉＮ等の上部電極３５とが順次積層されてなるＭＩＭキャパシタが形成され、さらにエッチングストッパ材としての例えばＳｉＮの絶縁膜３６が上部電極３５の上に形成されている。
【００２４】
これらの下部電極３３、誘電膜３４、上部電極３５および絶縁膜３６の積層構造は層間絶縁膜２１により全体が覆われる。この層間絶縁膜２１には拡散ストッパ膜２０を貫通して銅配線３０に接続されるビア４１が形成され、このビア４１はこのビア４１上部に形成された銅配線４２に接続される。さらに、ＭＩＭキャパシタの上部電極３５の上面には太いビア５１が形成され、下部電極３３の上面には太いビア５２が形成されている。
【００２５】
さらに、層間絶縁膜２１上には、ビア５１、５２、および銅配線４２に接して銅の拡散ストッパ膜２４が形成され、さらにその上に層間絶縁膜４０が形成される。この層間絶縁膜４０中には、銅の拡散ストッパ膜２４を貫通してビア５１に接続されるビア６０ａ、およびビア５２に接続されるビア６０ｂが形成される。これらのビア６０ａ、６０ｂは層間絶縁膜２１中に形成されたビア５１、５２より細くなるように形成され、それらの上部には、銅配線６１ａ、６１ｂが形成されている。図２では図示されていないが、層間絶縁膜４０の上には、図１に示したように、銅配線６１ａ、６１ｂの上面に接する銅の拡散ストッパ膜６３が形成されている。
【００２６】
図１、図２を参照して、ＭＯＳトランジスタを含む多層配線構造中に、ＭＩＭキャパシタを有する半導体装置の構造を説明した。以下、図３（ａ）ないし図４（ｂ）を参照して図１、図２に示す構造を有する半導体装置についての製造方法の一例を詳細に説明する。
【００２７】
図３（ａ）において、半導体基板１１において図１に示したＭＩＭキャパシタが形成される領域を第２領域１１ａとし、図２に示したＭＯＳトランジスタが形成される領域を第１領域１１ｂとする。この説明においては、ＭＯＳトランジスタが形成される領域と、ＭＩＭキャパシタが形成される領域とは別の領域に形成されているが、同一領域内においてＭＯＳトランジスタの上部にＭＩＭキャパシタが形成されてもよい。
【００２８】
まず、図３（ａ）において、第１領域１１ａの基板表面を浅くエッチングし、そこに絶縁物を埋め込んで例えばＳＴＩ(shalow trench isolation)用の素子分離絶縁膜１２ａ，１２ｂを形成する。その後、素子分離絶縁膜１２ａ，１２ｂ表面を含む半導体基板１１の全面にゲート酸化膜１３を形成するための酸化膜を形成するとともに、ゲート電極１４を形成するための例えばポリシリコン膜を前記酸化膜１３の上の全面に堆積する。ポリシリコン膜の上にはフォトリソグラフィ法によりゲート部を形成するためにレジストを堆積し、所定の露光マスクを用いてレジスト上にゲート酸化膜１３、ゲート電極１４を形成するためのパターンを露光する。この露光パターンを用いてエッチングを行い、素子分離絶縁膜１２ａ，１２ｂの間の半導体基板１１の第１領域１１ａ上にはゲート酸化膜１３、ゲート電極１４が形成される。
【００２９】
次に、素子分離絶縁膜１２ａ，１２ｂとゲート酸化膜１３、ゲート電極１４との間の第１領域１１ａの半導体基板中に不純物イオン打込み法によりソース／ドレイン領域１５ａ，１５ｂが形成される。その後、半導体基板１１の全面に第１の層間絶縁膜１６が堆積される。この層間絶縁膜１６は、ＣＶＤ法により堆積され、例えばリン、或いはボロンを含んだＳｉＯ２を材料として形成されるが、ＳｉＯ２以外にＦＳＧその他の材料を用いて形成しても良く、またこれらの単一層構造を用いる代わりに複数の材料による積層構造としてもよい。
【００３０】
この第１の層間絶縁膜１６の表面はＣＭＰを用いて平坦化した後、さらに、第１の層間絶縁膜１６には、上記ゲート部の形成に用いたフォトリソグラフィ法により一方のソース／ドレイン領域１５ａに至るコンタクトホール１７ａを形成する。このコンタクトホール１７ａにはコンタクト材として例えばタングステンなどが埋め込まれ、ＣＭＰにより平坦化されて、ソース／ドレイン領域１５ａ上面と接続されたコンタクト１７が形成される。
【００３１】
その後、図３（ｂ）に示すように、第１の層間絶縁膜１６上に第２の層間絶縁膜１８が同様にして形成される。この層間絶縁膜１８の上面にはレジスト１８aを堆積し、フォトリソグラフィ法によりこのレジスト１８aをエッチングマスクとして用いて層間絶縁膜１８に前記銅配線１９，３０を形成するための配線溝１９ｂ、３０ｂを形成する。その後、上部一体に配線形成のための銅を堆積し、ＣＭＰ法により層間絶縁膜１８が露出するまで研磨して平坦化する。
【００３２】
この結果、図３（ｃ）に示すように、第１領域の層間絶縁膜１８中に銅配線１９が、第２領域の層間絶縁膜１８には銅配線３０が形成される。
【００３３】
次に、図４（ａ）に示すように、層間絶縁膜１８、銅配線１９、３０の上方に銅の拡散ストッパ膜２０を第１、第２の領域１１ａ、１１ｂ全体に堆積する。この銅の拡散ストッパ膜２０は、例えばＳｉＮにより形成される。この状態で、第２の領域１１ｂに形成された銅の拡散ストッパ膜２０上に、ＭＩＭキャパシタの下部電極３３を形成するための例えばＴｉＮを堆積し、その後、誘電膜３４用の例えばＳｉＮまたはＴａＯを堆積し、その後に上部電極３５となる例えばＴｉＮを堆積し、最後にビア形成の際にエッチングストッパ層３６となる例えばＳｉＮを堆積する。
【００３４】
その後、リソグラフィ法にてエッチングストッパ層３６、上部電極３５、誘電膜３４および下部電極３３をパターニングして形成する。まず、エッチングストッパ層となるＳｉＮ層上の全体にレジスト層を堆積する。さらにこのレジスト層上部にマスクを置き、エッチングストッパ層３６に対応してレジスト層をパターニングしてレジストマスクを形成する。次いで、この形成されたレジストマスクを用いてエッチングストッパ層３６用のＳｉＮ膜および上部電極３５用のＴｉＮ膜をエッチングし、エッチングストッパ膜３６および上部電極３５を同時に形成する。
【００３５】
次いで、上部電極３５、エッチングストッパ層３６を覆うと共に、誘電膜３４および下部電極３３を形成するためのＴｉＮ膜およびＳｉＮ膜全体を覆うレジスト膜を堆積し、同様にリソグラフィ法により誘電膜３４、及び下部電極３３がエッチングにより図示のパターンに形成される。
【００３６】
その後、第１の領域１１ａおよび、第２の領域１１ｂに形成されたＭＩＭキャパシタを覆う層間絶縁膜２１が銅の拡散ストッパ膜２０上に形成される。
【００３７】
ここで、図４（ｂ）に示すように、第１の領域１１ａでは、銅配線１９上に銅の拡散ストッパ膜２０を介して層間絶縁膜２１中に例えばデュアルダマシン法を用いてビアホール２２a及びこのビアホール２２a上部に配線溝２３aが形成される。
【００３８】
また、第２の領域１１ｂでは、例えばデュアルダマシン法により、上部電極３５上、および下部電極３３上に夫々ビアホール５１a、５２aが形成されるとともに、銅配線３０の上方に銅の拡散ストッパ膜２０を介してビアホール４１aおよびこのビアホール４１a上部に配線溝４２aが形成される。
【００３９】
その後、これらのビアホール２２a、５１a、５２a、４１aおよび配線溝２３a、４２a中には順次または一度に銅が堆積され、層間絶縁膜２１表面をＣＭＰ法により平坦化することにより図４（ｂ）に示された構造が形成される。
【００４０】
次いで、第２領域１１ｂには、図１に示したように、上記のようにして形成された層間絶縁膜２１上に銅の拡散ストッパ膜２４を介して層間絶縁膜４０が堆積される。その後、例えばデュアルダマシン法により層間絶縁膜４０中には同様にしてビア６０ａ、６０ｂおよび銅配線６１a、６１ｂが形成される。ここで、ビア６０aがビア５１より細く形成され、同じく、ビア６０ｂがビア５２ａより細く形成されるので、ビア５１，５２aに対するビア６０a、６０ｂの形成時の位置の誤差に大きな余裕を持たせることができる。
【００４１】
その後、層間絶縁膜４０の表面をＣＭＰ法により平坦化した後で、銅の拡散ストッパ膜６３が形成される。なお、図示していないが、図２の第１の領域１１ａにもこの拡散ストッパ膜６３が形成される。
【００４２】
上記のような第１の実施形態の構造では、上部電極３５、誘電膜３４、下部電極３３でなるＭＩＭキャパシタが形成された同一配線層内に上部電極３５に接続される埋め込み配線６１ａを形成しないので，埋め込み配線形成用の配線溝を形成する際のエッチングがＭＩＭキャパシタまで及ぶことはなく、従って、この埋め込み配線６１ａと上部電極３５とがショートするおそれはない。又、ビア５１がビア６０ａより太く形成されているので、両者の位置づれに対する余裕を大きく取ることができる。
【００４３】
図１に示した第１の実施形態では、ＭＩＭキャパシタの下部電極３３とコンタクトをとる銅配線６１ｂが、下部電極３３が形成されている層間絶縁膜２１中に形成された配線層の上に形成された層間絶縁膜４０中に形成された配線層に形成されているが、下部電極３３と、この下部電極３３とコンタクトをとる銅配線とを同じ層間絶縁膜の配線層に形成してもよい。なお、この構成によるとビア５１、および５２ａを太く、ビア６０ａ、および６０ｂを細く形成されているため、製造時の誤差に対して余裕を持って設計を行うことが可能となる。
【００４４】
図５は下部電極３３と、下部電極３３とコンタクトをとる配線層とが同じ配線層の層間絶縁膜２１中に形成された、この発明の第２の実施形態を示したもので、図１の第１の実施形態に対応する第２の領域１１ｂに形成されるＭＩＭキャパシタを含んだ多層配線の構造の断面図である。尚、図５において、図１に示した実施の形態と同じ部分については同一符号を付してその詳細な説明を省略する。
【００４５】
図５において、下部電極３３に接続されるビア５２ｂと、このビア５２ｂの上方に銅配線５３とを層間絶縁膜２１中に例えばデュアルダマシン法により形成する。従って、図１の実施形態ではビア６０ｂを介してビア５２aに接続された、ＭＩＭキャパシタが形成されている配線層の上層の配線層に形成されている銅配線６１ｂは、図５の実施の形態では下部電極３３とは結線されていない。図５の実施形態では、上部電極３５のみＭＩＭキャパシタが形成された配線層の上に形成される配線層に形成される銅配線６１aに細いビア６０aを介して接続される。このように、ＭＩＭキャパシタ下部電極３３と銅の拡散ストッパ膜２４間に所定の値以上の厚さの層間絶縁膜２１が形成されている場合は、下部電極３３と同じ層間絶縁膜４１中にビア５２ｂと配線部５３とを形成することが可能である。 上記のような第２の実施形態の構造では第１の実施形態と同様に、ＭＩＭキャパシタが形成された同一配線層内に上部電極３５に接続される埋め込み配線６１ａを形成しないので配線６１ａと上部電極３５とがショートするおそれはない。又、ビア５１がビア６０ａより太く形成されているので、両者の位置づれに対する余裕を大きく取ることができる。
【００４６】
また、上記第１、第２実施形態ではいずれも下部電極３３とコンタクトをとる銅配線が下部電極３３の上方に配置されているが、下部電極３３とコンタクトをとる配線が下部電極３３が形成されている配線層の下にある下層配線層中に配置されてもよい。図６はその一例を示す実施形態の断面図であり、下部電極３３とコンタクトをとる配線が、下部電極３３が形成されている配線層の直下の配線層に配置された第３の実施形態を示し、図１、図５と同様に第２の領域１１ｂに形成されたＭＩＭキャパシタを含んだ多層配線の構造の断面図である。尚、図６において、第１、第２の実施の形態と同じ部分は同一符号を用いてその詳細な説明を省略する。
【００４７】
まず、図６において、層間絶縁膜１８中に銅配線３０を形成する。その後、銅配線３０の直上の銅の拡散ストッパ膜２０がエッチングされ、銅配線３０の一部が露出する孔３３aが形成される。従って、下部電極３３を形成するために電極材料が銅の拡散ストッパ膜２０上に形成されるとき、この拡散ストッパ膜２０の孔３３aを介して上記銅配線３０と接続される。
【００４８】
ＭＩＭキャパシタが形成された後で、層間絶縁膜２１にビア５１を形成する時に同時に、例えばデュアルダマシン法によりこの銅配線３０に接続されるビア４１及びこのビア４１に接続された銅配線４２を層間絶縁膜２１中に形成する。従って、図５の実施形態に示された下部電極３３に接続されたビア５２ｂと銅配線５３とはこの図６の実施形態では用いられない。他の構成は図５の実施形態と同じである。
【００４９】
上記の第３の実施形態のような構造でも、ＭＩＭキャパシタが形成された同一配線層内に上部電極３５に接続される埋め込み配線６１ａを形成しないので配線６１ａと上部電極３５とがショートするおそれはない。又、ビア５１がビア６０ａより太く形成されているので、両者の位置づれに対する余裕を大きく取ることができる。
【００５０】
この第３の実施形態の構成によると、下部電極３３は下部電極下方の銅配線３０と接続され、その後、銅配線３０はビア４１を介し銅配線４２と接続されている。この場合はプロセスまたは構成などの何らかの都合で下部電極上にビア、またはビア並びに銅配線を形成できないときに有効である。
【００５１】
【発明の効果】
以上詳述したようにこの発明によれば、所定の配線層中に形成される例えばＭＩＭキャパシタの上部電極と、この上部電極とのコンタクトをとる銅などの配線との接続を行うために形成される配線溝の過エッチング等の原因でＭＩＭ等のキャパシタがショートする問題や、このキャパシタ上のビア／配線形成時のビア底の過エッチングによる不良を防ぐことができ、高い信頼性を持つ、多層配線層内に形成されたキャパシタを有する半導体装置を提供することが出来る。
【図面の簡単な説明】
【図１】この発明の一実施形態の、多層配線層に形成されたＭＩＭキャパシタを含んだ半導体装置の構造を示す断面図。
【図２】図１のＭＩＭキャパシタと同じ半導体基板の他の領域に形成されたＭＯＳ型素子を含む多層配線層部分の断面図。
【図３】図１および図２に示した半導体装置の製造方法の異なる工程における構造を示す断面図。
【図４】図３に続く半導体装置の製造方法の異なる工程における構造を示す断面図。
【図５】この発明の他の実施形態の半導体装置のＭＩＭキャパシタを含む多層配線構造の断面図。
【図６】この発明の更に他の実施形態の半導体装置のＭＩＭキャパシタを含む多層配線構造の断面図。
【符号の説明】
１６、１８、２１、４０…層間絶縁膜、
２０、２４、６３…銅の拡散ストッパ膜、
３０、４２、６１a、６１ｂ…銅配線、
３３…下部電極、
３４…誘電膜、
３５…上部電極、
３６…エッチングストッパ膜、
４１、５１、５２a、６０a、６０ｂ…ビア
【発明の属する技術分野】
この発明は半導体装置、特に多層の層間絶縁膜（以下、多層配線層と称する）内に形成されたキャパシタを有する半導体装置に関する。
【０００２】
【従来の技術】
多層配線構造を有する半導体装置が種々用いられている。近年、このような半導体装置において多層配線構造に用いられる配線としてはアルミニウム（Ａｌ）や銅（Ｃｕ）を使った配線を用いることが知られている。これらは、露光、エッチング等の難易の問題からその配線の形成方法はそれぞれ異なる。特に、銅を配線に用いる場合は、アルミニウムより低抵抗であること、エレクトロマイグレーションに強くなる等のメリットがある。一方で銅を配線に用いる場合のデメリットとしては銅が珪素（Ｓｉ）及び酸化珪素（ＳｉＯ２）中に拡散する速度が極めて大きいこと、ＣＶＤ法による成膜の見通しが暗いこと、ドライエッチングが不可能である等が知られている。
【０００３】
そこで、銅を配線に用いる場合のメリットを活かし、デメリットを効果的に排除する加工プロセスとしてダマシン法或いはデュアルダマシン法による配線の加工プロセスがある。特に、デュアルダマシン法を用いると、一つの配線層を構成する絶縁膜中にビアホールとこれに接続される配線溝部を順次エッチングにより形成しておき、その後で一度にビアホールと配線溝部に銅を埋め込むことができる。このデュアルダマシン法を用いると加工プロセス数が削減され、製造のコストダウンも可能である。
【０００４】
一方、アナログ回路等で用いるキャパシタも容量精度向上のためにポリシリコンキャパシタの代わりに、金属膜、誘電膜、及び金属膜からなるいわゆるＭＩＭキャパシタが使用されるようになってきている。従来のこの種の半導体装置を形成する工程の一例を次に説明する。
【０００５】
この種の半導体装置は半導体基板上に形成された例えばＭＯＳトランジスタを含む多層配線構造を有し、この多層配線構造の中の所定の配線層中に形成されたＭＩＭキャパシタを有する。このような構造を有する半導体装置を製造する際、まず、半導体基板中に形成された素子分離絶縁膜の間の半導体基板上にＭＯＳトランジスタのゲート絶縁膜およびゲート電極を露光、エッチングにより順次形成する。次に、ゲート絶縁膜およびゲート電極の両側の半導体基板中に、不純物イオン打込み法によりソース／ドレイン領域を形成する。その後、ゲート絶縁膜およびゲート電極を含む半導体基板全体をＣＶＤ法により例えばＳｉＯ２の第１の層間絶縁膜で覆い、ＣＭＰ法を用いてこの第１の層間絶縁膜表面を平坦化する。
【０００６】
その後、ソース／ドレイン領域上方の第１の層間絶縁膜をエッチングしてコンタクトホールを形成し、ソース／ドレイン領域上面と接触するコンタクトを形成する。さらに、第１の層間絶縁膜上に第２の層間絶縁膜を堆積し、この第２の層間絶縁膜中に上記コンタクトと結線するための第１の配線溝をエッチングにより形成し、そこに銅を埋め込み、ＣＭＰ法により平坦化を行って第１の銅配線を形成する。同様にして第１の配線が形成された第１の層間絶縁膜上に第１の銅拡散ストッパ層を堆積する。
【０００７】
次に、前記ＭＯＳトランジスタを形成した領域とは別の領域において、例えば前記第１の銅拡散ストッパ層上に、ＭＩＭキャパシタとして下部金属膜（下部電極）、誘電膜、上部金属膜（上部電極）及びエッチングストッパ材を順次堆積する。その後、上部電極を形成するために前記ストッパ材及び上部金属膜をエッチングし、更に、下部電極を形成するために誘電膜及び下部金属膜をエッチングする。次にこれらの下部電極、誘電膜、上部電極、エッチングストッパ材全体を覆って第３の層間絶縁膜を形成し、その後、この第３の層間絶縁膜中に上部電極に接続するための配線溝を形成するとともに、下部電極に至るビアホールとそれに続く配線溝を形成する。このとき、前記ＭＯＳトランジスタが形成された領域の上に形成された第３の層間絶縁膜中にも必要に応じてビアホール及びこれに接続される配線溝が形成され、これらのビアホールおよび配線溝に一度に銅が堆積される。
【０００８】
その後、第３の層間絶縁膜上に必要に応じて同様の構成を有する第４、第５の配線層が形成される。
【０００９】
以上の工程により、キャパシタと銅配線とを同一配線層内に形成した多層配線層を有する半導体装置が完成される。
【００１０】
【発明が解決しようとする課題】
以上のようにして形成される従来の半導体装置の製造プロセスにおいて、ＭＩＭキャパシタの上部電極上に銅配線を形成する際の配線溝のエッチングにより、この上部電極の一部がむき出しになったり、更に深くエッチングされて下部電極の一部まで露出されてしまうことがあった。この結果、銅の配線層と上部電極、下部電極とが接続されてしまうことがあった。更に、上部電極または下部電極が露出しないまでもそれらの側面に近接して配線溝がエッチング形成された場合は、この配線溝に形成された銅配線がこれらの電極にストレスを与え、クラックが生じることもあった。これらの結果、上部電極と下部電極とは銅配線を介してショートして漏れ電流が発生し、あるいは電極のクラックにより接続不良が生じてＭＩＭキャパシタとしての機能が失われることがあった。
【００１１】
そこでこの発明の目的は、例えば銅配線等の埋め込み配線を形成した多層配線層の中にキャパシタを形成した配線層を含み、前記配線の形成の際にキャパシタの機能を損なうことのない多層配線層内に形成されたキャパシタを有する半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、この発明の一実施形態の層間絶縁膜内に形成されたキャパシタを有する半導体装置は、基板上に順次積層された複数の層間絶縁膜と、前記複数の層間絶縁膜中の所定の層間絶縁膜内に配置され下部電極、誘電膜及び上部電極を順次積層して形成されたキャパシタと、前記所定の層間絶縁膜内に形成され前記キャパシタの少なくとも上部電極の上面に接続された第１のビアと、前記所定の層間絶縁膜の上に積層された上部層間絶縁膜内に形成され前記第１のビアの上面に接続された第２のビアと、前記第２のビアの上面に接続されて前記上部層間絶縁膜表面に埋め込み形成された配線と、を具備し、前記第１のビアは第２のビアより太く形成されていることを特徴としている。
【００１３】
また、この発明の他の実施形態の層間絶縁膜内に形成されたキャパシタを有する半導体装置は、半導体基板の第１の領域に形成された少なくとも一つの不純物拡散層と、前記半導体基板上に積層され、前記不純物拡散層に接続されたコンタクトおよび前記コンタクト上に接続された状態で埋め込み形成された第１の配線とを有する第１の層間絶縁膜を含む複数の層間絶縁膜と、前記半導体基板の前記第１の領域とは異なる第２の領域上に形成された前記複数の層間絶縁膜中の所定の層間絶縁膜中に形成され、下部電極、誘電膜、上部電極の積層構造を有するキャパシタと、前記所定の層間絶縁膜中の少なくとも前記上部電極の上面に接続された第１のビアと、前記所定の層間絶縁膜の上に積層され、その内部に、前記第１のビアに接続されかつ前記第１のビアより細く形成された第２のビアと、前記第２のビアに接続されるように埋め込み形成された第２の配線とを有する上部層間絶縁膜と、を具備することを特徴としている。
【００１４】
上記のように構成されたこの発明によれば、キャパシタの少なくとも上部電極上面に第１のビアを形成し、第１のビア上部に接続されるように前記キャパシタが形成された配線層の上層に形成された上部配線層中に第１のビアより細い第２のビアを介して埋め込み形成された例えば銅配線を配置することで、埋め込み配線の形成時にキャパシタの性能を損なうおそれがなく、前記上部電極と銅配線との間に良好な接続を行うことが可能となる。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。なお、以下に説明する実施形態の配線は銅配線を用いるが、銅以外にも配線溝を層間絶縁膜に形成し、ここに導電層を埋め込み形成するいかなる配線にもこの発明を適用できる。
【００１６】
図１の断面図は、所定の配線層中に形成されたＭＩＭキャパシタと、その上層に形成された上部配線層中に形成され前記ＭＩＭキャパシタの上部電極、下部電極に接続されたビアおよび銅配線を有するこの発明の一実施形態の断面構造を示す。これらの所定の配線層および上部配線層は図２に示された半導体基板上に形成された多層配線構造の一部を形成するものであり、以下、図１と共に、図２の断面図も参照してこの発明の一実施形態の半導体装置の構造を詳細に説明する。
【００１７】
まず、図２において、半導体基板１１の第１の領域に２個の素子分離絶縁膜１２a、１２ｂが形成される。これらの素子分離絶縁膜１２a、１２ｂの間の半導体基板１１上には例えばＳｉＯ２などのゲート絶縁膜１３およびポリシリコンなどのゲート電極１４が順次形成されている。また、素子分離絶縁膜１２a、１２ｂとゲート絶縁膜１３との間の半導体基板１１の表面領域中には２個のソース／ドレイン領域１５a、１５ｂが形成されている。これらのゲート絶縁膜１３およびゲート電極１４が形成された第１の領域とこの第１の領域とは別の後で説明する第２の領域を含んで半導体基板１１の表面全体には第１の層間絶縁膜１６が形成される。
【００１８】
層間絶縁膜１６には、一方のソース／ドレイン領域１５aの上面が露出するようにコンタクト孔１７ａが形成され、このコンタクト孔１７ａには金属、例えばタングステンが堆積されてコンタクト１７が形成されている。これらの層間絶縁膜１６およびコンタクト１７の表面はＣＭＰ法などにより平坦化されている。
【００１９】
上記第１の層間絶縁膜１６およびコンタクト１７上には第２の層間絶縁膜１８が形成されている。この第２の層間絶縁膜１８には配線溝が形成され、この配線溝にはコンタクト１７と接続されるための例えば銅配線１９が形成されている。この第２層間絶縁膜１８の上方には銅配線１９を形成している銅の拡散ストッパ２０が形成されている。この銅の拡散ストッパ膜２０上には第３の層間絶縁膜２１が形成され、この層間絶縁膜２１と拡散ストッパ２０には銅配線１９上に至るビア２２が形成され、ビア２２の上部には層間絶縁膜２１の表面部に銅配線２３が形成される。
【００２０】
そして、層間絶縁膜２１の表面には銅配線２３を形成する銅の拡散ストッパ膜２４が形成され、さらに層間絶縁膜４０が形成されている。また、必要に応じて層間絶縁膜４０には図示しないが、ビアあるいは配線が形成され、同様にして更に上層配線層が形成される。
【００２１】
次に、図１を参照して図２に示したＭＯＳトランジスタを含む多層配線構造と同時に半導体基板１１上の別の第２の領域に形成される、キャパシタを有する配線層を含む多層配線構造を説明する。
【００２２】
図１において、最下層の層間絶縁膜１６は図２に示された層間絶縁膜１６と同時に半導体基板１１上に形成されるものである。図１では層間絶縁膜１６の下の半導体基板１１が省略して示されている。この層間絶縁膜１６上に形成された層間絶縁膜１８には図２の銅配線１９とともに銅配線３０が形成されている。層間絶縁膜１８の上にも同様に銅の拡散ストッパ膜２０が形成されている。
【００２３】
この銅の拡散ストッパ膜２０の上には、例えばＴｉＮ等の下部電極（金属膜）３３と、例えばＳｉＮやＴａＮ等の誘電膜３４と、ＴｉＮ等の上部電極３５とが順次積層されてなるＭＩＭキャパシタが形成され、さらにエッチングストッパ材としての例えばＳｉＮの絶縁膜３６が上部電極３５の上に形成されている。
【００２４】
これらの下部電極３３、誘電膜３４、上部電極３５および絶縁膜３６の積層構造は層間絶縁膜２１により全体が覆われる。この層間絶縁膜２１には拡散ストッパ膜２０を貫通して銅配線３０に接続されるビア４１が形成され、このビア４１はこのビア４１上部に形成された銅配線４２に接続される。さらに、ＭＩＭキャパシタの上部電極３５の上面には太いビア５１が形成され、下部電極３３の上面には太いビア５２が形成されている。
【００２５】
さらに、層間絶縁膜２１上には、ビア５１、５２、および銅配線４２に接して銅の拡散ストッパ膜２４が形成され、さらにその上に層間絶縁膜４０が形成される。この層間絶縁膜４０中には、銅の拡散ストッパ膜２４を貫通してビア５１に接続されるビア６０ａ、およびビア５２に接続されるビア６０ｂが形成される。これらのビア６０ａ、６０ｂは層間絶縁膜２１中に形成されたビア５１、５２より細くなるように形成され、それらの上部には、銅配線６１ａ、６１ｂが形成されている。図２では図示されていないが、層間絶縁膜４０の上には、図１に示したように、銅配線６１ａ、６１ｂの上面に接する銅の拡散ストッパ膜６３が形成されている。
【００２６】
図１、図２を参照して、ＭＯＳトランジスタを含む多層配線構造中に、ＭＩＭキャパシタを有する半導体装置の構造を説明した。以下、図３（ａ）ないし図４（ｂ）を参照して図１、図２に示す構造を有する半導体装置についての製造方法の一例を詳細に説明する。
【００２７】
図３（ａ）において、半導体基板１１において図１に示したＭＩＭキャパシタが形成される領域を第２領域１１ａとし、図２に示したＭＯＳトランジスタが形成される領域を第１領域１１ｂとする。この説明においては、ＭＯＳトランジスタが形成される領域と、ＭＩＭキャパシタが形成される領域とは別の領域に形成されているが、同一領域内においてＭＯＳトランジスタの上部にＭＩＭキャパシタが形成されてもよい。
【００２８】
まず、図３（ａ）において、第１領域１１ａの基板表面を浅くエッチングし、そこに絶縁物を埋め込んで例えばＳＴＩ(shalow trench isolation)用の素子分離絶縁膜１２ａ，１２ｂを形成する。その後、素子分離絶縁膜１２ａ，１２ｂ表面を含む半導体基板１１の全面にゲート酸化膜１３を形成するための酸化膜を形成するとともに、ゲート電極１４を形成するための例えばポリシリコン膜を前記酸化膜１３の上の全面に堆積する。ポリシリコン膜の上にはフォトリソグラフィ法によりゲート部を形成するためにレジストを堆積し、所定の露光マスクを用いてレジスト上にゲート酸化膜１３、ゲート電極１４を形成するためのパターンを露光する。この露光パターンを用いてエッチングを行い、素子分離絶縁膜１２ａ，１２ｂの間の半導体基板１１の第１領域１１ａ上にはゲート酸化膜１３、ゲート電極１４が形成される。
【００２９】
次に、素子分離絶縁膜１２ａ，１２ｂとゲート酸化膜１３、ゲート電極１４との間の第１領域１１ａの半導体基板中に不純物イオン打込み法によりソース／ドレイン領域１５ａ，１５ｂが形成される。その後、半導体基板１１の全面に第１の層間絶縁膜１６が堆積される。この層間絶縁膜１６は、ＣＶＤ法により堆積され、例えばリン、或いはボロンを含んだＳｉＯ２を材料として形成されるが、ＳｉＯ２以外にＦＳＧその他の材料を用いて形成しても良く、またこれらの単一層構造を用いる代わりに複数の材料による積層構造としてもよい。
【００３０】
この第１の層間絶縁膜１６の表面はＣＭＰを用いて平坦化した後、さらに、第１の層間絶縁膜１６には、上記ゲート部の形成に用いたフォトリソグラフィ法により一方のソース／ドレイン領域１５ａに至るコンタクトホール１７ａを形成する。このコンタクトホール１７ａにはコンタクト材として例えばタングステンなどが埋め込まれ、ＣＭＰにより平坦化されて、ソース／ドレイン領域１５ａ上面と接続されたコンタクト１７が形成される。
【００３１】
その後、図３（ｂ）に示すように、第１の層間絶縁膜１６上に第２の層間絶縁膜１８が同様にして形成される。この層間絶縁膜１８の上面にはレジスト１８aを堆積し、フォトリソグラフィ法によりこのレジスト１８aをエッチングマスクとして用いて層間絶縁膜１８に前記銅配線１９，３０を形成するための配線溝１９ｂ、３０ｂを形成する。その後、上部一体に配線形成のための銅を堆積し、ＣＭＰ法により層間絶縁膜１８が露出するまで研磨して平坦化する。
【００３２】
この結果、図３（ｃ）に示すように、第１領域の層間絶縁膜１８中に銅配線１９が、第２領域の層間絶縁膜１８には銅配線３０が形成される。
【００３３】
次に、図４（ａ）に示すように、層間絶縁膜１８、銅配線１９、３０の上方に銅の拡散ストッパ膜２０を第１、第２の領域１１ａ、１１ｂ全体に堆積する。この銅の拡散ストッパ膜２０は、例えばＳｉＮにより形成される。この状態で、第２の領域１１ｂに形成された銅の拡散ストッパ膜２０上に、ＭＩＭキャパシタの下部電極３３を形成するための例えばＴｉＮを堆積し、その後、誘電膜３４用の例えばＳｉＮまたはＴａＯを堆積し、その後に上部電極３５となる例えばＴｉＮを堆積し、最後にビア形成の際にエッチングストッパ層３６となる例えばＳｉＮを堆積する。
【００３４】
その後、リソグラフィ法にてエッチングストッパ層３６、上部電極３５、誘電膜３４および下部電極３３をパターニングして形成する。まず、エッチングストッパ層となるＳｉＮ層上の全体にレジスト層を堆積する。さらにこのレジスト層上部にマスクを置き、エッチングストッパ層３６に対応してレジスト層をパターニングしてレジストマスクを形成する。次いで、この形成されたレジストマスクを用いてエッチングストッパ層３６用のＳｉＮ膜および上部電極３５用のＴｉＮ膜をエッチングし、エッチングストッパ膜３６および上部電極３５を同時に形成する。
【００３５】
次いで、上部電極３５、エッチングストッパ層３６を覆うと共に、誘電膜３４および下部電極３３を形成するためのＴｉＮ膜およびＳｉＮ膜全体を覆うレジスト膜を堆積し、同様にリソグラフィ法により誘電膜３４、及び下部電極３３がエッチングにより図示のパターンに形成される。
【００３６】
その後、第１の領域１１ａおよび、第２の領域１１ｂに形成されたＭＩＭキャパシタを覆う層間絶縁膜２１が銅の拡散ストッパ膜２０上に形成される。
【００３７】
ここで、図４（ｂ）に示すように、第１の領域１１ａでは、銅配線１９上に銅の拡散ストッパ膜２０を介して層間絶縁膜２１中に例えばデュアルダマシン法を用いてビアホール２２a及びこのビアホール２２a上部に配線溝２３aが形成される。
【００３８】
また、第２の領域１１ｂでは、例えばデュアルダマシン法により、上部電極３５上、および下部電極３３上に夫々ビアホール５１a、５２aが形成されるとともに、銅配線３０の上方に銅の拡散ストッパ膜２０を介してビアホール４１aおよびこのビアホール４１a上部に配線溝４２aが形成される。
【００３９】
その後、これらのビアホール２２a、５１a、５２a、４１aおよび配線溝２３a、４２a中には順次または一度に銅が堆積され、層間絶縁膜２１表面をＣＭＰ法により平坦化することにより図４（ｂ）に示された構造が形成される。
【００４０】
次いで、第２領域１１ｂには、図１に示したように、上記のようにして形成された層間絶縁膜２１上に銅の拡散ストッパ膜２４を介して層間絶縁膜４０が堆積される。その後、例えばデュアルダマシン法により層間絶縁膜４０中には同様にしてビア６０ａ、６０ｂおよび銅配線６１a、６１ｂが形成される。ここで、ビア６０aがビア５１より細く形成され、同じく、ビア６０ｂがビア５２ａより細く形成されるので、ビア５１，５２aに対するビア６０a、６０ｂの形成時の位置の誤差に大きな余裕を持たせることができる。
【００４１】
その後、層間絶縁膜４０の表面をＣＭＰ法により平坦化した後で、銅の拡散ストッパ膜６３が形成される。なお、図示していないが、図２の第１の領域１１ａにもこの拡散ストッパ膜６３が形成される。
【００４２】
上記のような第１の実施形態の構造では、上部電極３５、誘電膜３４、下部電極３３でなるＭＩＭキャパシタが形成された同一配線層内に上部電極３５に接続される埋め込み配線６１ａを形成しないので，埋め込み配線形成用の配線溝を形成する際のエッチングがＭＩＭキャパシタまで及ぶことはなく、従って、この埋め込み配線６１ａと上部電極３５とがショートするおそれはない。又、ビア５１がビア６０ａより太く形成されているので、両者の位置づれに対する余裕を大きく取ることができる。
【００４３】
図１に示した第１の実施形態では、ＭＩＭキャパシタの下部電極３３とコンタクトをとる銅配線６１ｂが、下部電極３３が形成されている層間絶縁膜２１中に形成された配線層の上に形成された層間絶縁膜４０中に形成された配線層に形成されているが、下部電極３３と、この下部電極３３とコンタクトをとる銅配線とを同じ層間絶縁膜の配線層に形成してもよい。なお、この構成によるとビア５１、および５２ａを太く、ビア６０ａ、および６０ｂを細く形成されているため、製造時の誤差に対して余裕を持って設計を行うことが可能となる。
【００４４】
図５は下部電極３３と、下部電極３３とコンタクトをとる配線層とが同じ配線層の層間絶縁膜２１中に形成された、この発明の第２の実施形態を示したもので、図１の第１の実施形態に対応する第２の領域１１ｂに形成されるＭＩＭキャパシタを含んだ多層配線の構造の断面図である。尚、図５において、図１に示した実施の形態と同じ部分については同一符号を付してその詳細な説明を省略する。
【００４５】
図５において、下部電極３３に接続されるビア５２ｂと、このビア５２ｂの上方に銅配線５３とを層間絶縁膜２１中に例えばデュアルダマシン法により形成する。従って、図１の実施形態ではビア６０ｂを介してビア５２aに接続された、ＭＩＭキャパシタが形成されている配線層の上層の配線層に形成されている銅配線６１ｂは、図５の実施の形態では下部電極３３とは結線されていない。図５の実施形態では、上部電極３５のみＭＩＭキャパシタが形成された配線層の上に形成される配線層に形成される銅配線６１aに細いビア６０aを介して接続される。このように、ＭＩＭキャパシタ下部電極３３と銅の拡散ストッパ膜２４間に所定の値以上の厚さの層間絶縁膜２１が形成されている場合は、下部電極３３と同じ層間絶縁膜４１中にビア５２ｂと配線部５３とを形成することが可能である。 上記のような第２の実施形態の構造では第１の実施形態と同様に、ＭＩＭキャパシタが形成された同一配線層内に上部電極３５に接続される埋め込み配線６１ａを形成しないので配線６１ａと上部電極３５とがショートするおそれはない。又、ビア５１がビア６０ａより太く形成されているので、両者の位置づれに対する余裕を大きく取ることができる。
【００４６】
また、上記第１、第２実施形態ではいずれも下部電極３３とコンタクトをとる銅配線が下部電極３３の上方に配置されているが、下部電極３３とコンタクトをとる配線が下部電極３３が形成されている配線層の下にある下層配線層中に配置されてもよい。図６はその一例を示す実施形態の断面図であり、下部電極３３とコンタクトをとる配線が、下部電極３３が形成されている配線層の直下の配線層に配置された第３の実施形態を示し、図１、図５と同様に第２の領域１１ｂに形成されたＭＩＭキャパシタを含んだ多層配線の構造の断面図である。尚、図６において、第１、第２の実施の形態と同じ部分は同一符号を用いてその詳細な説明を省略する。
【００４７】
まず、図６において、層間絶縁膜１８中に銅配線３０を形成する。その後、銅配線３０の直上の銅の拡散ストッパ膜２０がエッチングされ、銅配線３０の一部が露出する孔３３aが形成される。従って、下部電極３３を形成するために電極材料が銅の拡散ストッパ膜２０上に形成されるとき、この拡散ストッパ膜２０の孔３３aを介して上記銅配線３０と接続される。
【００４８】
ＭＩＭキャパシタが形成された後で、層間絶縁膜２１にビア５１を形成する時に同時に、例えばデュアルダマシン法によりこの銅配線３０に接続されるビア４１及びこのビア４１に接続された銅配線４２を層間絶縁膜２１中に形成する。従って、図５の実施形態に示された下部電極３３に接続されたビア５２ｂと銅配線５３とはこの図６の実施形態では用いられない。他の構成は図５の実施形態と同じである。
【００４９】
上記の第３の実施形態のような構造でも、ＭＩＭキャパシタが形成された同一配線層内に上部電極３５に接続される埋め込み配線６１ａを形成しないので配線６１ａと上部電極３５とがショートするおそれはない。又、ビア５１がビア６０ａより太く形成されているので、両者の位置づれに対する余裕を大きく取ることができる。
【００５０】
この第３の実施形態の構成によると、下部電極３３は下部電極下方の銅配線３０と接続され、その後、銅配線３０はビア４１を介し銅配線４２と接続されている。この場合はプロセスまたは構成などの何らかの都合で下部電極上にビア、またはビア並びに銅配線を形成できないときに有効である。
【００５１】
【発明の効果】
以上詳述したようにこの発明によれば、所定の配線層中に形成される例えばＭＩＭキャパシタの上部電極と、この上部電極とのコンタクトをとる銅などの配線との接続を行うために形成される配線溝の過エッチング等の原因でＭＩＭ等のキャパシタがショートする問題や、このキャパシタ上のビア／配線形成時のビア底の過エッチングによる不良を防ぐことができ、高い信頼性を持つ、多層配線層内に形成されたキャパシタを有する半導体装置を提供することが出来る。
【図面の簡単な説明】
【図１】この発明の一実施形態の、多層配線層に形成されたＭＩＭキャパシタを含んだ半導体装置の構造を示す断面図。
【図２】図１のＭＩＭキャパシタと同じ半導体基板の他の領域に形成されたＭＯＳ型素子を含む多層配線層部分の断面図。
【図３】図１および図２に示した半導体装置の製造方法の異なる工程における構造を示す断面図。
【図４】図３に続く半導体装置の製造方法の異なる工程における構造を示す断面図。
【図５】この発明の他の実施形態の半導体装置のＭＩＭキャパシタを含む多層配線構造の断面図。
【図６】この発明の更に他の実施形態の半導体装置のＭＩＭキャパシタを含む多層配線構造の断面図。
【符号の説明】
１６、１８、２１、４０…層間絶縁膜、
２０、２４、６３…銅の拡散ストッパ膜、
３０、４２、６１a、６１ｂ…銅配線、
３３…下部電極、
３４…誘電膜、
３５…上部電極、
３６…エッチングストッパ膜、
４１、５１、５２a、６０a、６０ｂ…ビア
Claims (4)
- 基板上に順次積層された複数の層間絶縁膜と、
前記複数の層間絶縁膜中の所定の層間絶縁膜内に配置され下部電極、誘電膜及び上部電極を順次積層して形成されたキャパシタと、
前記所定の層間絶縁膜内に形成され前記キャパシタの少なくとも上部電極の上面に接続された第１のビアと、
前記所定の層間絶縁膜の上に積層された上部層間絶縁膜内に形成され前記第１のビアの上面に接続された第２のビアと、
前記第２のビアの上面に接続されて前記上部層間絶縁膜表面に埋め込み形成された配線と、
を具備し、
前記第１のビアは第２のビアより太く形成されていることを特徴とする層間絶縁膜内に形成されたキャパシタを有する半導体装置。 - 前記所定の層間絶縁膜は、前記下部電極の上面に接続された第３のビアと、前記第３のビアの上面に接続されて前記所定の層間絶縁膜表面に埋め込み形成された配線とを有することを特徴とする請求項１に記載の層間絶縁膜内に形成されたキャパシタを有する半導体装置。
- 前記所定の層間絶縁膜内には前記キャパシタの下部電極の上面に接続された第３のビアが設けられ、
前記上部層間絶縁膜内には前記第３のビアの上面に接続された状態で形成され前記第３のビアより細い第４のビアが設けられ、
前記第２、第４のビアが前記上部層間絶縁膜の表面に埋め込み形成された第１、第２の配線と接続されることを特徴とする請求項１に記載の層間絶縁膜内に形成されたキャパシタを有する半導体装置。 - 半導体基板の第１の領域に形成された少なくとも一つの不純物拡散層と、
前記半導体基板上に積層され、前記不純物拡散層に接続されたコンタクトおよび前記コンタクト上に接続された状態で埋め込み形成された第１の配線とを有する第１の層間絶縁膜を含む複数の層間絶縁膜と、
前記半導体基板の前記第１の領域とは異なる第２の領域上に形成された前記複数の層間絶縁膜中の所定の層間絶縁膜中に形成され、下部電極、誘電膜、上部電極の積層構造を有するキャパシタと、
前記所定の層間絶縁膜中の少なくとも前記上部電極の上面に接続された第１のビアと、
前記所定の層間絶縁膜の上に積層され、その内部に、前記第１のビアに接続されかつ前記第１のビアより細く形成された第２のビアと、前記第２のビアに接続されるように埋め込み形成された第２の配線とを有する上部層間絶縁膜と、
を具備することを特徴とする層間絶縁膜内に形成されたキャパシタを有する半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002218399A JP4037711B2 (ja) | 2002-07-26 | 2002-07-26 | 層間絶縁膜内に形成されたキャパシタを有する半導体装置 |
| US10/626,592 US7242094B2 (en) | 2002-07-26 | 2003-07-25 | Semiconductor device having capacitor formed in multilayer wiring structure |
| CN03152279.3A CN1265458C (zh) | 2002-07-26 | 2003-07-28 | 具有形成在多层布线结构中电容器的半导体器件 |
| US11/762,432 US20070228573A1 (en) | 2002-07-26 | 2007-06-13 | Semiconductor device having capacitor formed in multilayer wiring structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002218399A JP4037711B2 (ja) | 2002-07-26 | 2002-07-26 | 層間絶縁膜内に形成されたキャパシタを有する半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004063667A JP2004063667A (ja) | 2004-02-26 |
| JP2004063667A5 JP2004063667A5 (ja) | 2005-01-27 |
| JP4037711B2 true JP4037711B2 (ja) | 2008-01-23 |
Family
ID=31939603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002218399A Expired - Fee Related JP4037711B2 (ja) | 2002-07-26 | 2002-07-26 | 層間絶縁膜内に形成されたキャパシタを有する半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7242094B2 (ja) |
| JP (1) | JP4037711B2 (ja) |
| CN (1) | CN1265458C (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4037711B2 (ja) * | 2002-07-26 | 2008-01-23 | 株式会社東芝 | 層間絶縁膜内に形成されたキャパシタを有する半導体装置 |
| KR100549002B1 (ko) * | 2004-02-04 | 2006-02-02 | 삼성전자주식회사 | 복층 엠아이엠 커패시터를 갖는 반도체소자 및 그것을제조하는 방법 |
| KR100564626B1 (ko) * | 2004-05-28 | 2006-03-28 | 삼성전자주식회사 | 대용량 mim 캐패시터 및 그 제조방법 |
| JP2006128309A (ja) * | 2004-10-27 | 2006-05-18 | Shinko Electric Ind Co Ltd | キャパシタ装置及びその製造方法 |
| KR100588373B1 (ko) * | 2004-12-30 | 2006-06-12 | 매그나칩 반도체 유한회사 | 반도체 소자의 형성 방법 |
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| US8405216B2 (en) * | 2005-06-29 | 2013-03-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure for integrated circuits |
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| JP4764160B2 (ja) * | 2005-12-21 | 2011-08-31 | 株式会社東芝 | 半導体装置 |
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| JP2008311504A (ja) | 2007-06-15 | 2008-12-25 | Toshiba Corp | 半導体集積回路 |
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| JP2009130207A (ja) * | 2007-11-26 | 2009-06-11 | Nec Electronics Corp | 半導体装置および半導体装置の製造方法 |
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| JP5446120B2 (ja) * | 2008-04-23 | 2014-03-19 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法及び半導体装置 |
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| US9704796B1 (en) * | 2016-02-11 | 2017-07-11 | Qualcomm Incorporated | Integrated device comprising a capacitor that includes multiple pins and at least one pin that traverses a plate of the capacitor |
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| US10446487B2 (en) * | 2016-09-30 | 2019-10-15 | Invensas Bonding Technologies, Inc. | Interface structures and methods for forming same |
| WO2018169968A1 (en) | 2017-03-16 | 2018-09-20 | Invensas Corporation | Direct-bonded led arrays and applications |
| KR102449358B1 (ko) * | 2017-08-31 | 2022-09-30 | 삼성전기주식회사 | 커패시터 부품 |
| CN107622995B (zh) * | 2017-10-09 | 2019-12-06 | 上海先进半导体制造股份有限公司 | 功率器件、mim电容及其制备方法 |
| US11169326B2 (en) | 2018-02-26 | 2021-11-09 | Invensas Bonding Technologies, Inc. | Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects |
| US11515291B2 (en) | 2018-08-28 | 2022-11-29 | Adeia Semiconductor Inc. | Integrated voltage regulator and passive components |
| US10804230B2 (en) * | 2018-10-17 | 2020-10-13 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor package and method of manufacturing the same |
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| US11762200B2 (en) | 2019-12-17 | 2023-09-19 | Adeia Semiconductor Bonding Technologies Inc. | Bonded optical devices |
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| CN112331659B (zh) * | 2020-11-06 | 2021-10-26 | 长江存储科技有限责任公司 | 半导体器件制备方法、半导体器件及三维存储器 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW377495B (en) * | 1996-10-04 | 1999-12-21 | Hitachi Ltd | Method of manufacturing semiconductor memory cells and the same apparatus |
| JPH10135425A (ja) * | 1996-11-05 | 1998-05-22 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| KR100206658B1 (ko) * | 1996-11-11 | 1999-07-01 | 이종훈 | 동기 발전기용 승강압 쵸파식 정지형 여자 시스템 |
| US6316801B1 (en) * | 1998-03-04 | 2001-11-13 | Nec Corporation | Semiconductor device having capacitive element structure and multilevel interconnection structure and method of fabricating the same |
| JP4322347B2 (ja) * | 1999-03-15 | 2009-08-26 | エルピーダメモリ株式会社 | 半導体装置およびその製造方法 |
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| JP3505465B2 (ja) | 2000-03-28 | 2004-03-08 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6417092B1 (en) * | 2000-04-05 | 2002-07-09 | Novellus Systems, Inc. | Low dielectric constant etch stop films |
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| US6794694B2 (en) * | 2000-12-21 | 2004-09-21 | Agere Systems Inc. | Inter-wiring-layer capacitors |
| JP2002270769A (ja) | 2001-03-08 | 2002-09-20 | Toshiba Corp | 半導体装置及びその製造方法 |
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| JP4947849B2 (ja) * | 2001-05-30 | 2012-06-06 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP4226804B2 (ja) * | 2001-06-25 | 2009-02-18 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6734477B2 (en) * | 2001-08-08 | 2004-05-11 | Agilent Technologies, Inc. | Fabricating an embedded ferroelectric memory cell |
| US6835974B2 (en) * | 2002-03-14 | 2004-12-28 | Jeng-Jye Shau | Three dimensional integrated circuits using sub-micron thin-film diodes |
| JP4037711B2 (ja) * | 2002-07-26 | 2008-01-23 | 株式会社東芝 | 層間絶縁膜内に形成されたキャパシタを有する半導体装置 |
| US6916722B2 (en) * | 2002-12-02 | 2005-07-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method to fabricate high reliable metal capacitor within copper back-end process |
| KR100505682B1 (ko) * | 2003-04-03 | 2005-08-03 | 삼성전자주식회사 | 금속-절연체-금속 커패시터를 포함하는 이중 다마신 배선구조 및 그 제조방법 |
-
2002
- 2002-07-26 JP JP2002218399A patent/JP4037711B2/ja not_active Expired - Fee Related
-
2003
- 2003-07-25 US US10/626,592 patent/US7242094B2/en not_active Expired - Fee Related
- 2003-07-28 CN CN03152279.3A patent/CN1265458C/zh not_active Expired - Fee Related
-
2007
- 2007-06-13 US US11/762,432 patent/US20070228573A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20040207043A1 (en) | 2004-10-21 |
| CN1484310A (zh) | 2004-03-24 |
| CN1265458C (zh) | 2006-07-19 |
| JP2004063667A (ja) | 2004-02-26 |
| US20070228573A1 (en) | 2007-10-04 |
| US7242094B2 (en) | 2007-07-10 |
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| JPH08204141A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040223 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040223 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070807 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071009 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071030 |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |