CN1265458C - 具有形成在多层布线结构中电容器的半导体器件 - Google Patents

Abstract

具有成形于多层布线结构中电容器的半导体器件，该半导体器件包含多层布线结构，该结构包括成形于基片上的许多布线层，放置在多层布线结构中预定布线层中并具有下电极、介电薄膜以及上电极的电容器、成形于预定布线层中并与电容器上部电极的顶面相连的第一通路，还有成形于堆叠在预定布线层上的上覆盖布线层中的第二通路，该第二通路成形于第一通路上。

Description

具有形成在多层布线结构中电容器的半导体器件

有关申请的交叉参照

本申请基于并要求来自编号为2002-218399的先前日本专利申请的优先权利益，该专利于2002年7月26日归档，其全部内容作为参考合并于此。

1.技术领域

本发明涉及半导体器件，具体涉及具有成形在多层布线结构中电容器的半导体器件。

2.背景技术

使用具有多层布线结构的不同半导体器件。已知道最近使用在这样半导体器件的多层布线结构中的互连布线由诸如铝(Al)和铜(Cu)这样的材料组成。使用不同的方法来形成互连布线，该互连布线依赖于这些材料是否能容易的被曝光、刻蚀或进行类似的操作。特别的，若使用铜来进行互连布线，其具有这样的优点，即提供比铝更小的电阻、与铝相比具有更佳的阻碍电迁移性能以及类似的优点。虽然这样，若使用铜来进行互连布线，应当知道其具有这样的缺点，即其以非常高的速度扩散在硅(Si)和二氧化硅(SiO₂)中，不能使用CVD过程使其适当形成薄膜，而且对其不能进行干刻蚀。

这样，为了让使用在互连布线中铜的优点被实现，而有效消除成形在硅(Si)和二氧化硅(SiO₂)中铜的缺点，使用单镶嵌工艺或双镶嵌工艺来形成铜互连布线。特别的，使用双镶嵌工艺时，可在多层布线层中的绝缘薄膜中顺序刻蚀过孔和与过孔连接的布线凹槽部分。随后，铜可被同时掩埋在过孔和布线凹槽部分中。双镶嵌工艺减少了执行过程的数量，这样就允许降低制造成本。

另一方面，对使用在模拟电路或类似装置中的电容器来说，为了改善电容精确性，已经代替多晶硅电容器而使用由金属薄膜、介电薄膜和金属薄膜组成的所谓“MIM电容器”。下面将给出形成这样半导体器件常规工艺的例子。

这样的半导体器件具有包括如成形在半导体基片上MOS晶体管的多层布线结构。该半导体器件具有随后在该多层布线结构中成形于预定布线中的MIM电容器。

当制造具有这样结构的半导体器件时，第一，要通过曝光和刻蚀，在成形于基片中的元素分离绝缘薄膜(element isolation insulating films)之间的半导体基片上顺序形成MOS晶体管的门绝缘薄膜和门电极。然后，执行杂质离子注入过程来形成门绝缘薄膜和门电极两边半导体基片中的源极/漏极区域。随后，使用CVD工艺来形成覆盖整个半导体基片包括门绝缘薄膜和门电极的第一层间绝缘SiO₂薄膜。然后，使用CMP过程使第一层间绝缘薄膜的表面纺织变平。

随后，刻蚀位于其中一个源/漏极区域中的第一层间绝缘薄膜，以形成接触孔。这样，接触点就形成了，其与源/漏极区域的顶面接触。进一步，第二层间绝缘薄膜沉积在第一层间绝缘薄膜上。然后，在第二层间绝缘薄膜中刻蚀第一布线凹槽，以便与接触点连接。铜被掩埋于第一布线凹槽中，然后使用CMP过程使其变平，以形成第一铜布线。然后，第一铜扩散阻挡层沉积在形成于第一层间绝缘薄膜中的第一铜布线中。

然后，在与已形成MOS晶体管不同的半导体基片区域中，在第一铜扩散阻挡层上，下金属薄膜(下电极的)、介电薄膜、上金属薄膜(上电极的)以及引出头部材料薄膜被顺序沉积为MIM电容器。

随后，刻蚀该引出头部材料薄膜和上部金属薄膜，以形成上部电极。进一步，刻蚀介电薄膜和下金属薄膜，以形成下电极。然后，形成第三层间绝缘薄膜以覆盖所有的下电极、介电薄膜、上电极和引出头部材料薄膜。

随后，在第三层间绝缘薄膜中形成布线凹槽以便与上电极连接。此外，过孔形成在第三层间绝缘薄膜中。该过孔通向下电极。也形成了与该过孔连接的布线凹槽。既然这样，可也按需要在成形于MOS晶体管形成区域中的第三层间绝缘薄膜中形成过孔和与该过孔连接的布线凹槽。铜同时沉积在这些过孔和布线凹槽中。

随后，按需要在第三层间绝缘薄膜上形成具有相似构造的第四和第五布线层。

通过这些步骤，就完成了具有其中电容器和铜布线成形于布线层中的多层布线结构的半导体器件。

在上述对常规半导体器件的传统制造过程中，当铜布线成形于MIM电容器的上部电极上时，布线凹槽的刻蚀可能曝光，这是不想要的。部分上部电极或刻蚀可进一步甚至进行对部分下电极的曝光。结果，该铜布线层可与上部电极或下电极相连，这是不想要的。进一步，即使避免上部和下电极被曝光，若沿着这些电极任何一个的附近刻蚀该布线凹槽，则成形于该布线层的铜布线可能压该电极，导致其破裂。结果，可通过该铜布线使上部和下电极短路，以导致泄漏电流。在其它的情况下，电极中的破裂可导致有关使MIM电容器功能退化的不好结果。

常规半导体器件的传统制造过程的一个例子是，株式会社东芝向中国专利局提交的、公开号为CN1315745、发明名称为“半导体装置及其制造方法”的发明专利申请。该专利申请的内容通过引用包含在此。

发明内容

根据本发明的一个方面，提供了一种具有成形于多层布线结构中电容器的半导体器件。所述半导体器件包含：

多层布线结构，它包括多个成形于基片上的布线层；

电容器，它被放置在所述多层布线结构中的一预定布线层中，并且具有下电极、介电薄膜和上电极；

第一通路，它成形于所述预定布线层中，并且与所述电容器之上电极的顶面相连；以及

第二通路，它成形于堆叠在所述预定布线层上的一上覆盖布线层中，所述第二通路直接成形在所述第一通路上，并且所述第二通路与掩埋在所述上覆盖布线层一表面中的第一布线相连。

根据本发明的另一个方面，提供了一种具有形成于多层布线结构中电容器的半导体器件。所述半导体器件包含：

至少一个杂质扩散层，它成形在一半导体基片的第一区域中；

多个布线层，它们堆叠在所述半导体基片上，并且包括第一布线层，所述第一布线层具有与所述杂质扩散层相连的接触件以及掩埋在所述第一布线层中并与所述接触件连接的第一布线；

电容器，它成形于所述多个布线层中的一个预定布线层中，所述预定布线层成形于与所述半导体基片之第一区域不同的第二区域上，所述电容器具有下电极、介电薄膜和上电极的堆叠结构；

第一通路，它至少成形于在所述预定布线层中形成的所述上电极上；

上部布线层，它具有堆叠在所述预定布线层上的层间绝缘薄膜；第二通路，它成形于所述层间绝缘薄膜中，与所述第一通路相连，并且其截面小于所述第一通路的截面；第二布线，它与所述第二通路相连，并被掩埋在所述上部布线层的一表面部分中。

附图说明

图1是根据本发明的实施例，包括成形于布线层中MIM电容器的半导体器件结构的截面图。

图2是包括成形于与图1所示MIM电容器形成的区域不同的半导体基片区域中的MOS类型元件的多层布线层结构的截面图。

图3是对图1和2所示半导体器件的制造过程初始步骤中结构的截面图。

图4是继续图3所示步骤的半导体器件制造步骤中结构的截面图。

图5是继续图4所示步骤的半导体器件制造步骤中结构的截面图。

图6是继续图5所示步骤的半导体器件制造步骤中结构的截面图。

图7是继续图6所示步骤的半导体器件制造步骤中结构的截面图。

图8是根据本发明的另一个实施例，包括半导体器件的MIM电容器的多层布线结构的截面图。

图9是根据本发明的又一个实施例，包括半导体器件的MIM电容器的多层布线结构的截面图。

具体实施方式

将参考附图说明本发明的实施例。下面说明的实施例使用铜布线。然而，本发明适用于由除铜之外的材料制成的任何布线，其形成掩埋在成形于层间绝缘薄膜的布线凹槽中的传导层。

<第一实施例>

图1中的截面图示出了根据本发明第一实施例的截面结构，该结构具有成形在预定布线层中的MIM电容器，以及通路和成形于形成在MIM电容器上并与该MIM电容器中的上和下电极相连的上覆盖布线层的铜布线。这些预定布线层和上覆盖布线层形成了图2中所示成形于半导体基片上多层布线结构的部分。参考图2和图1中的截面图，将给出根据本发明第一实施例的半导体器件结构的详细说明。

首先，在图2中，两个元素分离绝缘薄膜12a和12b成形于半导体基片11的第一区域。由SiO₂或类似物质构成的门绝缘薄膜13和由多晶硅或类似物质构成的门电极14被顺序成形于元素分离绝缘薄膜12a和12b之间的半导体基片11上。进一步，两个源/漏极区域15a和15b成形于两个元素分离绝缘薄膜12a和12b以及门绝缘薄膜13之间半导体基片11的表面区域中。

第一层间绝缘薄膜16成形覆盖了半导体基片的全部表面，其包含门绝缘薄膜13和门电极14成形的第一区域以及随后将说明的不同于第一区域的第二区域。

接触孔17a成形于层间绝缘薄膜16中，以便对源/漏极区域15a的顶面进行曝光。金属，如钨沉积在接触孔17a中，以形成接触点17。通过CMP过程或类似的过程使层间绝缘薄膜16和接触件17的表面变平。

第二层间绝缘薄膜18成形于第一层间绝缘薄膜16和接触件17上。布线凹槽成形于第二层间绝缘薄膜18中，以形成布线凹槽中的铜布线19，这样以便与接触点17连接。铜扩散阻挡薄膜20成形于具有铜布线19成形其中的第二层间绝缘薄膜18上。

第三层间绝缘薄膜21成形于铜扩散阻挡薄膜20上。通路22通过层间绝缘薄膜21和扩散阻挡20成形，以连接铜布线19。铜布线23成形于层间绝缘薄膜21的表面部分中和通路22上。

铜扩散阻挡薄膜24成形于层间绝缘薄膜21和铜布线23的表面上。进一步，层间绝缘薄膜40成形于铜扩散阻挡薄膜24上。此外，尽管在图中未示出通路和布线，它们可按需要随同成形于层间绝缘薄膜40上的上覆盖布线层，形成于层间绝缘薄膜40中。

现在，参考图1，将给出多层布线结构的说明，该多层布线结构包括具有同时与包括图2所示MOS晶体管的多层布线结构成形于半导体基片11第二区域中的电容器的布线层。

图1中所示最低的层间绝缘薄膜16同时与图2中所示的层间绝缘薄膜16成形于半导体基片11上。在图1中，忽略了置于层间绝缘薄膜16下的半导体基片11。成形在层间绝缘薄膜16上的层间绝缘薄膜18与铜布线30和图2中所示的铜布线19一起形成。铜扩散阻挡薄膜20也成形在层间绝缘薄膜18上。

MIM电容器成形在铜扩散阻挡20上，并通过顺序堆叠在扩散阻挡薄膜20、由如TiN制成的下电极33(金属薄膜)、由如SiN或TaO制成的介电薄膜34以及由TiN制成的上部电极35或类似的装置上来构造。进一步，由如SiN制成的绝缘薄膜36作为引出头材料成形于上部电极35上。

层间绝缘薄膜21覆盖了下电极33、介电薄膜34、上部电极35和绝缘薄膜36的整个堆叠结构。通路41成形于层间绝缘薄膜21和扩散阻挡薄膜20中以使通路41的较低端与铜布线30相连。通路41的上端与成形于通路41的铜布线42相连。进一步，厚通路51成形于上部电极35的顶面上。厚通路52也成形于下电极33的顶面上。

既然这样，该厚通路51被设置为具有这样的直径，它等于或小于图1中横截面中的MIM电容器的上部电极35的最大直径尺寸。实际上，厚通路51的直径被设置为使其每一面位于距上部电极35的相应表面末端预定的距离处。

同样的，厚通路52成形为尽可能的厚，以便位于下电极33的偏移部分OS的尖端内部，其部分在与关于上部电极35的图形中向右凸出，以使厚通路52与上部电极35的相应末端绝缘。既然这样，若通路51和52被设置为具有相同的厚度，则掩模可容易的形成，其被用来形成对通路51和52的过孔。

进一步，铜扩散阻挡薄膜24形成于与通路51和52以及成形于通路41的铜布线42相接触的层间绝缘薄膜21上。层间绝缘薄膜40进一步成形于扩散阻挡薄膜24上。通路60a和60b成形于层间绝缘薄膜40中，这样以使通路60a和60b的较低端通过铜扩散阻挡薄膜24，并分别与通路51和52相连。通路60a和60b形成比成形于层间绝缘薄膜21中的通路51和52薄。例如，通路60a和60b被设置为与成形于半导体器件中许多通路一样厚，例如，通路22和41。铜布线连线61a和61b分别在层间绝缘薄膜40中成形于通路60a和60b上。尽管图2中未示出铜扩散阻挡薄膜63，其成形于与图1中所示铜布线连线61a和61b的顶面接触的层间绝缘薄膜40上。

参考图1和2，已经给出了具有包括MOS晶体管的多层布线结构中MIM电容器的半导体器件结构的说明。参考图3到7，下面将给出制造具有图1和2所示结构半导体器件的方法例子的详细说明。

在图3中，半导体基片11具有第二区域11b和第一区域11a，在第二区域11b中形成了图1所示的MIM电容器，在第一区域11a中形成了图2所示的MOS晶体管。在说明的该实施例中，MOS晶体管和MIM电容器成形于半导体基片11上的不同区域中。然而，MIM电容器可成形于半导体基片11上相同区域内的MOS晶体管上。

首先，在图3中，在第一区域11a中对基片11表面内的预定部分进行浅刻蚀。绝缘体薄膜掩埋在被刻蚀的区域中，以形成作为STI(浅沟分离)的元素分离绝缘薄膜12a和12b。用来形成门氧化物薄膜13的氧化物薄膜成形在包括元素分离绝缘薄膜12a和12b表面的半导体基片11的全部表面。例如，用来形成门电极14的多晶硅薄膜沉积在全部氧化物薄膜13上。抗蚀薄膜(未示出)沉积在多晶硅薄膜上，以形成使用光刻过程的门电极14。预定曝光掩模被用来对形成门氧化物薄膜13和门电极14的图案进行曝光。该曝光图案被用来执行刻蚀，以在元素分离绝缘薄膜12a和12b之间半导体基片11的第一区域11a上形成门氧化物薄膜13和门电极14。

然后，通过杂质离子注入过程，源/漏极区域15a和15b成形于元素分离绝缘薄膜12a和12b之间的半导体基片11以及两个门氧化物薄膜13和门电极14中。随后，第一层间绝缘薄膜16沉积在半导体基片11的全部表面上。通过CVD过程沉积层间绝缘薄膜16，并使用包括磷或硼的材料SiO₂来形成该层间绝缘薄膜16。可使用FGS或其它的材料来代替SiO₂。作为选择，许多材料的堆叠结构可用来代替单层结构。

通过CMP使第一层间绝缘薄膜16的表面变平。进一步，执行用来形成门部分的光刻过程，以形成第一层间绝缘薄膜16中的接触孔17a，以便该接触孔17a通向源/漏极区域15a。接触点材料，如钨掩埋在接触孔17a中，然后通过CMP使该接触点材料变平，以形成与源/漏极区域15a的顶面相连的接触点17。

随后，如图4所示，第二层间绝缘薄膜18同样成形于第一层间绝缘薄膜16上，并且抗蚀薄膜18a沉积在层间绝缘薄膜18的顶面上。然后，使用作为刻蚀掩模的抗蚀薄膜18a来执行光刻过程，以形成层间绝缘薄膜18中的布线凹槽19b和30b，其中分别形成铜布线部分19和30。

随后，铜沉积在该装置的全部顶面上。然后，使用CMP过程来抛光沉积铜薄膜的顶面，并使该沉积铜薄膜的顶面变平，直到层间绝缘薄膜18被曝光。

结果，如图5所示，铜布线19成形于第一区域11a中的层间绝缘薄膜18中。铜布线30成形于第二区域11b中的层间绝缘薄膜18中。

然后，如图6所示，铜扩散阻挡薄膜20沉积在铜布线部分19和30，以及全部第一和第二区域11a和11b上。该铜扩散阻挡薄膜20由如SiN组成。在这种状态下，如用来形成MIM电容器的下电极33的TiN沉积在成形于第二区域11b上的铜扩散阻挡薄膜20上。随后，如用作介电薄膜34的SiN或TaO沉积，然后，如构成上部电极35的TiN沉积。最后，SiN沉积，其被用作当通过成形于上部电极35上时的引出头36。

随后，使用光刻过程来形成引出头材料薄膜36、上部电极35、介电薄膜34和下电极33的图案。第一，抗蚀层沉积在全部SiN层上，其作为引出头材料薄膜36。进一步，将掩模置于抗蚀层，且该抗蚀层与引出头材料薄膜36联合形成图案，以形成抗蚀掩模。然后，这样成形的抗蚀掩模被用来对引出头材料薄膜36的SiN薄膜和上部电极35的TiN薄膜进行刻蚀，以同时形成引出头材料薄膜36和上部电极35。

然后，上部电极35和引出头材料薄膜36被抗蚀薄膜覆盖，其也沉积以便覆盖用来分别形成介电薄膜34和下电极33的整个TiN薄膜和SiN薄膜。同样的，使用光刻过程将介电薄膜34和下电极33刻蚀形成阐明的图案。

随后，层间绝缘薄膜21成形于铜扩散阻挡20上，以便覆盖第一区域11a和成形于第二区域11b中的MIM电容器。

既然这样，如图7所示，在第一区域11a中，例如，使用镶嵌工艺以通过铜扩散阻挡薄膜20形成铜布线19上和层间绝缘薄膜21中的过孔22a。布线凹槽23a成形于过孔22a上。

进一步，在第二区域11b中，例如，使用双镶嵌工艺来形成上部电极35和下电极33上的过孔51a和52a。过孔41a通过铜扩散阻挡薄膜20成形于铜布线30上。布线凹槽42a成形于过孔41a上。

随后，铜顺序或同时沉积在过孔22a、51a、52a和41a以及布线凹槽23a和42a中。通过CMP过程抛光层间绝缘薄膜21的表面，并使该层间绝缘薄膜21的表面变平。图7所示的结构就这样形成了。

然后，如图1所示，在第二区域11b中，层间绝缘薄膜40通过按上述成形的层间绝缘薄膜21上的铜扩散阻挡薄膜24沉积。随后，例如，使用双镶嵌工艺来形成层间绝缘薄膜40中的通路60a和60b以及铜布线部分61a和61b。在这场合，通路60a形成比通路51薄，然而通路60b形成比通过52薄。这将对形成关于通路51和52的通路60a和60b的可能位置误差提供大的裕度。

随后，通过CMP过程使层间绝缘薄膜40的表面变平。然后，形成了铜扩散阻挡薄膜63。尽管未示出扩散阻挡薄膜63，该扩散阻挡薄膜63也成形于图2中的第一区域11a上。

在上述第一实施例的结构中，与上部电极35相连的掩埋铜布线61a未成形于与提供有MIM电容器的相同布线层中，该MIM电容器由上部电极35、介电薄膜34和下电极33组成。因此，当用来形成掩埋布线的布线凹槽成形时，刻蚀未到达MIM电容器。这就防止掩埋布线61a和上部电极35被短路。进一步，通路51形成比通路60a厚，这样就提供了对通路51和60a之间可能位置偏差的大的裕度。

在第一实施例中，如图1中所示，与MIM电容器的下电极33接触的铜布线61b成形于在层间绝缘薄膜40中形成的布线层中，该层间绝缘薄膜40成形于在层间绝缘薄膜21上形成的的布线层上，其中形成了下电极33。然而，下电极33与同下电极33接触的铜布线可成形于相同的布线层。在这种配置中，通路51的截面大于通路60a的截面。这就允许对诸如半导体器件制造阶段的掩模对准偏差这样的可能误差设计大的裕度。

<第二实施例>

图8是本发明第二实施例的截面图，其中下电极33和与该下电极33相连的布线成形于相同的层间绝缘薄膜21中或相同的布线层中。该图示出了包括成形于相应于图1中第一实施例的半导体基片(未示出)第二区域11b中的MIM电容器的多层布线结构。在图8中，用相同的参考数字表示与图1中第一实施例的那些相同的元件。这样就省略了其详细说明。

在图8中，使用双镶嵌工艺来形成与下电极33相连的通路52b和位于通路52b上的铜布线53。随后，铜布线61b不像图1中实施例，不与下电极33相连。铜布线61b成形于随后在MIM电容器成形的布线层上形成层间绝缘薄膜40的布线层中。在图8中所示的第二实施例中，仅有上部电极35通过薄通路60a与成形于在MIM电容器形成的布线层上形成的布线层中的铜布线61a相连。当层间绝缘薄膜21具有MIM电容器的下电极33和铜扩散阻挡薄膜24之间的充分厚度时，那么就可以在包含下电极33的相同层间绝缘薄膜41中形成通路52b和布线53。

在上述第二实施例的结构中，如在第一实施例的情况下，与上部电极35相连的掩埋布线61a未成形于MIM电容器形成的相同布线层中，但成形于在包含MIM电容器的布线层上形成的布线层中。这就阻止了布线层61a和上部电极35在不像以前工艺的制造过程中短路。进一步，通路51形成比通路60a厚，这样就在制造过程中提供对通路51和60a之间的可能位置偏差的大裕度。

进一步，在第一和第二实施例中，与下电极33相连的铜布线被放置在该下电极33上。然而，与该下电极33接触的铜布线可被放置在下覆盖布线层中，该下覆盖布线层在具有下电极33的MIM电容器形成的布线层下。

<第三实施例>

图9是本配置例子第三实施例的截面图。该图是截面图，其中与下电极33接触的布线被放置于直接在下电极33或MIM电容器形成的布线层下的布线层中。该图也示出了包括成形于如图1和8所示的情况下在半导体基片的第二区域11b中的MIM电容器(未示出)的多层布线结构的构造。在图9中，用相同的参考数字表示与第一或第二实施例的那些相同的元件。这样就省略了其详细说明。

在图9中，具有到达随后形成的下电极33下面位置的扩展部分的铜布线30成形于层间绝缘薄膜18中。随后，刻蚀直接在铜布线30上的铜扩散阻挡薄膜20，以形成部分铜布线30曝光的孔33a。因此，当用来形成下电极33的电极材料成形于铜扩散阻挡薄膜20上时，下电极33通过孔33a与铜布线30相连。

当MIM电容器以与第一和第二实施例情况相似的方式成形之后，与铜布线31相连的通路51、通路41以及与通路41相连的铜布线42使用如双镶嵌工艺同时成形于层间绝缘薄膜21中。因此，图9中所示的第三实施例不使用通过52b或与图8第二实施例中所示的下电极33相连的铜布线53。图9中所示的第三实施例的其它布置与图8中所示实施例的那些相同。

甚至在第三实施例的结构中，掩埋布线61a也未成形于MIM电容器形成的相同布线层中。这就阻止了布线61a和上部电极35短路。进一步，通路51成形比通路60a厚，这样就提供对通路51和60a之间可能位置偏差的大裕度。

根据图8第三实施例的配置，下电极33与位于下电极33下面的铜布线30相连，然后，铜布线30通过包含MIM电容器的层间绝缘薄膜21中的通路41与铜布线42相连。当不能以涉及该过程、配置或类似的任何原因形成通路或下电极上的通路和铜布线时，这是有效的。

如上详细所述，本发明防止诸如MIM电容器这样的电容器和金属布线由过度刻蚀导致的短路，用于形成布线凹槽，将在多层布线结构中形成的MIM电容器的上部电极与金属布线相连。进一步，当与布线相连的通过成形于电容器电极上时，可防止过孔在电容器电极的过度刻蚀缺陷。因此，可提供具有成形于多层布线结构中电容器的可靠半导体器件。

本领域的熟练技术人员可容易的了解附加优点，并进行修改。因此，本发明从广义上说，并不局限于这里所示和说明的特定细节和代表性实施例。因此，在不背离附加权利要求书和其等价物定义的通用发明概念的主旨和范围的前提下，可进行不同的修改。

Claims (11)

1.一种具有成形于多层布线结构中电容器的半导体器件，所述半导体器件包含：

多层布线结构，它包括多个成形于基片上的布线层；

电容器，它被放置在所述多层布线结构中的一预定布线层中，并且具有下电极、介电薄膜和上电极；

第一通路，它成形于所述预定布线层中，并且与所述电容器之上电极的顶面相连；以及

第二通路，它成形于堆叠在所述预定布线层上的一上覆盖布线层中，所述第二通路直接成形在所述第一通路上，并且所述第二通路与掩埋在所述上覆盖布线层一表面中的第一布线相连。

2.如权利要求1所述的半导体器件，其特征在于，所述第一通路的截面大于所述第二通路的截面。

3.如权利要求1所述的半导体器件，其特征在于，所述预定布线层具有成形于所述下电极上的第三通路，以及与所述第三通路相连并掩埋在所述预定布线层一表面中的布线。

4.如权利要求2所述的半导体器件，其特征在于，所述预定布线层具有成形于所述下电极上的第三通路，以及与所述第三通路相连并掩埋在所述预定布线层一表面中的布线。

5.如权利要求3所述的半导体器件，其特征在于，所述布线由铜制成，并且一铜扩散阻挡薄膜成形于所述预定布线层的所述表面上，以防止形成所述布线的铜扩散。

6.如权利要求4所述的半导体器件，其特征在于，所述布线由铜制成，并且一铜扩散阻挡薄膜成形于所述预定布线层的所述表面上，以防止形成所述布线的铜的扩散。

7.如权利要求1所述的半导体器件，其特征在于，在所述预定布线层中提供了成形于所述电容器之下电极上的第三通路；

在所述上覆盖布线层中提供了与所述第三通路的顶部相连且截面小于所述第三通路之截面的第四通路；以及

所述第四通路与掩埋在所述上覆盖布线层的所述表面中的第二布线相连。

8.如权利要求2所述的半导体器件，其特征在于，在所述预定布线层中提供了成形于所述电容器之下电极上的第三通路；

在所述上覆盖布线层中提供了与所述第三通路相连且截面小于所述第三通路之截面的第四通路；以及

所述第四通路与掩埋在所述上覆盖布线层的所述表面中的第二布线相连。

9.如权利要求1所述的半导体器件，其特征在于，所述电容器的下电极与掩埋在下覆盖布线层一表面中的布线相连，所述下覆盖布线层在形成电容器的所述预定布线层之下形成。

10.如权利要求书2所述的半导体器件，其特征在于，所述电容器的下电极与掩埋在下覆盖布线层一表面中的布线相连，所述下覆盖布线层在形成电容器的所述预定布线层之下形成。

11.一种具有形成于多层布线结构中电容器的半导体器件，所述半导体器件包含：

至少一个杂质扩散层，它成形在一半导体基片的第一区域中；

多个布线层，它们堆叠在所述半导体基片上，并且包括第一布线层，所述第一布线层具有与所述杂质扩散层相连的接触件以及掩埋在所述第一布线层中并与所述接触件连接的第一布线；

电容器，它成形于所述多个布线层中的一个预定布线层中，所述预定布线层成形于与所述半导体基片之第一区域不同的第二区域上，所述电容器具有下电极、介电薄膜和上电极的堆叠结构；

第一通路，它至少成形于在所述预定布线层中形成的所述上电极上；

上部布线层，它具有堆叠在所述预定布线层上的层间绝缘薄膜；第二通路，它成形于所述层间绝缘薄膜中，与所述第一通路相连，并且其截面小于所述第一通路的截面；第二布线，它与所述第二通路相连，并被掩埋在所述上部布线层的一表面部分中。

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