KR20010082647A - 집적 회로에 사용하기 위한 서로 맞물린 커패시터 구조체 - Google Patents

집적 회로에 사용하기 위한 서로 맞물린 커패시터 구조체 Download PDF

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KR20010082647A
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루센트 테크놀러지스 인크
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Abstract

본 발명은 2차원의 어레이를 구비하고 어레이의 두 차원들에서 교호로 제 1 및 제 2 전극 소자들을 갖는 커패시터 구조체를 제공하는 것으로서, 커패시터로서 기능하도록 하기 위해 제 1 전극 소자들이 인터커넥션되고 제 2 전극 소자들이 인터커넥션된다. 커패시터 구조체는 두 차원들에서 제 1 및 제 2 전극 소자들을 분리하는, 일실시예에서 실리콘 이산화물(SiO2)일 수 있는 유전 물질을 더 포함한다. 본 발명의 일실시예에서, 제 1 및 제 2 전극 소자들이 서로 맞물린 커패시터로서 기능할 수 있도록 하기 위해 제 1 전극 소자들은 제 1 인터커넥트에 의해 인터커넥션되고, 제 2 전극 소자들은 제 2 인터커넥트에 의해 인터커넥션된다.

Description

집적 회로에 사용하기 위한 서로 맞물린 커패시터 구조체{Interdigitated capacitor structure for use in an integrated circuit}
발명의 기술 분야
본 발명은 일반적으로 집적 회로에 사용하기 위한 커패시터에 관한 것으로, 더 상세하게는 집적 회로에 사용될 수 있는 서로 맞물린 전극 소자들을 갖는 커패시터 및 그 제조 방법에 관한 것이다.
발명의 배경
커패시터들과 같은 패시브(passive) 구성 요소들은 바이패싱(bypassing), 인터스테이지 연결(interstage coupling) 및 반향 회로들과 필터들과 같은 혼합-신호(mixed-signal) 응용들 및 무선-주파수(RF)에 대한 집적 회로(IC)를 설계하는데 광범위하게 사용된다. IC 제조 처리들과 관련된 비용 감소를 이루기 위한 고 레벨 집적으로의 경향으로 인해, 집적 IC 산업은 고차원의 가능한 한 품질 및 기능성을 유지하면서 가능한 큰 범위로 IC 제조 공정의 각 단계를 경제적으로 하기 위해 지속적으로 노력하고 있다.
IC들의 넓은 응용이 발견된 한 반도체 장치는 커패시터이다. IC 산업은 CMOS(complementary metal oxide semiconductor) 및 바이폴라 CMOS 디바이스들 모두에서 사용하기 위한 다양한 형태의 커패시터들이 고안되어 왔다. 발전된 IC 산업의 커패시터들의 2개의 형태들은 MOM(metal on metal) 및 POP(poly on poly) 커패시터들이다. 상기 디바이스들에 있어서, IC 산업은 아날로그 회로들에서 매우 정확한 커패시턴스 값들을 얻을 수 있다. MOM 및 POP 커패시터들의 이익은 상기 커패시터들이 좁은 영역에 대해 높은 커패시턴스를 얻을 수 있다는 것이다. MOM 커패시터들은 일반적으로 커패시터들의 전극들 중 하나의 전극으로서 작용하는 티탄 질화물(TiN) 층의 침착에 이어 티탄(Ti)의 제 1 금속층을 침착시킴으로서 실리콘 기판 상에 형성된다. 그후, 커패시터 유전 물질은 TiN 상에 침착된다. 커패시터 유전층의 다음 침착은 다른 커패시터의 전극으로서 작용하는 금속이 유전층 상에 침착되는 것이다. 그후, 여러 층이 바람직한 커패시터 구조체를 형성하기 위해 패터닝되고 에칭된다. 종종 상기 MOM 및 POP 커패시터들은 유전 물질로 개구 내에 형성될 것이다.
POP 커패시터들은 전극들 중 적어도 하나를 제외하고 MOM 커패시터들과 같은 방법으로 많은 것들에서 형성되며, 모두 그렇지 않으면 바람직한 정도의 컨덕턴스를 얻기 위해 도핑되는 폴리실리콘을 구비한다.
MOM 및 POP 커패시터들의 단점은 이와 같은 커패시터들을 형성하기 위해 사용되는 처리 단계들의 수이다. 상기 구조들 모두는 바로 부가 비용이 되는 IC 제조 처리 동안 부가적인 마스크-단계들이 필요하다. 각 처리 단계에 있어서, 집적 회로의 제조 비용이 증가하며, IC 제조 산업에 경쟁적인 시장이 존재하기 때문에 임의의 부가적인 비용은 아주 바람직하지 않다. 따라서, IC 산업은 저비용, 고품질의 집적 회로들의 시장을 제공하도록 그 처리들을 능률화하기 위한 방법들을 끊임없이 찾고 있다.
따라서, 이 기술 분야에 필요한 것은 유닛 영역당 높은 커패시턴스 값들과 정확한 커패시턴스 값들을 제공하기 위해 계속되는 커패시터 구조체가지만, 가능한 최소의 처리 단계들을 사용하여 제조될 수 있음으로써, 제조 비용을 절약할 수 있다.
발명의 개요
이 기술 분야의 상기 기술된 결함을 설명하기 위해서, 본 발명은 2차원의 어레이를 구비하고 어레이의 두 차원에서 교호로 제 1 및 제 2 전극 소자들을 갖는 커패시터 구조체를 제공한다. 제 1 전극 소자들이 인터커넥션되고 제 2 전극 소자들이 인터커넥션되어 커패시터로서 기능하도록 한다. 커패시터 구조체는 두 차원들 모두에서 제 1 및 제 2 전극 소자들을 분리하는 유전 물질을 더 구비한다. 바람직한 실시예에서, 유질 물질은 실리콘 이산화물(SiO2)일 수 있다. 그러나, 탄탈 펜토사이드 또는 실리콘 질화물과 같은 다른 공지된 반도체 유전 물질들이 사용될 수 있다. 일실시예에서, 제 1 전극 소자들은 제 1 인터커넥트에 의해 인터커넥션되고, 제 2 전극 소자들은 제 2 인터커넥트에 의해 인터커넥션된다.
따라서, 광범위하게, 본 발명은 서로 맞물린 커패시터 구조체를 제공한다. 서로 맞물린 커패시터 구조체는 커패시터 구조체의 제 1 및 제 2 전극 소자들로부터 발생하는 높은 측벽 커패시턴스의 이점을 취함으로써 커패시턴스 값들이 증가되도록 할 수 있다.
본 발명의 한 측면에 있어서, 커패시턴스 구조는 약 50㎛의 폭과 약 20fF/㎛의 값을 갖는다. 그러나, 이 기술 분야에 숙련된 사람은 커패시터 구조체의 폭이 약 50㎛보다 크거나 작을 수 있고, 20fF/㎛보다 크거나 작은 커패시턴스 값을 가질 수 있다는 것을 알고 있다.
본 발명의 다른 실시예에 있어서, 제 1 및 제 2 전극 소자들을 구리를 포함한다. 그러나, 다른 실시예에서, 제 1 및 제 2 전극 소자들은 도핑된 폴리실리콘, 알루미늄 또는 그 조합물들로 구성되는 그룹으로부터 선택된 도전 물질을 포함할 수 있다. 구리를 사용하는 실시예에서, 배리어층은 제 1 전극 소자들 및 제 2 전극 소자들 사이에 위치하며, 유전 물질들을 필요로 할 수 있다. 배리어층은 이 기술 분야에 숙련된 사람들에게 공지되어 있는 탄탈 질화물(TiN) 또는 임의의 다른 적당한 물질을 포함할 수 있다. 물론, 배리어 층이 존재하는 것은 사용되는 전극 소자의 물질 구성에 따른다. 형성될 전극으로부터 물질이 선택되면, 만일 배리어층이 필요하다면 적당한 배리어층 물질이 선택될 수 있다.
본 발명의 다른 측면은 커패시터 구조체의 제조 방법을 제공한다. 이 실시예에서, 상기 방법은, (1) 2차원의 어레이로서 어레이의 두 차수들이 교호로 제 1 및 제 2 전극 소자들을 가지며, 어레이가 커패시터로서 기능하도록 하기 위해 제 1 전극 소자들이 인터커넥션되고 제 2 전극 소자들이 인터커넥션 되는, 상기 어레이를 형성하는 단계, 및 (2) 두 차원들 모두에서 제 1 및 제 2 전극 소자들 사이에 유전 물질을 형성하는 단계를 포함한다.
다른 측면에 있어서, 본 발명은 IC를 제공한다. 이 특정 실시예는 CMOS 또는 바이폴라 장치를 형성하는, 일실시예일 수 있는 반도체 웨이퍼 기판에 위치하는트렌지스터들을 포함한다. IC는 또한 트랜지스터들 위에 배치된 유전층들 내에 위치된 인터커넥트들을 포함한다. 인터커넥트들은 동작 IC를 형성하기 위해 함께 트랜지스터들과 접속한다. 단지 상기에 기술된 것과 같은 커패시터 구조체는 또한 이 특정 실시예에 포함된다.
전술한 것은 광범위한 것이라기 보다는 본 발명의 바람직하고 다른 특징들의 개요적인 것이므로, 이 기술 분야에 숙련된 사람들은 이하 본 발명의 상세한 설명을 더 잘 이해할 수 있을 것이다. 본 발명의 청구범위의 대상을 형성하는 본 발명의 부가적인 특징들은 이하에서 설명될 것이다. 이 기술 분야에 숙련된 사람들은 본 발명의 목적을 수행하기 위해 다른 구조들을 설계하거나 수정하기 위한 기초로서 개시된 개념과 특정 실시예를 쉽게 사용하기에 적당할 것이다. 이 기술분야에 숙련된 사람들은 또한 광범위한 형태로 본 발명의 정신 및 범위를 벗어나지 않고 동등한 구조들을 실현할 수 있다.
도 1은 본 발명에 의해 커버되는 커패시터 구조체의 일반적인 개략도.
도 2a는 커패시터 구조체의 한 층의 평면도.
도 2b는 커패시터 구조체의 다중 층의 평면도.
도 3은 행간 구성 요소와 영역 구성 요소를 더 포함하는 도 1에 도시된 것과 같은 2차원 어레이의 단면도.
도 4는 집적 회로에 위치하는 도 1 내지 도 3에 도시된 커패시터 구조체를 도시하는 도면.
도 4a 내지 도 4c는 집적 회로 내의 커패시터를 형성하는 단계를 도시하는 도면.
도 5는 소정 영역에 대해 서로 맞물린 커패시터의 사용으로 얻어진 커패시턴스 대 같은 영역을 갖는 스택(stacked) 컨덕터의 사용으로 얻어진 커패시턴스의 증가를 나타내는 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
110 : 제 1 전극 소자 120 : 제 2 전극 소자
130 : 유전 물질 210 : 제 1 인터커넥트
220 : 제 2 인터커넥트 310 : 행간 구성 요소
본 발명의 더 완전한 이해를 위하여, 이하 상세한 설명은 첨부 도면을 참조하여 이루어진다.
상세한 설명
먼저 도 1을 참조하면, 본 발명에 의해 커버되는 커패시터 구조체(100)의 간단한 개략도의 일 실시예가 도시되어 있다. 커패시터 구조체(100)는 제 1 전극 소자들(110)("A"로서 나타냄) 및 제 2 전극 소자들(120)("B"로서 나타냄)을 포함한다. 도시된 것과 같이, 제 1 전극 소자들(110) 및 제 2 전극 소자들(120)은 서로맞물린 커패시터 구조체를 형성하기 위해 2차원 배열에서 교호로 나타난다. 도시된 실시예에서, 제 1 전극 소자들(110) 및 제 2 전극 소자는 적어도 두 차원들에서 교호로 나타난다. 예시적으로, x와 y 차원에서 교대되는 도 1에 도시된 것과 같은 커패시터 구조체(100)가 보여진다. 물론, 교호되는 패턴은 상기 2개의 특정 차원으로 한정되지 않는다. 이 기술 분야에 숙련된 사람들은 명백히 어레이의 각 차원의 전극 소자들의 수가 설계 요구사항 및 바람직한 정도의 커패시턴스에 따라 변할 것이라는 것을 알 수 있다.
물론 전극 소자들(110, 120)은 도전 물질을 포함한다. 바람직한 일실시예에서, 도전 물질은 구리를 포함한다. 그러나, 대안적인 실시예에서 전극 소자들(110, 120)은 도핑된 폴리실리콘, 알루미늄 또는 티탄을 포함할 수 있다. 제 1 및 제 2 전극 소자들의 구성은 각각 서로로부터 변할 수 있다. 즉, 그들의 구성이 동일할 필요는 없다. 예를 들어, 하나의 전극은 도핑된 폴리실리콘일 수 있고 다른 전극은 구리일 수 있으며, 또는 한 전극은 알루미늄이지만 다른 전극은 TiN일 수 있다. 도전 물질들 및 유전 물질들의 선택은 응용에 따르며 이 기술 분야에 숙련된 사람들에게 잘 공지되어 있다.
모든 차원에서, 제 1 전극 소자들(110)과 제 2 전극 소자들(120) 사이에는 유전 물질(130)이 위치한다. 본 발명의 일실시예에서, 유전 물질은 실리콘 이산화물(SiO2)이다. 그러나, 이 기술 분야에 숙련된 사람은 탄탈 펜토사이트(Ta2O5) 또는 실리콘 질화물(SiN)과 같은 다른 유전 물질들이 사용될 수도 있다는 것을 알 수 있다. 도 1에 도시된 것과 같이, 유전 물질(130)은 수평면과 수직면을 따라 전극 소자들(110, 120) 사이에 퍼져있다. 따라서, 커패시턴스는 이들 두 축을 따라 제공된다.
도 2a를 참조하면, 도 1의 커패시터 구조체(100)의 한 층(200)의 평면도가 도시되어 있다. 이 평면도는 x-차원 및 y-차원으로 커패시터 구조체(100)를 도시한다. 도 2a는 제 1 전극 소자들(110)과 제 2 전극 소자들(120)을 도시한다. 도시된 것과 같이, 제 1 전극 소자들(110)은 제 1 인터커넥트(210)에 의해 인터커넥션된다. 또한, 도시된 것과 같이, 제 2 전극 소자들(120)은 제 2 인터커넥트(220)에 의해 인터커넥션된다. 전극 소자들(110, 120)은 각각 대항 인터커넥트들(220, 210)과 접촉하지 않도록 오프셋되어 있다. 따라서, 전극 소자들(110, 120)과 인터커넥트들(210, 220)은 서로 맞물린 커패시터를 형성하도록 결합한다. 이 기술 분야에 숙련된 사람은 명백히 다른 층들이 도 2b에 나타낸 것과 같이 층(200) 위에 위치할 수 있는 전극 소자들(110, 120)을 각각 갖는다는 것을 알 수 있다.
도 2b를 참조하면, 커패시터 구조체(100)의 다중 층(230)의 평면도가 도시되어 있다. 도 2b는 각각 그 위에 놓인 제 2 전극 소자들(120)과 제 1 전극 소자들(110)을 갖는 도 2a의 제 1 전극 소자들(110)과 제 2 전극 소자들(120)을 도시하고 있다. 제 1 및 제 2 전극 소자들(110, 120)은 각각 제 1 및 제 2 인터커넥트 구조들(210, 220)과 어떻게 접속되는지를 도시하기 위해 사선이 그어져 있다.
도 3을 참조하면, 행간 구성 요소(310)와 영역 구성 요소(320)를 더 포함하는 도 1에 도시된 것과 같은 2차원 어레이의 개략 단면도가 도시되어 있다. 이 기술 분야에 숙련된 사람은 표준 커패시터는 영역 구성 요소만을 가지고 있다는 것을알고 있다. 그러나, 도시된 커패시터 구조체(100)는 행간 구성 요소(310)와 영역 구성 요소(320)를 모두 가지고 있고 서로 맞물린 커패시터의 커패시턴스 밀도에 대해 이론적으로 기여하기 때문에, 커패시터 구조체(100)는 유닛 영역당 더 큰 커패시턴스 값들을 제공할 수 있다.
도 4를 참조하면, IC(400) 내에 위치하는 도 1 내지 도 3에 도시된 커패시터 구조체(100)의 부분 단면도가 도시되어 있다. 또한, 도 4는 접촉부들 또는 비어들(vias)(415)에 의해 인터커넥트들(420)에 접속되는 트랜지스터(410)가 도시되어 있다. 유전층들(430)은 IC의 여러 층들과 절연된다. 도시된 것과 같이, 트랜지스터(410)는 반도체 웨이퍼 기판(일반적으로 418로 나타냄) 상에 위치하고, 유전층(430) 내에 위치하는 인터 커넥트들(420)은 IC 회로(400) 내의 다른 층들의 트랜지스터(410)와 접속한다. 이 기술 분야에 숙련된 사람은 트랜지스터들(410), 인터커넥트들(420), 첩촉부 또는 비어들(415) 및 유전층들(430)이 어떻게 제조되는지 알고 있다. 또한, 다중 커패시터 구조체들(100), 트랜지스터들(410), 인터커넥트들(420) 및 유전층들(430)이 일반적으로 IC(400)를 형성하기 위해 어떻게 결합되는지도 이해할 수 있다.
각 레벨 상의 제 1 및 제 2 전극 소자들(110, 120)은 인터커넥트들(420)이 형성되는 것과 동일한 금속층으로부터 효율적으로 형성될 수 있다. 이것은 커패시터 구조체(100)를 IC(400)에 결합하는 것을 달성할 뿐만 아니라, 부가적인 처리 단계들과 그 부가 비용 없이 이루어진다. 그러나, 만일 바람직하다면, 제 1 및 제 2 전극 소자들(110, 120)은 처리 단계들이 분리되어 형성될 수 있다.
도 4의 참조로서 계속되는 4a 내지 도 4c를 참조하면, IC(400)의 대표적인 레벨 상의 제 1 및 제 2 전극들(110, 120)을 제조하기 위한 처리 시퀀스의 일실시예가 도시되어 있다. 배리어층(440)은 바람직한 레벨에서 유전층(435)에 선택적으로 침착된다. 배리어층(440a)은 일반적으로 다른 구조들 사이에서 확산이 발생하는 것이 바람직하다. 상기에 기술된 것과 같이, 일실시예일 수 있는 제 1 및 제 2 전극 구조들(110, 120)은 구리를 포함한다. 이와 같은 실시예에서, TaN과 같은 배리어층(440a)은 바람직하게 확산을 방지하기 위해서 사용된다. 다른 실시예에서, 제 1 및 제 2 전극 구조들(110, 120)은 알루미늄을 포함할 수 있고, 이와 같은 실시예들에서 배리어층(440a)은 TiN을 포함할 수 있다. 이 기술 분야에 숙련된 사람은 서로 다른 구성을 갖는 다른 배리어층들이 선택된 전극 구조의 물질 구성에 따라 필요하거나 또는 전혀 필요하지 않을 수 있다는 것을 이해할 수 있다.
금속층(420a)은 종래에는 배리어층(440a) 상에서 화학 기상 증착(CVD) 처리 또는 물리 기상 증착(PVD) 처리에 의해 침착되었으며, 제 2 배리어층(445a)은 금속층(420a) 상에 침착된다. 바람직한 실시예들에 있어서, 제 2 배리어층(445a)은 배리어층(440a)과 같은 배리어층 물질로 구성될 것이다. 그러나, 어떤 실시예들에서, 상기 배리어층은 서로 다르다. 그후, 포토레지스트(450)가 금속층(420a) 상에 침착된다. 포토레지스트(450)는 인터커넥트들(420)의 영상들뿐만 아니라 제 1 및 제 2 전극 소자들(110, 120)의 영상들을 포함하는 마스크(도시되지 않음)를 통해 노출된다. 그후, 포토레지스트는 종래에 포토레지스트에 의해 커버되도록 배치된, 인터커넥트(420)와 커패시터 구조체(100)의 제 1 및 제 2 전극 소자들(110, 120)의영역들을 남겨두고, 현상되고 제거된다. 그후, 포토레지스트(450)에 의해 커버되지 않은 영역들이 에칭되고, 남은 포토레지스트(450)는 도 4c에 도시된 것과 같이 인터커넥트(420)와 제 1 및 제 2 전극 소자들(110, 120)을 남겨두고 제거된다. 그후, 다른 유전층이 다음 금속 레벨을 위해 베이스를 형성하도록 이 구조들 상에 침착된다. 도 4c는 단지 하나의 레벨의 인터커넥트(420)와 전극 소자들(110, 120)의 한층을 도시하며, 배리어층들(440, 445)이 존재한다. 이것은 단지 도시하기 위한 것이며, 이 기술 분야에 숙련된 사람들은 물질 파라미터들이 필요할 경우 각 레벨에 존재할 수 있는 배리어층을 이해할 수 있다. 즉, 배리어층(440)은 디바이스 설계 요구사항들에 따라, 배리어층(440)은 많거나 적은 인터커넥트들(420)과 전극 소자들(110, 120)의 위 또는 아래에 위치할 수 있다.
도 4를 참조하면, 커패시터 구조체(100)는 어레이의 두 방향에서 제 1 및 제 2 전극 소자들(110, 120)을 분리시키는 유전 물질로서 집적 회로(400) 내의 유전층들(430)을 사용한다. 커패시터 구조체(100)를 집적 회로에 일체화시키기 위해서, 인터커넥트들을 형성하기 위해 필요한 단계들을 통해 요구되는 어떠한 부가적인 단계들도 필요하지 않다. 단지 차이점은 포토레지스트를 현상하기 위해 사용되는 전극 소자들(110, 120)를 부가하는 것을 허가하는 다른 마스크이다. 따라서, 집적 회로의 각 레벨은 다중 인터커넥트들(420)을 형성하는 상기 방식으로 제조되고, 같은 제조 단계동안 교호적인 제 1 및 제 2 전극 소자들(110, 120)의 다중 층들이 제조된다.
도 1 내지 도 4와 관련하여, 이 기술 분야에 숙련된 사람들은 제 1 전극 소자들(110)과 제 2 전극 소자들(120)을 도시하기 위해 사용된 다른 사선들이 반드시 서로 다른 물질 구성을 나타내는 것이 아니라는 것을 알 수 있다. 그러나, 서로 다른 사선은 제 1 전극 소자들(110)을 제 2 전극 소자들(120)로부터 분리하기 위해, 모든 제 1 전극 소자들이 제 1 인터커넥트(210)(도 2a)에 의해 인터커넥션되고 모든 제 2 전극 소자들이 제 2 인터커넥트(220)(도 2a)에 의해 인터커넥션된다.
도 5를 참조하면, 소정의 영역에 대해 O로 표시된 서로 맞물린 커패시터를 사용하여 얻어진 커패시턴스의 증가 대 같은 영역을 갖는 X로 나타낸 스택 컨덕터를 사용하여 얻어진 커패시턴스의 증가를 나타내는 그래프를 도시하고 있다. 도 5로부터 얻을 수 있는 것은 약 50㎛의 폭 갖고 약 20fF/㎛의 커패시턴스 값을 갖는 약 25개의 전극 소자들로 이루어진 커패시터 구조체가다. 그러나, 이 기술 분야에 숙련된 사람들은 약 20fF/㎛보다 크거나 작을 수 있는 커패시턴스 값을 제공하도록 커패시터 구조체의 폭과 전극 소자들의 수가 증가되거나 감소될 수 있다는 것을 이해할 수 있을 것이다. 또한, 그래프는 소정 영역에 대해서, 서로 맞물린 커패시터 구조체(100)(도 4)가 스택 커패시터보다 큰 커패시턴스 값을 제공한다는 것을 명백히 나타낸다.
본 발명이 상세하게 설명되었지만, 이 기술분야에 숙련된 사람들은 광범위한 형태로 본 발명의 정신 및 범위를 벗어나지 않고 다양한 변경들, 대용들 및 변형들이 있을 수 있다는 것을 이해할 것이다.
본 발명을 통해, 2차원의 어레이를 구비하고 어레이의 두 차원에서 교호로제 1 및 제 2 전극 소자들을 갖는 커패시터 구조체를 제공하며, 제 1 전극 소자들이 인터커넥션되고 제 2 전극 소자들이 인터커넥션되어 서로 맞물린 커패시터 커패시터 구조체를 제공함으로써, 제 1 및 제 2 전극 소자들로부터 발생하는 높은 측벽 커패시턴스의 이점을 취하여 커패시턴스 값들이 증가되도록 할 수 있다.

Claims (25)

  1. 커패시터 구조체에 있어서,
    2차원의 어레이로서, 상기 어레이의 두 차원들에서 교호로 제 1 및 제 2 전극 소자들을 가지며, 상기 어레이가 커패시터로서 기능하도록 하기 위해 상기 제 1 전극 소자들이 인터커넥션되고 상기 제 2 전극 소자들이 인터커넥션되는, 상기 어레이, 및
    상기 두 차원에서 상기 제 1 및 제 2 전극 소자들을 분리하는 유전 물질을 포함하는, 커패시터 구조체.
  2. 제 1 항에 있어서, 상기 제 1 전극 소자들은 제 1 인터커넥트에 의해 인터커넥션되고, 상기 제 2 전극 소자들은 제 2 인터커넥트에 의해 인터커넥션되는, 커패시터 구조체.
  3. 제 1 항에 있어서, 상기 유전 물질은 실리콘 이산화물인, 커패시터 구조체.
  4. 제 1 항에 있어서, 상기 커패시터 구조체는 약 50㎛의 폭과 약 20fF/㎛의 커패시턴스 값을 갖는, 커패시터 구조체.
  5. 제 1 항에 있어서, 상기 제 1 및 제 2 전극 소자들은 구리를 포함하는, 커패시터 구조체.
  6. 제 5 항에 있어서, 상기 제 1 및 제 2 전극 소자들 사이에 위치하는 배리어층과, 상기 유전 물질을 더 포함하는, 커패시터 구조체.
  7. 제 6 항에 있어서, 상기 배리어층은 탄탈 질화물을 포함하는, 커패시터 구조체.
  8. 제 1 항에 있어서, 상기 제 1 및 제 2 전극 소자들은,
    도핑된 폴리실리콘,
    티탄 질화물, 및
    알루미늄으로 이루어진 그룹으로부터 선택된 도전 물질을 포함하는, 커패시터 구조체.
  9. 커패시터 구조체 제조 방법에 있어서,
    2차원의 어레이로서, 상기 어레이의 두 차원들에서 교호로 제 1 및 제 2 전극 소자들을 가지며, 상기 어레이가 커패시터로서 기능하도록 하기 위해 상기 제 1 전극 소자들이 인터커넥션되고 상기 제 2 전극 소자들이 인터커넥션되는, 상기 어레이를 형성하는 단계, 및
    상기 두 차원들에서 상기 제 1 및 제 2 전극 소자들 사이에 유절 물질을 형성하는 단계를 포함하는, 커패시터 구조체 제조 방법.
  10. 제 9 항에 있어서, 상기 어레이를 형성하는 단계는 제 1 인터커넥트에 의해 상기 제 1 전극 소자들을 인터커넥션하고, 제 2 인터커넥트에 의해 상기 제 2 전극 소자들을 인터커넥션하는 것을 구비하는, 커패시터 구조체 제조 방법.
  11. 제 9 항에 있어서, 상기 제 1 및 제 2 전극 소자들 사이에 유전 물질을 형성하는 단계는 실리콘 이산화물을 형성하는 것을 구비하는, 커패시터 구조체 제조 방법.
  12. 제 9 항에 있어서, 상기 커패시터 구조체를 제조하는 방법은, 약 50㎛의 폭으로 상기 커패시터 구조체를 제조하는 것을 구비하고, 상기 커패시터 구조체는 약 20fF/㎛의 커패시턴스 값을 갖는, 커패시터 구조체 제조 방법.
  13. 제 9 항에 있어서, 상기 어레이를 형성하는 단계는 제 1 및 제 2 전극 소자들을 구리로 형성하는 것을 구비하는, 커패시터 구조체 제조 방법.
  14. 제 13 항에 있어서, 상기 제 1 및 제 2 전극 소자들 사이에 위치하는 배리어층과, 상기 유전 물질을 형성하는 것을 더 포함하는, 커패시터 구조체 제조 방법.
  15. 제 14 항에 있어서, 배리어층을 형성하는 단계는 배리어층을 탄탈 질화물로 형성하는 것을 구비하는, 커패시터 구조체 제조 방법.
  16. 제 9 항에 있어서, 어레이를 형성하는 단계는,
    도핑된 폴리실리콘,
    티탄 질화물, 및
    알루미늄으로 이루어진 그룹으로부터 선택된 도전 물질을 포함하는 제 1 및 제 2 전극 소자들을 형성하는 것을 구비하는, 커패시터 구조체 제조 방법.
  17. 집적 회로에 있어서,
    반도체 웨이퍼 기판 상에 위치하는 트랜지스터들,
    상기 트랜지스터들 상에 배치된 유전층들 내에 위치하는 인터커넥트들로서, 상기 집적 회로를 형성하기 위해 상기 트랜지스터들을 접속하는, 상기 인터커넥터들, 및
    2차원 어레이로서, 상기 어레이의 두 차원들에서 교호로 제 1 및 제 2 전극 소자들을 가지며, 상기 어레이가 커패시터로서 기능하도록 하기 위해 상기 제 1 전극 소자들이 인터커넥션되고 상기 제 2 전극 소자들이 인터커넥션되는, 상기 어레이와,
    상기 두 차원들에서 상기 제 1 및 제 2 전극 소자들을 분리하는 유전 물질을 구비하는 커패시터 구조체를 포함하는, 집적 회로.
  18. 제 17 항에 있어서, 상기 제 1 전극 소자들은 제 1 인터커넥트에 의해 인터커넥션되고, 상기 제 2 전극 소자들은 제 2 인터커넥트에 의해 인터커넥션되는, 집적 회로.
  19. 제 17 항에 있어서, 상기 유전 물질은 실리콘 이산화물인, 집적 회로.
  20. 제 17 항에 있어서, 상기 커패시터 구조체는 약 50㎛의 폭과 약 20fF/㎛의 커패시턴스 값을 갖는, 집적 회로.
  21. 제 17 항에 있어서, 상기 제 1 및 제 2 전극 소자들은 구리를 포함하는, 집적 회로.
  22. 제 21 항에 있어서, 상기 제 1 및 제 2 전극 소자들 사이에 위치하는 배리어층과, 상기 유전 물질을 더 포함하는, 집적 회로.
  23. 제 22 항에 잇어서, 상기 배리어층은 탄탈 질화물을 포함하는, 집적 회로.
  24. 제 17 항에 있어서, 상기 제 1 및 제 2 전극 소자들은,
    도핑된 폴리실리콘,
    티탄 질화물, 및
    알루미늄으로 이루어진 그룹으로부터 선택된 도전 물질을 포함하는, 집적 회로.
  25. 제 17 항에 있어서, 상기 트랜지스터들은 CMOS(complementary metal oxide semiconductor) 디바이스 또는 바이폴라 CMOS 디바이스를 형성하는, 집적 회로.
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