JP6831067B2 - 容量性半導体素子 - Google Patents

Description

本発明は、容量性半導体素子に関するものである。

集積回路の分野では、配線間容量を利用したＭｅｔａｌ−Ｏｘｉｄｅ−Ｍｅｔａｌ容量（以下、「ＭＯＭ」という。）が使用されている（例えば、特許文献１）。ＭＯＭは、例えばＭｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ（ＭＩＭ）容量と比較して、容量密度が高い等の利点がある。

特許第４５２５９６５号公報

特許文献１に記載されているＭＯＭの構成では、櫛の歯状に配置され互いに配線間容量を構成する２つの電極配線において、一方の電極配線の直下に分離酸化膜を配置し、他方の電極配線の直下に活性領域を配置することが開示されている。しかしながら、特許文献１の構成によれば、２つの電極において生ずる寄生容量にアンバランスが生じる可能性がある。

また、ＭＯＭの設計時において、製造後の寄生容量をより正確にシミュレーションでき、ＭＯＭの容量値のリニアリティを確保することが望まれている。

本発明は、このような事情に鑑みてなされたものであって、寄生容量成分も考慮し、より正確に設計を行うことのできる容量性半導体素子を提供することを目的とする。

本発明の第１態様は、互いにカップリングして配線間容量を構成する複数のフィンガ配線と、所定の前記フィンガ配線を互いに接続する共通配線とを有するメタル層に構成されたＭＯＭキャパシタと、前記メタル層が積層されたシリコン基板表面において、積層方向から見たときに前記フィンガ配線のパターンと少なくとも１部が重なり、前記フィンガ配線のパターンと合同または相似の第１パターンを有するゲート電極と、前記シリコン基板表面において、積層方向から見たときに前記フィンガ配線のパターンと少なくとも１部が重なり、前記フィンガ配線のパターンと合同または相似の第２パターンを有するシリコン領域と、を備える容量性半導体素子である。

上記のような構成によれば、ＭＯＭを構成するフィンガ配線に対応して、ゲート電極が、シリコン基板表面において、積層方向から見たときにフィンガ配線のパターンと少なくとも１部が重なり、フィンガ配線のパターンと合同または相似の第１パターンを有する構成として設けられる。また、ＭＯＭを構成するフィンガ配線に対応して、シリコン領域が、シリコン基板表面において、積層方向から見たときにフィンガ配線のパターンと少なくとも１部が重なり、フィンガ配線のパターンと合同または相似の第２パターンを有する構成として設けられる。すなわち、フィンガ配線とゲート電極及びシリコン領域との間の寄生容量を、各フィンガ配線において統一化することができる。これにより、ＭＯＭの電極間における寄生容量のアンバランス性を低減することができる。また、各フィンガ配線における寄生容量が統一化されているため、ＭＯＭの設計時において製造後の寄生容量を見積もり易くなり、また、寄生容量成分も含んでＭＯＭの容量値におけるリニアリティを向上させることが可能となる。従って、寄生容量成分も考慮してより正確に設計を行うことが可能となる。

上記容量性半導体素子において、前記フィンガ配線における長手方向の中心軸と、前記第１パターンにおける長手方向の中心軸と、前記第２パターンにおける長手方向の中心軸とは、積層方向から見たときに一致していることとしてもよい。

上記のような構成によれば、フィンガ配線における長手方向の中心軸と、第１パターンにおける長手方向の中心軸と、第２パターンにおける長手方向の中心軸とが、積層方向から見たときに互いに一致するため、各フィンガ配線における寄生容量をより正確に統一化することができる。すなわち、寄生容量成分も考慮してより正確に設計を行うことが可能となる。

上記容量性半導体素子において、前記ゲート電極は、前記シリコン基板表面において、積層方向から見たときに前記共通配線のパターンと少なくとも１部が重なり、前記共通配線のパターンと合同または相似の第３パターンを有し、前記シリコン領域は、前記シリコン基板表面において、積層方向から見たときに前記共通配線のパターンと少なくとも１部が重なり、前記共通配線のパターンと合同または相似の第４パターンを有することとしてもよい。

上記のような構成によれば、ＭＯＭを構成する共通配線に対応して、ゲート電極が、シリコン基板表面において、積層方向から見たときに共通配線のパターンと少なくとも１部が重なり、共通配線のパターンと合同または相似の第３パターンを有する構成として設けられる。また、ＭＯＭを構成する共通配線に対応して、シリコン領域が、シリコン基板表面において、積層方向から見たときに共通配線のパターンと少なくとも１部が重なり、共通配線のパターンと合同または相似の第４パターンを有する構成として設けられる。すなわち、共通配線とゲート電極及びシリコン領域との間の寄生容量を統一化することができる。これにより、寄生容量成分も考慮してより正確に設計を行うことが可能となる。

上記容量性半導体素子において、前記共通配線における長手方向の中心軸と、前記第３パターンにおける長手方向の中心軸と、前記第４パターンにおける長手方向の中心軸とは、積層方向から見たときに一致していることとしてもよい。

上記のような構成によれば、共通配線における長手方向の中心軸と、第３パターンにおける長手方向の中心軸と、第４パターンにおける長手方向の中心軸とが、積層方向から見たときに互いに一致するため、寄生容量成分も考慮してより正確に設計を行うことが可能となる。

上記容量性半導体素子において、前記シリコン領域は、導電性の領域であることとしてもよい。

上記のような構成によれば、シリコン領域は導電性の領域であるため、フィンガ配線に対して寄生容量を発生させるが、各フィンガ配線に対応して設けられるため、各フィンガ配線の寄生容量を統一化させることができる。

上記容量性半導体素子において、前記シリコン領域は、拡散層により構成されていることとしてもよい。

上記のような構成によれば、シリコン領域は拡散層により構成されているため、フィンガ配線に対して寄生容量を発生させるが、各フィンガ配線に対応して設けられるため、各フィンガ配線の寄生容量を統一化させることができる。

上記容量性半導体素子において、前記シリコン領域により挟まれた領域には、ＳＴＩが構成されていることとしてもよい。

上記のような構成によれば、ＳＴＩにより構成された領域とフィンガ配線との間の寄生容量を小さくすることができる。

本発明によれば、寄生容量成分も考慮してより正確に設計を行うことができるという効果を奏する。

本発明の一実施形態に係る容量性半導体素子の断面図である。 本発明の一実施形態に係るＭＯＭの配線パターンを示した図である。 参考例における容量性半導体素子の断面図である。 参考例における容量性半導体素子の等価回路を示す図である。 本発明の一実施形態に係るＭＯＭのゲート電極のパターンの平面図である。 本発明の一実施形態に係るＭＯＭのシリコン領域のパターンの平面図である。 本発明の一実施形態に係る容量性半導体素子のＳＴＩ溝形成工程を示した図である。 本発明の一実施形態に係る容量性半導体素子のＳＴＩ溝埋込工程を示した図である。 本発明の一実施形態に係る容量性半導体素子のＳＴＩ−ＣＭＰ平坦化工程を示した図である。 本発明の一実施形態に係る容量性半導体素子のＷＥＬＬ形成工程を示した図である。 本発明の一実施形態に係る容量性半導体素子のゲートパターン形成工程を示した図である。 本発明の一実施形態に係る容量性半導体素子のイオン注入工程を示した図である。 本発明の一実施形態に係る容量性半導体素子の絶縁膜形成工程を示した図である。 本発明の一実施形態に係る容量性半導体素子のＣＭＰ平坦化工程を示した図である。 本発明の一実施形態に係る容量性半導体素子のコンタクト形成工程を示した図である。 本発明の一実施形態に係る容量性半導体素子の第１メタル形成工程を示した図である。 本発明の一実施形態に係る容量性半導体素子の第２メタル形成工程を示した図である。 本発明の一実施形態に係る容量性半導体素子のゲート電極及びシリコン領域のパターンの平面図である。

以下に、本発明に係る容量性半導体素子の一実施形態について、図面を参照して説明する。
図１は、本発明の一実施形態に係る容量性半導体素子１の断面図である。図１に示すように、本実施形態に係る容量性半導体素子１は、配線領域ＬＡと、配線領域ＬＡが積層されたシリコン基板Ｓｕｂとを有している。

配線領域ＬＡには、互いにカップリングして配線間容量を構成する複数のフィンガ配線（メタル配線）ＦＬと、所定のフィンガ配線ＦＬを互いに接続する共通配線（メタル配線）ＣＬとを有するメタル層に構成されたＭＯＭキャパシタが構成されている。具体的には、配線領域ＬＡには、シリコン基板Ｓｕｂの表面に対して所定距離離れた位置にシリコン基板Ｓｕｂの表面に対して平行に遠心する平面（層）が構成されている。すなわち、配線領域ＬＡには、シリコン基板Ｓｕｂの表面に対して積層方向に複数の平面（層）が設けられている。なお、積層方向とは、シリコン基板Ｓｕｂに対して配線領域ＬＡの各層が積層される方向であり、シリコン基板Ｓｕｂの表面に対して垂直な方向（垂線方向）である。

図１に示すように、各平面が規定されている層を、シリコン基板Ｓｕｂの表面から近い順に、Ｍ１層（メタル層）、Ｍ２層（メタル層）とし、シリコン基板Ｓｕｂの表面とＭ１層の間の層をＣＴ（ｃｏｎｔａｃｔ）層とし、Ｍ１層とＭ２層の間をＶ（ｖｉａ ｈｏｌｅ）層とする。なお、メタル層の層数については上記に限定されない。

Ｍ１層及びＭ２層は、メタル層であり、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）などの金属やポリシリコンなどで構成されるメタル配線を構成可能な層である。なお、各配線間は、絶縁体により充填されている。絶縁体は、例えば、ＴＥＯＳ（Ｔｅｔｒａ Ｅｒｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、ＢＰＴＥＯＳ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｏｕｓ Ｔｅｔｒａ Ｅｒｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、ＦＳＧ（Ｆ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）や、リンやボロンが所定の濃度でドープされたシリコン酸化膜やシリコン窒化膜で構成されている。

Ｍ１層及びＭ２層には、ＭＯＭ（ＭＯＭ容量）を構成するためのメタル配線が構成されている。なお、本実施形態では、Ｍ１層とＭ２層に同一パターンの配線が敷設されている場合を一例として説明する。なお、Ｍ１層とＭ２層の配線が同一でなく、例えば各電極に対応したフィンガ配線ＦＬが交互に敷設されている構成等であっても同様に適用することができる。

Ｍ１層には、図２に示すようにＭＯＭを構成する配線パターンが構成されている。ＭＯＭを構成する配線は、フィンガ配線ＦＬと、共通配線ＣＬとで構成されている。フィンガ配線ＦＬは、互いにカップリングして配線間容量を構成する配線である。共通配線ＣＬは、所定のフィンガ配線ＦＬを互いに接続するための配線である。ＭＯＭを構成する場合には、等間隔で平行に配置された複数のフィンガ配線ＦＬを、交互に共通配線ＣＬに接続することによって、共通配線ＣＬに接続されたフィンガ配線ＦＬ（電極Ａ側）と、共通配線ＣＬに接続されたフィンガ配線ＦＬ（電極Ｂ側）とが互いに容量結合する。すなわち、電極Ａと電極Ｂとの間で配線間容量が構成されることにより、ＭＯＭ構造の容量素子が構成される。

ＭＯＭは配線間の容量結合を利用したものであるため、フィンガ配線ＦＬの長さＬｆ、フィンガ配線ＦＬ間の距離Ｓｆ、及びフィンガ配線ＦＬの数Ｎｆをパラメータとして容量値を調整することが可能となる。例えば、フィンガ配線ＦＬの長さＬｆを長くするほど容量結合する面積が増え、容量が増加する。フィンガ配線ＦＬ間の距離Ｓｆを短くするほど、容量結合が強くなり、容量が増加する。フィンガ配線ＦＬの数Ｎｆを多くするほど、容量結合する面積が増え、容量が増加する。

なお、Ｍ２層においてもＭ１層のメタルパターンと同様のパターンの配線が構成されている。同一パターンとは、積層方向から見て、Ｍ１層のメタルパターンとＭ２層のメタルパターンとが一致（もしくは略一致）することである。

Ｖ層は、積層方向に隣接する両側のメタル層のメタル配線を互いに接続するためのビアホールが設けられる層である。Ｍ１層の配線とＭ２層のメタル配線とは、間のＶ層に設けられたビアホールによって互いに接続されている。すなわち、このようにして各メタル層における配線が接続され、電極Ａと電極Ｂとが構成される。

ＣＴ層は、積層方向に隣接するシリコン基板Ｓｕｂの表面とメタル層のメタル配線を互いに接続するためのコンタクトが設けられる層である。

シリコン基板Ｓｕｂは、表面において、ＭＯＭの配線パターンに対応したゲート電極ＤＧ等のダミーが配置される。シリコン基板Ｓｕｂの表面には、ＭＯＳトランジスタ等が構成されるが、ＭＯＭの直下に動作するトランジスタが配置されるとＭＯＭの容量が変動してしまう可能性がある。このため、容量値に正確性が要求されるＭＯＭの直下には、トランジスタは配置されない。なお、デカップリングコンデンサ用のＭＯＭなど、容量値に正確性が要求されないような容量性素子であれば、直下に動作するトランジスタを構成可能である。しかしながら、ＭＯＭの直下の領域以外の領域にトランジスタ等が構成されている場合には、ＣＴ層を平坦に構成してＭ１層等においてより正確に配線（平坦配線）を行うために、ＭＯＭの直下の領域にもダミーとしてゲート電極ＤＧ等が所定の密度を満足するように配置される。ＭＯＭの配線を構成する層の平坦性を保つことで、ＭＯＭの容量値の正確性を向上させることができる。

しかしながら、ＭＯＭの直下のシリコン基板Ｓｕｂ上に配置されたダミーと、フィンガ配線ＦＬ等の位置関係に応じて、ＭＯＭの各電極における寄生容量にアンバランスが生じたり、各フィンガ配線ＦＬにおける寄生容量がそれぞれ異なる可能性がある。例えば参考例として図３に示すように、ＭＯＭの配線に対して基板表面にダミーのゲート電極ＤＧｅとシリコン領域ＤＡｅとを構成した場合には、電極Ｅ１に対応した配線Ｌ１と電極Ｅ２に対応した配線Ｌ２における寄生容量Ｃｅｐがそれぞれ異なる。具体的には、配線Ｌ１とゲート電極ＤＧｅとの間の距離の方が、配線Ｌ２とゲート電極ＤＧｅとの間の距離よりも短くなるため、配線Ｌ１とゲート電極ＤＧｅとの間の寄生容量Ｃｅｐが大きくなる。図４は、図３の参考例のＭＯＭの等価回路を表した図である。図４のように、図３の参考例における構造では、電極Ｅ１と電極Ｅ２との間における配線の配線間容量結合による容量Ｃｅと、ダミーとの間の寄生容量Ｃｅｐ１と寄生容量Ｃｅｐ２が生じ、それぞれの寄生容量にアンバランスが生じる（Ｃｅｐ１≠Ｃｅｐ２）。また、各フィンガ配線ＦＬにおける寄生容量がそれぞれ異なる。このため、特定の電極に対する寄生容量を小さく設計できたとしても、アンバランス等が生じ、ＭＯＭの設計において寄生容量成分も考慮してより正確に行うことが困難であった。

そこで、本実施形態における容量性半導体素子１の構造では、ＭＯＭを構成する配線に対応して、シリコン基板Ｓｕｂ上にダミーのゲート電極ＤＧ等をデザインする。具体的には、シリコン基板Ｓｕｂには、図１に示すように、ゲート電極（ダミーゲート）ＤＧと、シリコン領域（ダミー活性領域）ＤＡとが構成される。ＭＯＭを構成する配線に対応してダミーのゲート電極ＤＧ等をデザインすることで、図１のＣｐのように、各配線において生ずる寄生容量値を統一化することができる。

ゲート電極ＤＧは、ＣＴ層の平坦化のためにＭＯＭの直下に配置されるダミーパターンであり、ＭＯＳトランジスタ等と同様に、シリコン基板Ｓｕｂに対してシリコン酸化膜からなる絶縁体とメタルやポリシリコンからなるゲート電極ＤＧとを有している。

ゲート電極ＤＧは、メタル層が積層されたシリコン基板Ｓｕｂの表面において、積層方向から見たときにフィンガ配線ＦＬのパターンと少なくとも１部が重なり、フィンガ配線ＦＬのパターンと合同または相似の第１パターンＰ１を有する。具体的には、フィンガ配線ＦＬにおける長手方向の中心軸と、第１パターンＰ１における長手方向の中心軸とが、積層方向から見たときに一致するように配置されている。特に第１パターンＰ１は、シリコン基板Ｓｕｂの表面に対して最も近いメタル層（Ｍ１層）のフィンガ配線ＦＬに対応して構成されることが好ましい。

なお、ゲート電極ＤＧについては、各フィンガ配線ＦＬにおいて発生する寄生容量が等しくなるように構成されていれば、フィンガ配線ＦＬにおける長手方向の中心軸と、第１パターンＰ１における長手方向の中心軸とが、積層方向から見たときにずれが生じていてもよい。本実施形態では、フィンガ配線ＦＬにおける長手方向の中心軸と、第１パターンＰ１における長手方向の中心軸とが、積層方向から見たときに一致するように配置されている場合であって、第１パターンＰ１がフィンガ配線ＦＬのパターンと相似の場合を例として説明する。なお、第１パターンＰ１がフィンガ配線ＦＬのパターンと合同の場合についても同様に適用できる。

また、ゲート電極ＤＧは、シリコン基板Ｓｕｂの表面において、積層方向から見たときに共通配線ＣＬのパターンと少なくとも１部が重なり、共通配線ＣＬのパターンと合同または相似の第３パターンＰ３を有している。具体的には、共通配線ＣＬにおける長手方向の中心軸と、第３パターンＰ３における長手方向の中心軸とが、積層方向から見たときに一致するように配置されている。特に第３パターンＰ３は、シリコン基板Ｓｕｂの表面に対して最も近いメタル層（Ｍ１層）の共通配線ＣＬに対応して構成されることが好ましい。

なお、ゲート電極ＤＧについては、各共通配線ＣＬにおいて発生する寄生容量が等しくなるように構成されていれば、共通配線ＣＬにおける長手方向の中心軸と、第３パターンＰ３における長手方向の中心軸とが、積層方向から見たときにずれが生じていてもよい。本実施形態では、共通配線ＣＬにおける長手方向の中心軸と、第３パターンＰ３における長手方向の中心軸とが、積層方向から見たときに一致するように配置されている場合であって、第３パターンＰ３が共通配線ＣＬのパターンと相似の場合について説明する。なお、第３パターンＰ３が共通配線ＣＬのパターンと合同の場合についても同様に適用できる。

図５に、シリコン基板Ｓｕｂの表面に生成されたゲート電極ＤＧの配線パターンの平面図（積層方向から見た図）の一例を示す。なお、図５では、Ｍ１層における配線パターン（フィンガ配線ＦＬ（Ｍ１）及び共通配線ＣＬ（Ｍ１））を重ねて示している。本実施形態では、第１パターンＰ１がフィンガ配線ＦＬに対して相似比が１より大きく、第３パターンＰ３が共通配線ＣＬに対して相似比が１より大きい場合を示している。このように、各フィンガ配線ＦＬに対して等しくダミーのゲート電極ＤＧが構成されるため、各フィンガ配線ＦＬに対する寄生容量を等しくすることができる。また、共通配線ＣＬにおいても、生ずる寄生容量を等しくすることができる。

なお、第１パターンＰ１は、フィンガ配線ＦＬと合同の場合や相似であって相似比が１未満の場合であっても、各フィンガ配線ＦＬに対して等しくダミーのゲート電極ＤＧが構成されるため、寄生容量を等しくすることができる。また、第３パターンＰ３についても、同様に、共通配線ＣＬと合同の場合や相似であって相似比が１未満の場合としてもよい。また、第１パターンＰ１と第３パターンＰ３は、独立してデザイン可能である。

シリコン領域ＤＡは、導電性の領域（活性領域）であり、例えば拡散層である。シリコン領域ＤＡに挟まれた領域には、シリコン酸化膜からなるＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）が形成されている。換言すると、シリコン基板Ｓｕｂの表面は、シリコン領域ＤＡでない部分にはＳＴＩが生成されている。

シリコン領域ＤＡは、メタル層が積層されたシリコン基板Ｓｕｂの表面において、積層方向から見たときにフィンガ配線ＦＬのパターンと少なくとも１部が重なり、フィンガ配線ＦＬのパターンと合同または相似の第２パターンＰ２を有する。具体的には、フィンガ配線ＦＬにおける長手方向の中心軸と、第２パターンＰ２における長手方向の中心軸とが、積層方向から見たときに一致するように配置されている。特に第２パターンＰ２は、シリコン基板Ｓｕｂの表面に対して最も近いメタル層（Ｍ１層）のフィンガ配線ＦＬに対応して構成されることが好ましい。

なお、シリコン領域ＤＡについては、各フィンガ配線ＦＬにおいて発生する寄生容量が等しくなるように構成されていれば、フィンガ配線ＦＬにおける長手方向の中心軸と、第２パターンＰ２における長手方向の中心軸とが、積層方向から見たときにずれが生じていてもよい。本実施形態では、フィンガ配線ＦＬにおける長手方向の中心軸と、第２パターンＰ２における長手方向の中心軸とが、積層方向から見たときに一致するように配置されている場合であって、第２パターンＰ２がフィンガ配線ＦＬのパターンと相似の場合を例として説明する。なお、第２パターンＰ２がフィンガ配線ＦＬのパターンと合同の場合についても同様に適用できる。

また、シリコン領域ＤＡは、シリコン基板Ｓｕｂの表面において、積層方向から見たときに共通配線ＣＬのパターンと少なくとも１部が重なり、共通配線ＣＬのパターンと合同または相似の第４パターンＰ４を有している。具体的には、共通配線ＣＬにおける長手方向の中心軸と、第４パターンＰ４における長手方向の中心軸とが、積層方向から見たときに一致するように配置されている。特に第４パターンＰ４は、シリコン基板Ｓｕｂの表面に対して最も近いメタル層（Ｍ１層）の共通配線ＣＬに対応して構成されることが好ましい。

なお、シリコン領域ＤＡについては、各共通配線ＣＬにおいて発生する寄生容量が等しくなるように構成されていれば、共通配線ＣＬにおける長手方向の中心軸と、第４パターンＰ４における長手方向の中心軸とが、積層方向から見たときにずれが生じていてもよい。本実施形態では、共通配線ＣＬにおける長手方向の中心軸と、第４パターンＰ４における長手方向の中心軸とが、積層方向から見たときに一致するように配置されている場合であって、第４パターンＰ４が共通配線ＣＬのパターンと相似の場合について説明する。なお、第４パターンＰ４が共通配線ＣＬのパターンと合同の場合についても同様に適用できる。

図６に、シリコン基板Ｓｕｂの表面に生成されたシリコン領域ＤＡの配線パターンの平面図（積層方向から見た図）の一例を示す。なお、図６では、Ｍ１層における配線パターン（フィンガ配線ＦＬ（Ｍ１）及び共通配線ＣＬ（Ｍ１））を重ねて示している。本実施形態では、第２パターンＰ２がフィンガ配線ＦＬに対して相似比が１より大きく、第４パターンＰ４が共通配線ＣＬに対して相似比が１より大きい場合を示している。このように、各フィンガ配線ＦＬに対して等しくダミーのゲート電極ＤＧが構成されるため、各フィンガ配線ＦＬに対する寄生容量を等しくすることができる。また、共通配線ＣＬにおいても、生ずる寄生容量を等しくすることができる。

なお、第２パターンＰ２は、フィンガ配線ＦＬと合同の場合や相似であって相似比が１未満の場合であっても、各フィンガ配線ＦＬに対して等しくダミーのゲート電極ＤＧが構成されるため、寄生容量を等しくすることができる。また、第４パターンＰ４についても、同様に、共通配線ＣＬと合同の場合や相似であって相似比が１未満の場合としてもよい。また、第２パターンＰ２と第４パターンＰ４は、独立してデザイン可能である。

すなわち、ゲート電極ＤＧにおける第１パターンＰ１と、ゲート電極ＤＧにおける第３パターンＰ３と、シリコン領域ＤＡにおける第２パターンＰ２と、シリコン領域ＤＡにおける第４パターンＰ４とは、合同や相似の形状をそれぞれ独立してデザインすることができる。

次に、本実施形態における容量性半導体素子１の製造方法（プロセスフロー）の一例について図面を参照して説明する。
図７−１７は、容量性半導体素子１の各製造工程を示した図である。なお、各図においては左側にＭＯＭを形成（ＭＯＭ形成領域Ｃａｐ）し、右側にトランジスタを形成（トランジスタ形成領域Ｔｒ）する場合を示している。図７は、ＳＴＩ溝形成工程を示した図である。図８は、ＳＴＩ溝埋込工程を示した図である。図９は、ＳＴＩ−ＣＭＰ平坦化工程を示した図である。図１０は、ＷＥＬＬ形成工程を示した図である。図１１は、ゲートパターン形成工程を示した図である。図１２は、イオン注入工程を示した図である。図１３は、絶縁膜形成工程を示した図である。図１４は、ＣＭＰ平坦化工程を示した図である。図１５は、コンタクト形成工程を示した図である。図１６は、第１メタル形成工程を示した図である。図１７は、第２メタル形成工程を示した図である。

まず、図７に示されるように、ＳＴＩ溝形成工程が行われる。ＳＴＩ溝形成工程では、シリコン基板Ｓｕｂ上にＳＴＩを形成しない部分にレジストパターンＬＰを形成し、エッチング処理を行うことによってレジストパターンＬＰを形成していない部分に溝（トレンチ）を掘る。溝の形成が終了するとレジストパターンＬＰは除去される。なお、シリコン基板Ｓｕｂの表面における平坦性が悪化しないように、ＳＴＩと活性領域（ＳＴＩを構成していない領域）との比率が設定される。また、溝にはＳＴＩが形成されるため、ＳＴＩ以外の領域が上述した第２パターンＰ２及び第４パターンＰ４を有するように溝が形成される。

図８のＳＴＩ溝埋込工程では、シリコン酸化膜を形成し、形成した溝を埋める。溝に形成されたシリコン酸化膜はＳＴＩとなる。なお、ＳＴＩ溝埋込工程では、ＣＶＤ法等が用いられる。

図９のＳＴＩ−ＣＭＰ平坦化工程では、シリコン基板Ｓｕｂの表面を研磨等し、溝の中だけにシリコン酸化膜を残し、他のシリコン酸化膜を除去する。

図１０のＷＥＬＬ形成工程では、シリコン基板Ｓｕｂの表面に対して不純物をドープしてウェルを形成する。例えばボロン等の不純物をドープすることでＰウェルを形成する。また、リン等の不純物をドープすることによってＮウェルを形成する。図１０では、ＭＯＭを形成するシリコン基板Ｓｕｂに対してリンをドープしてＮウェルを形成する場合を示している。

図１１のゲートパターン形成工程では、シリコン基板Ｓｕｂの表面に対して、ゲート電極ＤＧを構成する。なお、ゲート電極ＤＧは、ＭＯＭ形成領域Ｃａｐではダミーのゲート電極ＤＧであり、トランジスタ形成領域Ｔｒでは、トランジスタの制御に用いられるゲートＧである。ゲート電極ＤＧは、シリコン基板Ｓｕｂの表面において、絶縁体（シリコン酸化膜）が積層され、さらに電極（メタルやポリシリコン）が積層され構成される。ＭＯＭ形成領域Ｃａｐでは、ゲート電極ＤＧは、上述した第１パターンＰ１及び第３パターンＰ３を有するように構成される。

なお、トランジスタ形成領域Ｔｒにおいては、例えばエクステンション（低濃度不純物ドレイン）が形成される。図１１では、Ｄ１にリン等の不純物が注入され（ｎ−ＬＤＤ）、Ｄ２にボロン等の不純物が注入される（ｐ−ＬＤＤ）。

図１２のイオン注入工程では、ソース／ドレインを形成するために不純物をドープする。具体的には、ｎ−ソース／ドレインにリン等の不純物がドープされ、ｐ−ソース／ドレインにボロン等の不純物がドープされる。

図１３の絶縁膜形成工程では、シリコン基板Ｓｕｂの表面にＣＶＤ法等により厚いシリコン酸化膜ＩＦを形成する。シリコン基板Ｓｕｂの表面は、ゲート電極ＤＧによって微小に凹凸があるため、図１３のようにシリコン酸化膜ＩＦは平坦とならない。

図１４のＣＭＰ平坦化工程では、形成したシリコン酸化膜の表面を研磨して平坦化する。すなわち、平坦なＣＴ層が形成される。なお、ダミーのゲート電極ＤＧやシリコン領域（活性領域）ＤＡを適切な密度で構成していないと、ＣＭＰ平坦化工程における平坦化に悪影響を及ぼし、以降の工程で形成される同じ層のフィンガ配線ＦＬが平坦にならずＭＯＭの精度にも影響を及ぼす。本実施形態では、ＭＯＭ形成領域Ｃａｐにおいてもダミーを設けているため、ＣＴ層は平坦に形成される。

図１５のコンタクト形成工程では、ＣＴ層において所定の位置にコンタクトを形成する。コンタクトは、例えば絶縁膜にコンタクトホールを形成しタングステン等を埋め込み形成される。コンタクトは、例えば、ドランジスタのゲートやソース、ドレインの各電極と外部とを導通させるために形成される。

図１６の第１メタル形成工程では、Ｍ１層におけるメタル配線を形成する。Ｍ１層において、ＭＯＭ形成領域Ｃａｐにはフィンガ配線ＦＬや共通配線ＣＬが図２のようなパターンで形成される。また、ドランジスタ領域においても、予めデザインしたパターンの配線がＭ１層に形成される。Ｍ１層における配線以外の領域は、絶縁膜が形成される。なお、Ｍ１層の上面（絶縁膜）は以降の配線形成のために平坦化される。

図１７の第２メタル形成工程では、Ｍ２層における配線を形成する。Ｍ２層において、ＭＯＭ形成領域Ｃａｐにはフィンガ配線ＦＬや共通配線ＣＬが図２と同様のパターンで形成される。また、ドランジスタ領域においても、予めデザインしたパターンの配線がＭ２層に形成される。Ｍ２層における配線以外の領域は、絶縁膜が形成される。なお、Ｍ２層の上面（絶縁膜）は以降の配線形成のために平坦化される。

なお、Ｍ１層とＭ２層の間のＶ層においては、Ｍ１層における所定の配線とＭ２層における所定の配線を接続するためにビアホールが設けられる。ＭＯＭ形成領域Ｃａｐでは、電極Ａとして構成される各メタル層のフィンガ配線ＦＬ及び共通配線ＣＬが互いにビアホールによって接続され、電極Ｂとして構成される各メタル層のフィンガ配線ＦＬ及び共通配線ＣＬが互いにビアホールによって接続される。このようにして、Ｍ１層のＭＯＭの配線とＭ２層のＭＯＭの配線とが電極ごとに接続され、ＭＯＭが構成される。複数のメタル層の配線を結合してＭＯＭを構成することによって、大きな容量値を持つＭＯＭを構成することが可能となる。

このようにして、容量性半導体素子１は製造される。なお、上記の各工程は一例であり、各工程により製造される場合に限定されない。

本実施形態におけるフィンガ配線ＦＬ及び共通配線ＣＬのパターン、ダミーのゲート電極ＤＧのパターン、及びダミーのシリコン領域ＤＡのパターンは、予め形状及び配置位置がデザインされている。このため、各工程によって製造されることで、図１に示すように、フィンガ配線ＦＬ及び共通配線ＣＬのパターンと、ダミーのゲート電極ＤＧのパターンと、ダミーのシリコン領域ＤＡのパターンとが互いに対応して構成される。このため、各フィンガ配線ＦＬ（特にシリコン基板Ｓｕｂに対して最も距離の近いメタル層（Ｍ１層）のフィンガ配線ＦＬ）に対して等しく寄生容量を構成することができるため、ＭＯＭの設計における正確性を向上させ、より設計に対する実物の再現性を向上させることが可能となる。

なお、ＭＯＭでは、特にフィンガ配線ＦＬが容量結合の主となっており、より広い面積を占めている。このため、ダミーのゲート電極ＤＧやシリコン領域ＤＡは、少なくともフィンガ配線ＦＬに対応して設けられれば良い。すなわち、少なくとも、ゲート電極ＤＧは第１パターンＰ１を有しており、シリコン領域ＤＡは第２パターンＰ２を有していればよい。

図１８は、ダミーのゲート電極ＤＧをフィンガ配線ＦＬに対してのみ設けた場合を一例を示す図である。図１８に示すように、ゲート電極ＤＧは、フィンガ配線ＦＬに対応した第１パターンＰ１を有している。なお、図１８と同様に、ダミーのシリコン領域ＤＡをフィンガ配線ＦＬに対してのみ設けることとしてもよい。この場合には、シリコン領域ＤＡはフィンガ配線ＦＬに対応した第２パターンＰ２を有する。

以上説明したように、本実施形態に係る容量性半導体素子によれば、ＭＯＭを構成するフィンガ配線ＦＬに対応して、ゲート電極ＤＧが、シリコン基板Ｓｕｂの表面において、積層方向から見たときにフィンガ配線ＦＬのパターンと少なくとも１部が重なり、フィンガ配線ＦＬのパターンと合同または相似の第１パターンＰ１を有する構成として設けられる。また、ＭＯＭを構成するフィンガ配線ＦＬに対応して、シリコン領域ＤＡが、シリコン基板Ｓｕｂの表面において、積層方向から見たときにフィンガ配線ＦＬのパターンと少なくとも１部が重なり、フィンガ配線ＦＬのパターンと合同または相似の第２パターンＰ２を有する構成として設けられる。すなわち、フィンガ配線ＦＬとゲート電極ＤＧ及びシリコン領域ＤＡとの間の寄生容量を、各フィンガ配線ＦＬにおいて統一化することができる。これにより、ＭＯＭの電極間における寄生容量のアンバランス性を低減することができる。また、各フィンガ配線ＦＬにおける寄生容量が統一化されているため、ＭＯＭの設計時において製造後の寄生容量を見積もり易くなり、また、寄生容量成分も含んでＭＯＭの容量値におけるリニアリティを向上させることが可能となる。従って、寄生容量成分も考慮してより正確に設計を行うことが可能となる。

また、フィンガ配線ＦＬにおける長手方向の中心軸と、第１パターンＰ１における長手方向の中心軸と、第２パターンＰ２における長手方向の中心軸とが、積層方向から見たときに互いに一致するため、各フィンガ配線ＦＬにおける寄生容量をより正確に統一化することができる。すなわち、寄生容量成分も考慮してより正確に設計を行うことが可能となる。

また、ＭＯＭを構成する共通配線ＣＬに対応して、ゲート電極ＤＧが、シリコン基板Ｓｕｂの表面において、積層方向から見たときに共通配線ＣＬのパターンと少なくとも１部が重なり、共通配線ＣＬのパターンと合同または相似の第３パターンＰ３を有する構成として設けられる。また、ＭＯＭを構成する共通配線ＣＬに対応して、シリコン領域ＤＡが、シリコン基板Ｓｕｂの表面において、積層方向から見たときに共通配線ＣＬのパターンと少なくとも１部が重なり、共通配線ＣＬのパターンと合同または相似の第４パターンＰ４を有する構成として設けられる。すなわち、共通配線ＣＬとゲート電極ＤＧ及びシリコン領域ＤＡとの間の寄生容量を統一化することができる。これにより、寄生容量成分も考慮してより正確に設計を行うことが可能となる。

また、フィンガ配線ＦＬにおける長手方向の中心軸と、第３パターンＰ３における長手方向の中心軸と、第３パターンＰ３における長手方向の中心軸とが、積層方向から見たときに互いに一致するため、寄生容量成分も考慮してより正確に設計を行うことが可能となる。

本発明は、上述の実施形態のみに限定されるものではなく、発明の要旨を逸脱しない範囲において、種々変形実施が可能である。

１ ：容量性半導体素子
Ａ、Ｂ ：電極
ＣＬ ：共通配線
Ｃａｐ ：ＭＯＭ形成領域
Ｃｅｐ ：寄生容量
ＤＡ ：シリコン領域
ＤＧ ：ゲート電極
ＦＬ ：フィンガ配線
Ｇ ：ゲート
ＩＦ ：シリコン酸化膜
ＬＡ ：配線領域
ＬＰ ：レジストパターン
Ｐ１ ：第１パターン
Ｐ２ ：第２パターン
Ｐ３ ：第３パターン
Ｐ４ ：第４パターン
Ｓｕｂ ：シリコン基板
Ｔｒ ：トランジスタ形成領域

Claims (7)

1. 互いにカップリングして配線間容量を構成する複数のフィンガ配線と、所定の前記フィンガ配線を互いに接続する共通配線とを有するメタル層に構成されたＭＯＭキャパシタと、
   前記メタル層が積層されたシリコン基板表面に最も近い前記メタル層に含まれる各前記フィンガ配線のそれぞれに対して設けられており、前記シリコン基板表面において、積層方向から見たときに前記フィンガ配線のパターンと少なくとも一部が重なり、前記フィンガ配線のパターンと合同または相似の第１パターンを有するゲート電極と、
   前記シリコン基板表面に最も近い前記メタル層に含まれる各前記フィンガ配線のそれぞれに対して設けられており、前記シリコン基板表面において、積層方向から見たときに前記フィンガ配線のパターンと少なくとも一部が重なり、前記フィンガ配線のパターンと合同または相似の第２パターンを有するシリコン領域と、
   を備える容量性半導体素子。
2. 前記フィンガ配線における長手方向の中心軸と、前記第１パターンにおける長手方向の中心軸と、前記第２パターンにおける長手方向の中心軸とは、積層方向から見たときに一致している請求項１に記載の容量性半導体素子。
3. 前記ゲート電極は、前記シリコン基板表面において、積層方向から見たときに前記共通配線のパターンと少なくとも一部が重なり、前記共通配線のパターンと合同または相似の第３パターンを有し、
   前記シリコン領域は、前記シリコン基板表面において、積層方向から見たときに前記共通配線のパターンと少なくとも一部が重なり、前記共通配線のパターンと合同または相似の第４パターンを有する請求項１または２に記載の容量性半導体素子。
4. 前記共通配線における長手方向の中心軸と、前記第３パターンにおける長手方向の中心軸と、前記第４パターンにおける長手方向の中心軸とは、積層方向から見たときに一致している請求項３に記載の容量性半導体素子。
5. 前記シリコン領域は、導電性の領域である請求項１から４のいずれか１項に記載の容量性半導体素子。
6. 前記シリコン領域は、拡散層により構成されている請求項５に記載の容量性半導体素子。
7. 前記シリコン領域により挟まれた領域には、ＳＴＩが構成されている請求項１から６のいずれか１項に記載の容量性半導体素子。

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