JP5863892B2 - 半導体装置 - Google Patents
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Description
基板と、
前記基板上に形成され、それぞれ、長軸方向と短軸方向とを有する所定パターンの膜を含み、前記基板の面内方向の同一層に分散配置された複数の分割素子と、
を含み、
複数の前記分割素子は、第1の方向において隣接する前記分割素子の前記膜の長軸方向が異なるか、または、前記第1の方向において隣接する前記分割素子が、前記第2の方向に、当該第2の方向における前記分割素子の長さよりも小さい量だけずらして配置された半導体装置が提供される。
MIMキャパシタは、層間絶縁膜40と、層間絶縁膜40中の同層に形成された第1の電極42および第2の電極44とにより構成される。第1の電極42および第2の電極44は、配線とすることができる。ここで層間絶縁膜40、第1の電極42、および第2の電極44には、基板の面内方向における膜厚差があるものとする。図では、図中右に行くほど各膜の膜厚が薄くなっている。層間絶縁膜40は、図中、左端では膜厚がd1であるのに対し、右端では膜厚がd2(d1>d2)となっている。このような構成において、第1の素子12および第2の素子14が膜厚が厚い領域Cに形成された場合と、膜厚が薄い領域Dに形成された場合とでは、容量値が大きく異なってくる。
ここで、第1の素子12と第2の素子14とは、それぞれ、図16に示した回路の容量、抵抗、トランジスタ(図中A、Bと記載)とすることができる。このような構成において、容量AとB、抵抗AとB、またはトランジスタAとBとは、回路中で相補的な関係にあり、同じ特性値を示すことが必要である。このような素子を構成する膜の面内方向の膜厚のばらつきにより、各素子における膜の膜厚が異なると、それぞれの素子の特性値が異なり、正しい回路出力が得られなくなってしまう。
本実施の形態において、図16に示した素子(容量、抵抗、トランジスタ)A、Bを、それぞれ、基板の面内方向に分散配置された複数の分割素子により構成する。ここで、基板は、たとえばシリコン基板等の半導体基板とすることができる。
本実施の形態において、図1に示した第1の分割素子302および第2の分割素子304が、MIMキャパシタ200である場合を例として説明する。
MIMキャパシタ200は、以下の構成を有する。
基板と、
それぞれ、前記基板上に形成された絶縁膜と、前記絶縁膜中の同層に形成され、間に前記絶縁膜を挟んで形成された第1の電極および第2の電極と、から構成され、基板の面内方向の同一層に分散配置された複数の分割MIMキャパシタと、
を含み、
各前記分割MIMキャパシタは、それぞれ、複数の前記第1の電極と複数の前記第2の電極とが交互に配置された構成を有し、
各前記分割MIMキャパシタにおいて、前記第1の電極および前記第2の電極は、同一方向に延在して形成され、
複数の前記分割MIMキャパシタは、第1の方向において隣接する前記分割MIMキャパシタの前記第1の電極および前記第2の電極の延在方向(長軸方向)が異なるか、または、前記第1の方向において隣接する前記分割MIMキャパシタが、前記第1の方向と直交する第2の方向に、当該第2の方向における前記分割MIMキャパシタの長さよりも小さい量だけずらして配置されている。
図2(a)に示すように、MIMキャパシタ200は、基板上に形成された絶縁膜(不図示)と、絶縁膜中の同層に形成され、間に絶縁膜を挟んで形成された第1の電極102および第2の電極104とから構成される。ここで、省略しているが、第1の電極102と第2の電極104とは、絶縁膜中に形成されている。第1の電極102および第2の電極104は、たとえば、配線とすることができる。
たとえば、図1に示した第1の入力線310および第1の出力線312の一方を高電位、他方を低電位として、それぞれ、各第1の分割キャパシタ200aの第1の電位供給配線210および第2の電位供給配線220に接続することができる。ここで、第1の入力線310および第1の出力線312は、それぞれ、第1の分割キャパシタ200a(A1)の第1の電位供給配線210および第2の電位供給配線220に接続される。さらに、第1の分割キャパシタ200a(A1)の第1の電位供給配線210および第2の電位供給配線220が、それぞれ、近傍の第1の分割キャパシタ200aの第1の電位供給配線210および第2の電位供給配線220に接続され、さらに同様の接続が行われる。これにより、分散配置された複数の第1の分割キャパシタ200aにより、一つのMIMキャパシタが形成される。
ここでは、複数の第1の分割キャパシタ200aと複数の第2の分割キャパシタ200bとは、互いに混在して配置され、第1の方向(ここでは図中横方向)だけでなく、第1の方向と直交する第2の方向(ここでは図中縦方向)においても交互に配置されている。
ここで、第5の方向(ここでは図中縦方向)において隣接する分割キャパシタ(200aまたは200b)は、第5の方向と直交する第6の方向(ここでは図中横方向)に、当該第6の方向における分割キャパシタ(200aまたは200b)の長さよりも小さい量だけずらして配置される。つまり、複数の分割キャパシタが千鳥格子状に配置される。図7は図4に示した配置を千鳥格子状に配置にしたものであり、図8は図6に示した配置を千鳥配置にしたものである。これにより、さらに分散度を高めることができる。
本実施の形態における半導体装置100によれば、基板上に形成された絶縁膜中の同層に形成され、間に絶縁膜を挟んで形成された第1の電極および第2の電極とから構成されるMIMキャパシタを複数の分割キャパシタに分割して、基板の面内方向に分散配置させる。そして、これらの分割キャパシタから得られる特性値をまとめて、一の素子の特性値であるとして取り扱う。基板の面内方向において、電極や絶縁膜の膜厚やパターン形状にばらつきがあった場合、各分割キャパシタにおける容量値にはばらつきが生じるが、これらが分散配置されているので、基板の面内方向における膜厚やパターン形状のばらつきの影響を相殺することができる。これにより、たとえば、特性値の設計値からのずれを小さくすることができる。
本実施の形態において、図1に示した第1の分割素子302および第2の分割素子304が、抵抗である場合を例として説明する。
図9(a)は、本実施の形態における半導体装置100の平面図、図9(b)は、図9(a)のA−A'断面図である。
抵抗400は、基板(不図示)上の絶縁膜(たとえばSTI(シャロー・トレンチ・アイソレーション))上に形成された、ポリシリコン膜等の抵抗膜により構成された複数の第1の分割抵抗端子402と、複数の第2の分割抵抗端子404とを含む。各抵抗端子は、たとえばシリサイド化しないポリシリコン膜等の抵抗成分を有する抵抗膜を形成し、当該抵抗膜をパターニングすることにより形成することができる。抵抗素子となる材料は、シリサイド化しないポリシリコン(シリサイドブロックポリシリコン)膜の他、シリサイド化したポリシリコンとすることもでき、またメタルとすることもできる。
また、ここでは図示していないが、複数の分割抵抗端子は、第1の実施の形態のMIMキャパシタ200について図7および図8を参照して説明したのと同様、第1の方向において隣接する分割抵抗端子が、第1の方向と直交する第2の方向に、当該第2の方向における分割抵抗端子の長さよりも小さい量だけずらして配置された構成とすることもできる。
本実施の形態において、図1に示した第1の分割素子302および第2の分割素子304が、基板上に形成され、素子分離絶縁膜で分離された拡散層と、拡散層上に形成されたゲート絶縁膜およびゲート電極と、から構成された分割トランジスタである場合を例として説明する。
トランジスタにおいても、ゲートのゲート電極やゲート絶縁膜の膜厚やパターン形状のばらつきによって、トランジスタの閾値が変動する。
本実施の形態において、基板(不図示)上には、素子分離絶縁膜(不図示)で分離された複数の拡散層506がマトリクス状に配置されている。各拡散層506上には、それぞれゲート絶縁膜(不図示)とゲート電極504が形成されておりトランジスタが構成されている。各拡散層506は、各トランジスタのソース(S)またはドレイン(D)となる。
図12に示した例では、図中縦方向および横方向の両方において、複数の第1の分割素子302が形成された列および複数の第2の分割素子304が形成された列が交互に配置されている。また、図中縦方向において、隣接する分割素子は、ゲートの長軸方向が異なっている。
また、ここでは図示していないが、複数の分割トランジスタは、第1の実施の形態のMIMキャパシタ200について図7および図8を参照して説明したのと同様、第1の方向において隣接する分割素子が、第1の方向と直交する第2の方向に、当該第2の方向における分割素子の長さ(拡散層の長さ)よりも小さい量だけずらして配置された構成とすることもできる。
12 第1の素子
14 第2の素子
40 層間絶縁膜
42 第1の電極
44 第2の電極
100 半導体装置
102 第1の電極
102a 第1の接続点
104 第2の電極
104a 第2の接続点
105 ビア
200 MIMキャパシタ
200a 第1の分割キャパシタ
200b 第2の分割キャパシタ
210 第1の電位供給配線
220 第2の電位供給配線
302 第1の分割素子
304 第2の分割素子
310 第1の入力線
312 第1の出力線
320 第2の入力線
322 第2の出力線
400 抵抗
402 第1の分割抵抗端子
404 第2の分割抵抗端子
500 トランジスタ
504 ゲート電極
506 拡散層
Claims (11)
- 基板と、
前記基板上に形成され、それぞれ、長軸方向と短軸方向とを有する所定パターンの膜を含み、前記基板の面内方向の同一層に分散配置された複数の分割素子と、
を含み、
各前記分割素子は、前記基板上に形成された絶縁膜と、前記絶縁膜中の同層に形成され、間に前記絶縁膜を挟んで形成された第1の電極および第2の電極と、から構成された分割MIMキャパシタであって、
前記所定パターンの膜は、前記第1の電極および前記第2の電極であって、
各前記分割MIMキャパシタは、それぞれ、複数の前記第1の電極と複数の前記第2の電極とが交互に配置された構成を有し、
各前記分割MIMキャパシタにおいて、前記第1の電極および前記第2の電極は、前記長軸方向が同一方向に延在して形成され、
複数の前記分割MIMキャパシタは、第1の方向において隣接する前記分割MIMキャパシタの前記第1の電極および前記第2の電極の長軸方向が異なる半導体装置。 - 基板と、
前記基板上に形成され、それぞれ、長軸方向と短軸方向とを有する所定パターンの膜を含み、前記基板の面内方向の同一層に分散配置された複数の分割素子と、
を含み、
各前記分割素子は、前記基板上に形成された絶縁膜と、前記絶縁膜中の同層に形成され、間に前記絶縁膜を挟んで形成された第1の電極および第2の電極と、から構成された分割MIMキャパシタであって、
前記所定パターンの膜は、前記第1の電極および前記第2の電極であって、
各前記分割MIMキャパシタは、それぞれ、複数の前記第1の電極と複数の前記第2の電極とが交互に配置された構成を有し、
各前記分割MIMキャパシタにおいて、前記第1の電極および前記第2の電極は、前記長軸方向が同一方向に延在して形成され、
複数の前記分割MIMキャパシタは、第1の方向において隣接する前記分割MIMキャパシタが、前記第1の方向と直交する第2の方向に、当該第2の方向における前記分割MIMキャパシタの長さよりも小さい量だけずらして配置された半導体装置。 - 請求項1に記載の半導体装置において、
前記第1の方向において、前記第1の電極および前記第2の電極の長軸方向が当該第1の方向である前記分割MIMキャパシタと、前記第1の電極および前記第2の電極の長軸方向が前記第1の方向と直交する第2の方向である前記分割MIMキャパシタとが交互に配置された半導体装置。 - 請求項2又は3に記載の半導体装置において、
前記複数の分割MIMキャパシタの一部は、一の第1の入力線から入力された信号が当該一部の分割MIMキャパシタを介して一の第1の出力線に出力されるように構成された第1のMIMキャパシタを構成し、
前記複数の分割MIMキャパシタの他の一部は、一の第2の入力線から入力された信号が当該他の一部の前記分割MIMキャパシタを介して一の第2の出力線に出力されるように構成された第2のMIMキャパシタを構成し、
前記第1のMIMキャパシタを構成する前記複数の分割MIMキャパシタの一部と、前記第2のMIMキャパシタを構成する前記複数の分割MIMキャパシタの他の一部とは、互いに混在して配置され、前記第1の方向または前記第2の方向の少なくとも一方の方向において交互に配置された半導体装置。 - 請求項4に記載の半導体装置において、
前記第1のMIMキャパシタおよび前記第2のMIMキャパシタは、それぞれ、同じ数の前記分割MIMキャパシタを含む半導体装置。 - 請求項4又は5に記載の半導体装置において、
前記第1のMIMキャパシタを構成する前記分割MIMキャパシタと、前記第2のMIMキャパシタを構成する前記分割MIMキャパシタとは、互いに混在して配置され、前記第1の方向および前記第2の方向の両方において交互に配置された半導体装置。 - 請求項1〜6のいずれか一項に記載の半導体装置において、
前記複数の分割MIMキャパシタは、平面視において、マトリクス状に配置された半導体装置。 - 請求項1〜7のいずれか一項に記載の半導体装置において、
前記複数の分割MIMキャパシタは、平面視において、同じ大きさかつ同形状に形成された半導体装置。 - 請求項1〜8のいずれか一項に記載の半導体装置において、
前記複数の分割MIMキャパシタは、一の入力線から入力された信号が各前記複数の分割MIMキャパシタを介して一の出力線に出力されるように構成され、当該複数の分割MIMキャパシタで一のMIMキャパシタを構成する半導体装置。 - 基板と、
前記基板上に形成され、それぞれ、長軸方向と短軸方向とを有する所定パターンの膜を含み、前記基板の面内方向の同一層に分散配置された複数の分割素子と、
を含み、
各前記分割素子は、前記基板上に形成され、素子分離絶縁膜で分離された拡散層と、前記拡散層上に形成されたゲート絶縁膜およびゲート電極と、から構成された分割トランジスタであって、
前記所定パターンの膜は、前記ゲート絶縁膜であって、
複数の前記分割トランジスタは、第1の方向において隣接する前記分割トランジスタの前記ゲート絶縁膜および前記ゲート電極の長軸方向が異なり、
前記第1の方向において隣接する前記分割トランジスタの一方を第1分割トランジスタとし、前記第1の方向において隣接する前記分割トランジスタの他方を第2分割トランジスタとしたとき、
さらに、
前記第1分割トランジスタの前記ゲート電極と前記第2分割トランジスタの前記ゲート電極とに接続するゲート配線と、
前記第1分割トランジスタのドレインと前記第2分割トランジスタのドレインとに接続するドレイン配線と、
前記第1分割トランジスタのソースと前記第2分割トランジスタのソースとに接続するソース配線と、
を備える半導体装置。 - 基板と、
前記基板上に形成され、それぞれ、長軸方向と短軸方向とを有する所定パターンの膜を含み、前記基板の面内方向の同一層に分散配置された複数の分割素子と、
を含み、
各前記分割素子は、前記基板上に形成され、素子分離絶縁膜で分離された拡散層と、前記拡散層上に形成されたゲート絶縁膜およびゲート電極と、から構成された分割トランジスタであって、
前記所定パターンの膜は、前記ゲート絶縁膜であって、
複数の前記分割トランジスタは、第1の方向において隣接する前記分割トランジスタが、前記第1の方向と直交する第2の方向に、当該第2の方向における前記拡散層の長さよりも小さい量だけずらして配置された半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014139422A JP5863892B2 (ja) | 2014-07-07 | 2014-07-07 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014139422A JP5863892B2 (ja) | 2014-07-07 | 2014-07-07 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009027598A Division JP5592074B2 (ja) | 2009-02-09 | 2009-02-09 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014209658A JP2014209658A (ja) | 2014-11-06 |
JP5863892B2 true JP5863892B2 (ja) | 2016-02-17 |
Family
ID=51903632
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014139422A Expired - Fee Related JP5863892B2 (ja) | 2014-07-07 | 2014-07-07 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5863892B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6206371B2 (ja) | 2014-10-14 | 2017-10-04 | トヨタ自動車株式会社 | 燃料電池用電極触媒層の製造方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53675B2 (ja) * | 1972-03-16 | 1978-01-11 | ||
JPS63314847A (ja) * | 1987-06-17 | 1988-12-22 | Nec Corp | マスタ−スライス型半導体装置 |
JP2004207616A (ja) * | 2002-12-26 | 2004-07-22 | Hitachi Displays Ltd | 表示装置 |
US8207569B2 (en) * | 2007-06-06 | 2012-06-26 | Qualcomm, Incorporated | Intertwined finger capacitors |
-
2014
- 2014-07-07 JP JP2014139422A patent/JP5863892B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2014209658A (ja) | 2014-11-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150812 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150818 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20151002 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20151208 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20151222 |
|
R150 | Certificate of patent or registration of utility model |
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