JP4785623B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、配線層およびコンタクトプラグを有する半導体装置及びその製造方法に関する。
従来の半導体装置において、上層の２つの配線層間が下層の配線層、及びコンタクトプラグを介して接続されたものがある（例えば、特許文献１、２参照）。特許文献１では、コンタクトプラグと繋がった下部電極１３０ｃが、開口１２７ｃを通して、ポリシリコン膜からなる配線１２３ｃ、コンタクトプラグ１３０ｄを介して、配線１３３ｃと電気的に接続されている（図２０参照）。特許文献２では、配線２０６ａがコンタクトプラグ２０４ａ、ポリシリコンからなる高抵抗素子層２１１、コンタクトプラグ２０４ｂを介して配線２０６ｂと電気的に接続されている（図２１照）。
特開２０００−１６４８１２号公報 特開２００３−２４３５２２号公報 特開平８−１８１２０５号公報 特開２００２−３５３３２８号公報
特許文献１の配線構造では、下部電極１３０ｃと、配線１３３ｃと、コンタクトプラグ１３０ｄと、配線１２３ｃとが必要であるため、これらの配線要素を形成するために製造工程数が多いという問題がある。
また、２つのコンタクトプラグ間を接続する下層の配線に、特許文献１のようなポリシリコン膜からなる配線１２３ｃや、特許文献２のようなポリシリコンからなる高抵抗素子層２１１を用いると配線抵抗が大きくなるという欠点が生じる。
本発明の主な課題は、製造工程数を減少しつつ、２つの配線層間を電気的に接続することである。
本発明の第１の視点においては、半導体装置において、２つの配線のそれぞれの下層部にて、円形のコンタクトホールが数珠繋ぎになった数珠繋ぎ形状ないしスリット形状に形成されるとともに、前記２つの配線を電気的に接続するコンタクトプラグを備え、前記２つの配線のうち片側の配線と、前記片側の配線上に配された誘電膜と、前記誘電膜上に配された電極と、よりなるＭＩＭ容量素子を備えることを特徴とする。
本発明の第３の視点においては、半導体装置の製造方法において、層間絶縁膜上にレジストを塗布した後、円形のコンタクトホールの径より狭いピッチ幅で３個以上並べたコンタクトパターンを有するレチクルで露光および現像することにより、前記レジストにおいて、円形のコンタクトホールが数珠繋ぎになった数珠繋ぎ形状ないしスリット形状のパターン部を形成する工程と、前記レジストをマスクとして少なくとも前記層間絶縁膜に数珠繋ぎ形状ないしスリット形状の開口部を形成する工程と、前記開口部に数珠繋ぎ形状ないしスリット形状のコンタクトプラグを形成する工程と、前記コンタクトプラグを含む前記層間絶縁膜上に互いに離間した２つの配線を形成する工程と、前記２つの配線のうち片側の配線上に誘電膜、電極の順に形成したＭＩＭ容量素子を形成する工程と、を含むことを特徴とする。
本発明によれば、２つの配線間を電気的に接続するために、配線要素のうち２つの配線とコンタクトプラグの２つの構造を形成するだけでよく、従来の製造方法よりも製造工程が少なく、コンタクトプラグの上層からの最適な配線構造のレイアウトが実現できる。また、他の配線や素子に接続されるコンタクトプラグと同時に、数珠繋ぎ形状をしたコンタクトプラグを形成するため、従来技術に比べて低抵抗で配線間を電気的に接続することができるという利点がある。
（実施形態１）
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の構成を模式的に示した（Ａ）部分断面図、及び（Ｂ）Ｘ−Ｘ´間の断面図である。
この半導体装置は、配線１１Ｃと配線１１Ｄの間の下層部に数珠繋ぎ形状をしたコンタクトプラグ９ｃを形成し、配線１１Ｃと配線１１Ｄとをコンタクトプラグ９ｃで電気的に接続したものである。
半導体装置は、シリコン基板等よりなる半導体基板１上の素子形成領域において、チャネルとなる半導体基板１上にシリコン酸化膜等よりなるゲート絶縁膜３を介してポリシリコン等よりなるゲート電極４ａが形成されており、ゲート電極４ａの両側にはサードウォール状に形成されたシリコン酸化膜等よりなる側壁絶縁膜５が形成されており、チャネルの両側には半導体基板１に不純物が導入されたソース／ドレイン領域６が形成されている。ソース／ドレイン領域６の片側は、シリコン酸化膜等よりなる層間絶縁膜８に形成された開口部８ａを通じて、タングステン等よりなるコンタクトプラグ９ａを介して、対応する配線１１Ａ（メタルバリア層１２ａ、配線層１３ａ）と電気的に接続されている。ソース／ドレイン領域６とコンタクトプラグ９ａの接点において、コンタクト用の不純物（例えば、ボロン）をソース／ドレイン領域６に導入しておいてもよい。コンタクトプラグ９ａの下側ないし側壁において、窒化チタン等のバリアメタル膜（図示せず）を所定の厚さで形成しておいてもよい。
半導体装置は、素子形成領域と隣接する素子分離領域において、半導体基板１上にシリコン酸化膜等よりなる素子分離絶縁膜２が形成されている。素子分離絶縁膜２上の所定の位置には、ゲート電極４ａと同一の材料（ポリシリコン等）よりなる配線４ｂが形成されており、配線４ｂの両側にはサードウォール状に形成されたシリコン酸化膜等よりなる側壁絶縁膜５が形成されている。配線４ｂを含む素子分離絶縁膜２上には、シリコン窒化膜等よりなるエッチングストッパ絶縁膜７が形成されている。エッチングストッパ絶縁膜７は、層間絶縁膜８に対してエッチングストッパとなる。配線４ｂは、層間絶縁膜８およびエッチングストッパ絶縁膜７に形成された開口部８ｂを通じて、タングステン等よりなるコンタクトプラグ９ｂを介して、対応する配線１１Ｂ（メタルバリア層１２ｂ、配線層１３ｂ）と電気的に接続されている。配線４ｂとコンタクトプラグ９ｂの接点において、コンタクト用の不純物（例えば、ボロン）を配線４ｂに導入しておいてもよい。コンタクトプラグ９ｂの下側ないし側壁において、窒化チタン等のバリアメタル膜（図示せず）を所定の厚さで形成しておいてもよい。
半導体装置は、素子分離領域における配線４ｂ、コンタクトプラグ９ｂ、及び配線１１Ｂと抵触しない領域において、配線１１Ｃ（メタルバリア層１２ｃ、配線層１３ｃ）と配線１１Ｄ（メタルバリア層１２ｄ、配線層１３ｄ）を電気的に接続するコンタクトプラグ９ｃが形成されている。コンタクトプラグ９ｃは、タングステン等よりなり、素子分離絶縁膜２上の層間絶縁膜８に形成された開口部８ｃに形成されている。コンタクトプラグ９ｃと素子分離絶縁膜２の間にはエッチングストッパ絶縁膜７が介在していてもよい。コンタクトプラグ９ｃは、基板の主面に対して法線方向から見たときの断面形状が、複数（３個以上）の珠を繋ぎ合わせた数珠繋ぎ形状に形成されている（図１（Ｂ）参照）。コンタクトプラグ９ｃの下側ないし側壁において、窒化チタン等のバリアメタル膜（図示せず）を所定の厚さで形成しておいてもよい。
配線１１Ａ〜１１Ｄは、互いに離間した同一層において、シリコン酸化膜等よりなる層間絶縁膜１０に形成された開口部（図示せず）に形成されている。配線１１Ａは、ソース／ドレイン領域６の片側の上の層間絶縁膜１０の開口部にて、窒化チタン等よりなるメタルバリア層１２ａを介してタングステン等よりなる配線層１３ａが埋め込まれた構成となっており、コンタクトプラグ９ａを介してソース／ドレイン領域６の片側と電気的に接続されている。配線１１Ｂは、配線４ｂの上の層間絶縁膜１０の開口部にて、窒化チタン等よりなるメタルバリア層１２ｂを介してタングステン等よりなる配線層１３ｂが埋め込まれた構成となっており、コンタクトプラグ９ｂを介して配線４ｂと電気的に接続されている。配線１１Ｃは、コンタクトプラグ９ｃを含むエッチングストッパ絶縁膜７の上の層間絶縁膜１０の開口部にて、窒化チタン等よりなるメタルバリア層１２ｃを介してタングステン等よりなる配線層１３ｃが埋め込まれた構成となっている。配線１１Ｄは、コンタクトプラグ９ｃを含むエッチングストッパ絶縁膜７の上の層間絶縁膜１０の開口部にて、窒化チタン等よりなるメタルバリア層１２ｄを介してタングステン等よりなる配線層１３ｄが埋め込まれた構成となっている。配線１１Ｃと配線１１Ｄは、コンタクトプラグ９ｃと電気的に接続されている。なお、配線１１Ａ〜１１Ｄは、配線層の下側ないし側壁にメタルバリア層を有する構成となっているが、メタルバリア層を有さない構成であってもよい。
次に、本発明の実施形態１に係る半導体装置の製造方法について図面を用いて説明する。図２〜４は、本発明の実施形態１に係る半導体装置の製造方法を模式的に示した工程断面図である。図５は、本発明の実施形態１に係る半導体装置の製造方法において用いられるレチクルの構成を模式的に示した部分平面図である。図６は、本発明の実施形態１に係る半導体装置の製造方法において用いられる数珠繋ぎ形状の開口部を形成するためのレジストの構成を模式的に示した部分平面図である。
まず、素子分離領域において、半導体基板１上に素子分離絶縁膜２を形成する（ステップＡ１；図２（Ａ）参照）。ここで、素子分離絶縁膜２は、シリコン窒化膜（図示せず）を用いた選択酸化法等により形成することができる。
次に、半導体基板１上の素子形成領域に熱酸化法等によりゲート絶縁膜３を形成した後、ゲート絶縁膜３上にゲート電極４ａを形成し、かつ、素子分離絶縁膜２上に配線４ｂを形成する（ステップＡ２；図２（Ｂ）参照）。ここで、ゲート絶縁膜３は、熱酸化法などにより形成することができる。また、ゲート電極４ａ及び配線４ｂは、ゲート絶縁膜３を形成した基板の全面にポリシリコン（図示せず）を成膜し、当該ポリシリコン（図示せず）上にレジスト（図示せず）を塗布し、所定のレチクルで露光および現像し、ゲート電極４ａおよび配線４ｂのパターン部を形成し、当該パターン部から露出するポリシリコンを、エッチング技術を用いて選択的に除去することで同時に形成することができる。
次に、ゲート電極４ａの両側に側壁絶縁膜５を形成した後、チャネルの両側の半導体基板１に不純物を導入してソース／ドレイン領域６を形成する（ステップＡ３；図２（Ｃ）参照）。ここで、側壁絶縁膜５は、ＣＶＤ法等によりシリコン酸化膜（図示せず）を成膜してエッチバックを行うことにより形成することができ、配線４ｂの両側にも形成される。
次に、配線４ｂを含む素子分離絶縁膜２上にエッチングストッパ絶縁膜７を形成した後、基板全面にＣＶＤ法等により層間絶縁膜８を成膜する（ステップＡ４；図３（Ａ）参照）。ここで、エッチングストッパ絶縁膜７は、基板全面にシリコン窒化膜を成膜し、当該シリコン窒化膜上にレジスト（図示せず）を塗布し、所定のレチクルで露光および現像し、エッチングストッパ絶縁膜７のパターン部を形成し、当該パターン部から露出するシリコン窒化膜をエッチング技術を用いて選択的に除去することで形成することができる。なお、ステップＡ７でＣＭＰ（Chemical and Mechanical Polishing）法を用いたり、ステップＡ８で開口部１０ａ、１０ｂ、１０ｃ、１０ｄを形成することを考慮して、層間絶縁膜８を成膜した後にストッパ膜（図示せず；例えば、シリコン窒化膜）を成膜しておいてもよい。
次に、層間絶縁膜８上にレジスト２１を塗布し、レチクル（図５の２０）で露光および現像し、開口部（図３（Ｃ）の８ａ〜８ｃ）用のパターン部２１ａ、２１ｂ、２１ｃを形成する（ステップＡ５；図３（Ｂ）参照）。このとき、レジスト２１のパターン部２１ｃは、円形のコンタクトホールの径Ｒより狭いピッチ幅Ｌで３個以上並べたコンタクトパターン（図５の２０ａ）を有するレチクル（図５の２０）を用いて露光および現像することで、円形の各コンタクトホールが数珠繋ぎになった数珠繋ぎ形状にパターニングされる（図６参照）。
次に、レジスト２１のパターン部２１ａ、２１ｂ、２１ｃから露出する層間絶縁膜８、ゲート絶縁膜３、及びエッチングストッパ絶縁膜７を、エッチング技術を用いて選択的に除去する（ステップＡ６；図３（Ｃ）参照）。これにより、ソース／ドレイン領域６に通ずる開口部８ａと、配線４ｂに通ずる開口部８ｂと、素子分離絶縁膜２に通ずる開口部８ｃとが形成される。その後、レジスト２１を除去する。
次に、開口部８ａ、８ｂ、８ｃにコンタクトプラグ９ａ、９ｂ、９ｃを形成する（ステップＡ７；図４（Ａ）参照）。ここで、コンタクトプラグ９ａ、９ｂ、９ｃは、基板全面にＣＶＤ法等によりコンタクトプラグ９ａ、９ｂ、９ｃとなる金属層（例えば、タングステン）を、開口部８ａ、８ｂ、８ｃが完全に埋め込まれるまで所定の厚さ堆積し、ＣＭＰ法により層間絶縁膜８の表面が表れるまで金属層を除去かつ平坦化することで形成することができる。
次に、基板全面にＣＶＤ法等により層間絶縁膜１０を成膜し、その後、層間絶縁膜１０に開口部１０ａ、１０ｂ、１０ｃ、１０ｄを形成する（ステップＡ８；図４（Ｂ）参照）。ここで、開口部１０ａ、１０ｂ、１０ｃ、１０ｄは、層間絶縁膜１０上にレジスト（図示せず）を塗布し、所定のレチクルで露光および現像し、開口部１０ａ、１０ｂ、１０ｃ、１０ｄのパターン部を形成し、当該パターン部から露出する層間絶縁膜１０を、エッチング技術を用いて、コンタクトプラグ９ａ、９ｂ、９ｃの表面が表れるまで選択的に除去することで形成することができる。なお、ステップＡ９でＣＭＰ法を用いることを考慮して、層間絶縁膜１０を成膜した後であって開口部１０ａ、１０ｂ、１０ｃ、１０ｄを形成する前にストッパ膜（図示せず；例えば、シリコン窒化膜）を成膜しておいてもよい。
最後に、開口部１０ａ、１０ｂ、１０ｃ、１０ｄに配線１１Ａ〜１１Ｄを形成する（ステップＡ９；図４（Ｃ）参照）。ここで、配線１１Ａ〜１１Ｄは、基板全面にメタルバリア層１２ａ、１２ｂ、１２ｃ、１２ｄとなる窒化チタンを成膜し、その後、基板全面に配線層１３ａ、１３ｂ、１３ｃ、１３ｄとなるタングステンを、開口部１０ａ、１０ｂ、１０ｃ、１０ｄに完全に埋め込まれるまで所定の厚さ堆積し、その後、ＣＭＰ法により層間絶縁膜１０の表面が表れるまでタングステン及び窒化チタンを除去かつ平坦化して形成することができる。以上により、配線１１Ｃと配線１１Ｄの間の下層部に数珠繋ぎ形状をしたコンタクトプラグ９ｃを形成し、配線１１Ｃと配線１１Ｄとをコンタクトプラグ９ｃで電気的に接続した半導体装置ができる。
実施形態１によれば、配線１１Ｃと配線１１Ｄとを電気的に接続するために、配線要素のうち配線１１Ｃ、１１Ｄとコンタクトプラグ９ｃの２つの構造を形成するだけでよく、従来の製造方法よりも製造工程が少なく、コンタクトプラグの上層からの最適な配線構造のレイアウトが実現できる。また、単体のコンタクトプラグ９ａ、９ｂと同時に、数珠繋ぎ形状をしたコンタクトプラグ９ｃを形成するため、従来技術に比べて低抵抗で配線間を電気的に接続することができるという利点がある。
なお、実施形態１に係る半導体装置は、配線１１Ｃと配線１１Ｄの間の下層部に数珠繋ぎ形状をしたコンタクトプラグ９ｃを形成し、配線１１Ｃと配線１１Ｄとをコンタクトプラグ９ｃで電気的に接続している点で、特許文献３（図２２参照）に示すように第１コンタクトホール３１３内の第１埋込層３１５によってゲート電極３０４と第１活性領域３０２ａを接続した半導体装置とは明らかに異なる。
（実施形態２）
本発明の実施形態２に係る半導体装置について図面を用いて説明する。図７は、本発明の実施形態２に係る半導体装置の構成を模式的に示した（Ａ）部分断面図、及び（Ｂ）Ｘ−Ｘ´間の断面図である。
実施形態２に係る半導体装置は、配線１１Ｃと配線１１Ｄの間の下層部にスリット形状をしたコンタクトプラグ９ｄを形成し、配線１１Ｃと配線１１Ｄとをコンタクトプラグ９ｄで電気的に接続したものである。実施形態２に係る半導体装置は、開口部８ｄ及びコンタクトプラグ９ｄを除く構成について、実施形態１と同様である。
半導体装置は、素子分離領域における配線４ｂ、コンタクトプラグ９ｂ、及び配線１１Ｂと抵触しない領域において、配線１１Ｃ（メタルバリア層１２ｃ、配線層１３ｃ）と配線１１Ｄ（メタルバリア層１２ｄ、配線層１３ｄ）を電気的に接続するコンタクトプラグ９ｄが形成されている。コンタクトプラグ９ｄは、タングステン等よりなり、素子分離絶縁膜２上の層間絶縁膜８に形成された開口部８ｄに形成されている。コンタクトプラグ９ｄと素子分離絶縁膜２の間にはエッチングストッパ絶縁膜７が介在していてもよい。コンタクトプラグ９ｄは、基板の主面に対して法線方向から見たときの断面形状が、細長いスリット形状に形成されている（図７（Ｂ）参照）。コンタクトプラグ９ｄの下側ないし側壁において、窒化チタン等のバリアメタル膜（図示せず）を所定の厚さで形成しておいてもよい。なお、コンタクトプラグ９ｄのスリット形状とは、コンタクトプラグ９ｄが直方体形状であり、２つの配線１１Ｃ、１１Ｄの双方の下層をトンネルし、基板の垂直方向の上方からその開口部を見るとスリット形状になっていることをいう。
次に、本発明の実施形態２に係る半導体装置の製造方法について図面を用いて説明する。図８は、本発明の実施形態２に係る半導体装置の製造方法において用いられるスリット形状の開口部を形成するためのレジストの構成を模式的に示した部分平面図である。
実施形態２に係る半導体装置の製造方法では、実施形態１のステップＡ５（図３（Ｂ）参照）におけるレジスト（図３（Ｂ）の２１）の数珠繋ぎ形状のパターン部（図３（Ｂ）の２１ｃ）を図８のようにスリット形状のパターン部２１ｄにし、実施形態１のステップＡ６（図３（Ｃ）参照）における数珠繋ぎ形状の開口部（図３（Ｃ）の８ｃ）を図７（Ｂ）のようにスリット形状の開口部８ｄにし、実施形態１のステップＡ７（図４（Ａ）参照）における数珠繋ぎ形状のコンタクトプラグ（図４（Ａ）の９ｃ）を図７（Ｂ）のようにスリット形状のコンタクトプラグ９ｄにしたものである。実施形態２に係る半導体装置の製造方法の他の工程については、実施形態１と同様である。
なお、実施形態２に係る半導体装置の製造方法において、スリット形状のパターン部２１ｄを形成するためのレチクルは、実施形態１のステップＡ５（図３（Ｂ）参照）において用いるレチクル（図５参照）と同様なものであり、露光時間の最適化によってレジスト２１にスリット形状のパターン部２１ｄを形成することができる。
実施形態２によれば、配線１１Ｃと配線１１Ｄと電気的に接続するために、配線要素のうち配線１１Ｃ、１１Ｄとコンタクトプラグ９ｄの２つの構造を形成するだけでよく、従来の製造方法よりも製造工程が少なく、コンタクトプラグの上層からの最適な配線構造のレイアウトが実現できる。また、単体のコンタクトプラグ９ａ、９ｂと同時に、スリット形状をしたコンタクトプラグ９ｄを形成するため、従来技術に比べて低抵抗で配線間を電気的に接続することができるという利点がある。
（実施形態３）
本発明の実施形態３に係る半導体装置について図面を用いて説明する。図９は、本発明の実施形態３に係る半導体装置の構成を模式的に示した（Ａ）部分断面図、及び（Ｂ）Ｘ−Ｘ´間の断面図である。
実施形態３に係る半導体装置は、配線１１Ｃと配線１１Ｄの間の下層部に数珠繋ぎ形状をしたコンタクトプラグ９ｃを形成し、配線１１Ｃと配線１１Ｄとをコンタクトプラグ９ｃで電気的に接続したものである。実施形態３に係る半導体装置では、実施形態１のエッチングストッパ絶縁膜（図１（Ａ）の７）の代わりに、コンタクトプラグ９ｃの下側及びその近傍にのみ金属層１４を形成したものである。実施形態３に係る半導体装置の他の構成は、実施形態１と同様である。
半導体装置は、素子分離領域における配線４ｂ、コンタクトプラグ９ｂ、及び配線１１Ｂと抵触しない領域において、配線１１Ｃ（メタルバリア層１２ｃ、配線層１３ｃ）と配線１１Ｄ（メタルバリア層１２ｄ、配線層１３ｄ）を電気的に接続するコンタクトプラグ９ｃが形成されている。コンタクトプラグ９ｃと素子分離絶縁膜２の間には、金属層１４が介在している。コンタクトプラグ９ｃは、タングステン等よりなり、エッチングストッパを兼ねる金属層１４上の層間絶縁膜８に形成された開口部８ｃに形成されている。コンタクトプラグ９ｃは、基板の主面に対して法線方向から見たときの断面形状が、複数（３個以上）の珠を繋ぎ合わせた数珠繋ぎ形状に形成されている（図９（Ｂ）参照）。コンタクトプラグ９ｃの下側ないし側壁において、窒化チタン等のバリアメタル膜（図示せず）を所定の厚さで形成しておいてもよい。
次に、本発明の実施形態３に係る半導体装置の製造方法について図面を用いて説明する。図１０〜１１は、本発明の実施形態３に係る半導体装置の製造方法を模式的に示した工程断面図である。
まず、実施形態１のステップＡ１〜Ａ３（図２（Ａ）〜（Ｃ）参照）と同様に、素子分離領域において、半導体基板１上に素子分離絶縁膜２を形成し、その後、半導体基板１上の素子形成領域にゲート絶縁膜３を形成した後、ゲート絶縁膜３上にゲート電極４ａを形成し、かつ、素子分離絶縁膜２上に配線４ｂを形成し、その後、ゲート電極４ａの両側に側壁絶縁膜５を形成した後、チャネルの両側の半導体基板１に不純物を導入してソース／ドレイン領域６を形成する（ステップＢ１；図１０（Ａ）参照）。
次に、素子分離絶縁膜２上に金属層１４を形成する（ステップＢ２；図１０（Ｂ）参照）。ここで、金属層１４は、基板全面に金属膜を成膜し、当該金属膜上にレジスト（図示せず）を塗布し、所定のレチクルで露光および現像し、金属膜１４のパターン部を形成し、当該パターン部から露出する金属膜をエッチング技術を用いて選択的に除去することで形成することができる。
次に、基板全面にＣＶＤ法等により層間絶縁膜８を成膜した後、層間絶縁膜８上にレジスト２１を塗布し、レチクル（図５の２０）で露光および現像し、開口部（図１１（Ａ）の８ａ〜８ｃ）用のパターン部２１ａ、２１ｂ、２１ｃを形成する（ステップＢ３；図１０（Ｃ）参照）。なお、ステップＢ５でＣＭＰ（Chemical and Mechanical Polishing）法を用いたり、ステップＢ６で層間絶縁膜１０に開口部を形成することを考慮して、層間絶縁膜８を成膜した後であってレジスト２１を形成する前にストッパ膜（図示せず；例えば、シリコン窒化膜）を成膜しておいてもよい。また、レジスト２１のパターン部２１ｃは、円形のコンタクトホールの径Ｒより狭いピッチ幅Ｌで３個以上並べたコンタクトパターン（図５の２０ａ）を有するレチクル（図５の２０）を用いて露光および現像することで、円形の各コンタクトホールが数珠繋ぎになった数珠繋ぎ形状にパターニングされる（図６参照）。
次に、レジスト２１のパターン部２１ａ、２１ｂ、２１ｃから露出する層間絶縁膜８、及びゲート絶縁膜３を、エッチング技術を用いて選択的に除去する（ステップＢ４；図１１（Ａ）参照）。これにより、ソース／ドレイン領域６に通ずる開口部８ａと、配線４ｂに通ずる開口部８ｂと、金属層１４に通ずる開口部８ｃとが形成される。その後、レジスト２１を除去する。
次に、開口部８ａ、８ｂ、８ｃにコンタクトプラグ９ａ、９ｂ、９ｃを形成する（ステップＢ５；図１１（Ｂ）参照）。ここで、コンタクトプラグ９ａ、９ｂ、９ｃは、基板全面にＣＶＤ法等によりコンタクトプラグ９ａ、９ｂ、９ｃとなる金属層（例えば、タングステン）を、開口部８ａ、８ｂ、８ｃが完全に埋め込まれるまで所定の厚さ堆積し、ＣＭＰ法により層間絶縁膜８の表面が表れるまで金属層を除去かつ平坦化することで形成することができる。
最後に、実施形態１のステップＡ８〜Ａ９（図４（Ｂ）〜（Ｃ）参照）と同様に、基板全面に層間絶縁膜１０を成膜し、その後、層間絶縁膜１０に開口部を形成し、その後、層間絶縁膜１０の開口部に配線１１Ａ〜１１Ｄを形成する（ステップＢ６；図１１（Ｃ）参照）。以上により、配線１１Ｃと配線１１Ｄの間の下層部に数珠繋ぎ形状をしたコンタクトプラグ９ｃを形成し、配線１１Ｃと配線１１Ｄとをコンタクトプラグ９ｃで電気的に接続した半導体装置ができる。
実施形態３によれば、実施形態１と同様の効果を奏する。
（実施形態４）
本発明の実施形態４に係る半導体装置について図面を用いて説明する。図１２は、本発明の実施形態４に係る半導体装置の構成を模式的に示した（Ａ）部分断面図、及び（Ｂ）Ｘ−Ｘ´間の断面図である。
実施形態４に係る半導体装置は、配線１１Ｃと配線１１Ｄの間の下層部にスリット形状をしたコンタクトプラグ９ｄを形成し、配線１１Ｃと配線１１Ｄとをコンタクトプラグ９ｄで電気的に接続したものである。実施形態４に係る半導体装置では、実施形態２のエッチングストッパ絶縁膜（図７（Ａ）の７）の代わりに、コンタクトプラグ９ｃの下側及びその近傍にのみ金属層１４を形成したものである。実施形態４に係る半導体装置の他の構成は、実施形態２と同様である。
半導体装置は、素子分離領域における配線４ｂ、コンタクトプラグ９ｂ、及び配線１１Ｂと抵触しない領域において、配線１１Ｃ（メタルバリア層１２ｃ、配線層１３ｃ）と配線１１Ｄ（メタルバリア層１２ｄ、配線層１３ｄ）を電気的に接続するコンタクトプラグ９ｄが形成されている。コンタクトプラグ９ｄと素子分離絶縁膜２の間には金属膜１４が介在している。コンタクトプラグ９ｄは、タングステン等よりなり、金属膜１４上の層間絶縁膜８に形成された開口部８ｄに形成されている。コンタクトプラグ９ｄは、基板の主面に対して法線方向から見たときの断面形状が、細長いスリット形状に形成されている（図１２（Ｂ）参照）。コンタクトプラグ９ｄの下側ないし側壁において、窒化チタン等のバリアメタル膜（図示せず）を所定の厚さで形成しておいてもよい。
次に、本発明の実施形態４に係る半導体装置の製造方法について説明する。
実施形態４に係る半導体装置の製造方法では、実施形態３のステップＢ４（図１１（Ａ）参照）におけるレジスト（図１１（Ａ）の２１）の数珠繋ぎ形状のパターン部（図１１（Ａ）の２１ｃ）を図８のようにスリット形状のパターン部２１ｄにし、実施形態３のステップＢ４（図１１（Ａ）参照）における数珠繋ぎ形状の開口部（図９（Ｂ）の８ｃ）を図１２（Ｂ）のようにスリット形状の開口部８ｄにし、実施形態３のステップＢ５（図１１（Ｂ）参照）における数珠繋ぎ形状のコンタクトプラグ（図９（Ｂ）の９ｃ）を図７（Ｂ）のようにスリット形状のコンタクトプラグ９ｄにしたものである（図１２参照）。実施形態４に係る半導体装置の製造方法の他の工程については、実施形態３と同様である。
実施形態４によれば、実施形態２と同様の効果を奏する。
（実施形態５）
本発明の実施形態５に係る半導体装置について図面を用いて説明する。図１３は、本発明の実施形態５に係る半導体装置の構成を模式的に示した（Ａ）部分断面図、及び（Ｂ）Ｘ−Ｘ´間の断面図である。
実施形態５に係る半導体装置は、実施形態１に係る半導体装置に、配線１１Ｄ、誘電膜１６、及び電極１７よりなるＭＩＭ容量素子を形成したものである。ＭＩＭ容量素子は、電極となる配線１１Ｄ上に酸化タンタル等よりなる誘電膜１６が形成され、かつ、誘電膜１６上に電極１７（メタルバリア層１８、金属層１９）が形成された構成となっている。誘電膜１６及び電極１７の端部は、層間絶縁膜１０上であって配線１１Ｃと配線１１Ｄの間のスペースの中央近傍まで延在している。電極１７は、窒化チタン等よりなるメタルバリア層１８上にタングステン等よりなる金属層１９が積層した構成となっている。ＭＩＭ容量素子領域、配線１１Ａ、１１Ｂ、１１Ｃを含む層間絶縁膜１０上には、絶縁膜１５が形成されている。なお、電極１７は、金属層１９の下側にメタルバリア層１８を有する構成となっているが、メタルバリア層１８を有さない構成であってもよい。
実施形態５に係る半導体装置の製造方法では、実施形態１のステップＡ９（図４（Ｃ）参照）の後、さらに誘電膜１６、メタルバリア層１８、金属層１９をこの順で積層し、その後、金属層１９上の所定の位置にレジスト（図示せず）を形成し、その後、レジスト（図示せず）をマスクとして金属層１９、メタルバリア層１８、誘電膜１６をエッチング除去し、レジストを除去した後、絶縁膜１５を成膜する。
ここで、特許文献４（図２３参照）のように下層金属層４０２、誘電体層４０３Ａ、及び上層金属層４０４からなるＭＩＭ容量素子を形成する場合、誘電体層４０３Ａを挟んだ上層金属層４０４の端部と下層金属層４０２の端部に沿った界面にて電界集中が生じ、耐圧劣化が発生するおそれがある。これを防止するため、上層金属層４０４と誘電体層４０３Ａの側面にサイドウォール４１０ａを形成したり、あるいは、誘電体層４０３Ａの端部と上層金属層４０４又は下層金属層４０２の端部の間に局所的に絶縁膜を設ける必要があり、製造工程数が増加するという問題がある。また、従来技術を利用して下層金属層４０２を別の配線に接続しようとすれば、拡散層又はゲート電極を使用することになり、接続のための配線抵抗が増大する。一方、低抵抗の配線体を追加すれば、そのための製造工程数が増すことになる。この点、実施形態５では、ＭＩＭ容量素子を形成する場合においても、サイドウォールや局所的な絶縁膜を形成する必要がないので、製造工程数を減少させることができる。
（実施形態６）
本発明の実施形態６に係る半導体装置について図面を用いて説明する。図１４は、本発明の実施形態６に係る半導体装置の構成を模式的に示した（Ａ）部分断面図、及び（Ｂ）Ｘ−Ｘ´間の断面図である。
実施形態６に係る半導体装置は、実施形態２に係る半導体装置に、配線１１Ｄ、誘電膜１６、及び電極１７よりなるＭＩＭ容量素子を形成したものである。ＭＩＭ容量素子は、電極となる配線１１Ｄ上に酸化タンタル等よりなる誘電膜１６が形成され、かつ、誘電膜１６上に電極１７（メタルバリア層１８、金属層１９）が形成された構成となっている。誘電膜１６及び電極１７の端部は、層間絶縁膜１０上であって配線１１Ｃと配線１１Ｄの間のスペースの中央近傍まで延在している。電極１７は、窒化チタン等よりなるメタルバリア層１８上にタングステン等よりなる金属層１９が積層した構成となっている。ＭＩＭ容量素子領域、配線１１Ａ、１１Ｂ、１１Ｃを含む層間絶縁膜１０上には、絶縁膜１５が形成されている。なお、電極１７は、金属層１９の下側にメタルバリア層１８を有する構成となっているが、メタルバリア層１８を有さない構成であってもよい。なお、実施形態６に係る半導体装置の製造方法において、ＭＩＭ容量素子を形成する工程については、実施形態５と同様である。
実施形態６によれば、実施形態５と同様の効果を奏する。
（実施形態７）
本発明の実施形態７に係る半導体装置について図面を用いて説明する。図１５は、本発明の実施形態７に係る半導体装置の構成を模式的に示した（Ａ）部分断面図、及び（Ｂ）Ｘ−Ｘ´間の断面図である。
実施形態７に係る半導体装置は、実施形態３に係る半導体装置に、配線１１Ｄ、誘電膜１６、及び電極１７よりなるＭＩＭ容量素子を形成したものである。ＭＩＭ容量素子は、電極となる配線１１Ｄ上に酸化タンタル等よりなる誘電膜１６が形成され、かつ、誘電膜１６上に電極１７（メタルバリア層１８、金属層１９）が形成された構成となっている。誘電膜１６及び電極１７の端部は、層間絶縁膜１０上であって配線１１Ｃと配線１１Ｄの間のスペースの中央近傍まで延在している。電極１７は、窒化チタン等よりなるメタルバリア層１８上にタングステン等よりなる金属層１９が積層した構成となっている。ＭＩＭ容量素子領域、配線１１Ａ、１１Ｂ、１１Ｃを含む層間絶縁膜１０上には、絶縁膜１５が形成されている。なお、電極１７は、金属層１９の下側にメタルバリア層１８を有する構成となっているが、メタルバリア層１８を有さない構成であってもよい。なお、実施形態７に係る半導体装置の製造方法において、ＭＩＭ容量素子を形成する工程については、実施形態５と同様である。
実施形態７によれば、実施形態５と同様の効果を奏する。
（実施形態８）
本発明の実施形態８に係る半導体装置について図面を用いて説明する。図１６は、本発明の実施形態８に係る半導体装置の構成を模式的に示した（Ａ）部分断面図、及び（Ｂ）Ｘ−Ｘ´間の断面図である。
実施形態８に係る半導体装置は、実施形態４に係る半導体装置に、配線１１Ｄ、誘電膜１６、及び電極１７よりなるＭＩＭ容量素子を形成したものである。ＭＩＭ容量素子は、電極となる配線１１Ｄ上に酸化タンタル等よりなる誘電膜１６が形成され、かつ、誘電膜１６上に電極１７（メタルバリア層１８、金属層１９）が形成された構成となっている。誘電膜１６及び電極１７の端部は、層間絶縁膜１０上であって配線１１Ｃと配線１１Ｄの間のスペースの中央近傍まで延在している。電極１７は、窒化チタン等よりなるメタルバリア層１８上にタングステン等よりなる金属層１９が積層した構成となっている。ＭＩＭ容量素子領域、配線１１Ａ、１１Ｂ、１１Ｃを含む層間絶縁膜１０上には、絶縁膜１５が形成されている。なお、電極１７は、金属層１９の下側にメタルバリア層１８を有する構成となっているが、メタルバリア層１８を有さない構成であってもよい。なお、実施形態８に係る半導体装置の製造方法において、ＭＩＭ容量素子を形成する工程については、実施形態５と同様である。
実施形態８によれば、実施形態５と同様の効果を奏する。
（実施形態９）
本発明の実施形態９に係る半導体装置について図面を用いて説明する。図１７は、本発明の実施形態９に係る半導体装置の構成を模式的に示した部分平面図である。図１８は、本発明の実施形態９に係る半導体装置の構成を模式的に示した図１７のＹ−Ｙ´間の部分断面図である。図１９は、本発明の実施形態９に係る半導体装置の１つのセルの等価回路図である。
実施形態９は、実施形態１係る半導体装置の数珠繋ぎ形状のコンタクトプラグ（図１の９ｃ）をＳＲＡＭセルの電源吊り部への接続に応用したものである。ＳＲＡＭセルでは、ソフトエラー率（ＳＥＲ）対策のため、セルのフリップフロップ入出力の配線間に容量（ＭＩＭ容量素子）を有する。容量のばらつきを考慮すると、ＭＩＭ容量素子では、極力、容量プレートとなる電極を平坦に形成することが好ましい。そのため、ＳＲＡＭセルでは、セルトランジスタへの電源配線の引き込みをトンネル下に通されている。
図１７、図１８を参照すると、この半導体装置では、複数のセルＣが行方向および列方向に配設されている。各セルＣでは、チャネル上にゲート絶縁膜（図示せず）を介してゲート電極となるポリシリコン４ａが形成され、かつ、前記チャネルの両側にソース／ドレイン領域となる不純物拡散領域６が形成された複数のＭＯＳトランジスタＴ１〜Ｔ６が配設されている。ＭＯＳトランジスタＴ１のゲート電極となるポリシリコン４ａは、ＭＯＳトランジスタＴ３のゲート電極と一体に構成され、コンタクトプラグ９ａ及び配線１１Ａ（メタルバリア層１２ａ、配線層１３ａ）を通じて、ＭＯＳトランジスタＴ４とＭＯＳトランジスタＴ６の共通の不純物拡散領域６と、ＭＯＳトランジスタＴ２の非共通の不純物拡散領域６と、電気的に接続されている。ＭＯＳトランジスタＴ２のゲート電極となるポリシリコン４ａは、ＭＯＳトランジスタＴ４のゲート電極と一体に構成され、コンタクトプラグ９ａ及び配線１１Ａを通じて、ＭＯＳトランジスタＴ３とＭＯＳトランジスタＴ５の共通の不純物拡散領域６と、ＭＯＳトランジスタＴ１の非共通の不純物拡散領域６と、電気的に接続されている。ＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ２の共通の不純物拡散領域６は、コンタクトプラグ９ａ、配線１１Ｄ（メタルバリア層１２ｄ、配線層１３ｄ）、コンタクトプラグ９ｃ、及び配線１１Ｃ（メタルバリア層１２ｃ、配線層１３ｃ）を通じて電源ＶＣＣと電気的に接続される。ＭＯＳトランジスタＴ３とＭＯＳトランジスタＴ４の共通の不純物拡散領域６は、コンタクトプラグ９ａ及び配線１１Ａを通じて接地ＧＮＤと電気的に接続される。ＭＯＳトランジスタＴ５のゲート電極となるポリシリコン４ａは、ＭＯＳトランジスタＴ６のゲート電極と一体に構成され、ワード線Ｗとなる。ＭＯＳトランジスタＴ５の非共通の不純物拡散領域６は、デジット線Ｄ１と電気的に接続される。ＭＯＳトランジスタＴ６の非共通の不純物拡散領域６は、デジット線Ｄ２と電気的に接続される。配線１１Ａ、１１Ｃ、１１Ｄは、ポリシリコン４ａ及び不純物拡散領域６よりも上層部に配設されている。配線１１Ａ、１１Ｄ上には誘電膜１６を介して電極１７（メタルバリア層１８、金属層１９）が配設されている。誘電膜１６及び電極１７は、配線１１Ｃが配された領域に、誘電膜１６及び電極１７が配されていない開口部１７ａを有する。配線１１Ａ、誘電膜１６、及び電極１７はＭＩＭ容量素子を構成し、配線１１Ｄ、誘電膜１６、及び電極１７はＭＩＭ容量素子を構成する。誘電膜１６及び電極１７の開口部１７ａの側面は、配線１１Ｃ側から配線１１Ｃと配線１１Ｄの間のスペースの中央近傍まで延在している。配線１１Ｃと配線１１Ｄの間の下層部には、誘電膜１６及び電極１７が配された第１の領域から配線１１Ｃが配された電源吊り部にかけて、埋め込み配線となる数珠繋ぎ形状をしたコンタクトプラグ９ｃが形成されている。コンタクトプラグ９ｃは、配線１１Ｃと配線１１Ｄとを電気的に接続する。なお、図１７の半導体装置の１つのセルの等価回路は、図１９のようになる。
実施形態９によれば、実施形態５と同様の効果を奏する。
本発明の実施形態１に係る半導体装置の構成を模式的に示した（Ａ）部分断面図、及び（Ｂ）Ｘ−Ｘ´間の断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した第１の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した第２の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した第３の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法において用いられるレチクルの構成を模式的に示した部分平面図である。 本発明の実施形態１に係る半導体装置の製造方法において用いられる数珠繋ぎ形状の開口部を形成するためのレジストの構成を模式的に示した部分平面図である。 本発明の実施形態２に係る半導体装置の構成を模式的に示した（Ａ）部分断面図、及び（Ｂ）Ｘ−Ｘ´間の断面図である。 本発明の実施形態２に係る半導体装置の製造方法において用いられるスリット形状の開口部を形成するためのレジストの構成を模式的に示した部分平面図である。 本発明の実施形態３に係る半導体装置の構成を模式的に示した（Ａ）部分断面図、及び（Ｂ）Ｘ−Ｘ´間の断面図である。 本発明の実施形態３に係る半導体装置の製造方法を模式的に示した第１の工程断面図である。 本発明の実施形態３に係る半導体装置の製造方法を模式的に示した第２の工程断面図である。 本発明の実施形態４に係る半導体装置の構成を模式的に示した（Ａ）部分断面図、及び（Ｂ）Ｘ−Ｘ´間の断面図である。 本発明の実施形態５に係る半導体装置の構成を模式的に示した（Ａ）部分断面図、及び（Ｂ）Ｘ−Ｘ´間の断面図である。 本発明の実施形態６に係る半導体装置の構成を模式的に示した（Ａ）部分断面図、及び（Ｂ）Ｘ−Ｘ´間の断面図である。 本発明の実施形態７に係る半導体装置の構成を模式的に示した（Ａ）部分断面図、及び（Ｂ）Ｘ−Ｘ´間の断面図である。 本発明の実施形態８に係る半導体装置の構成を模式的に示した（Ａ）部分断面図、及び（Ｂ）Ｘ−Ｘ´間の断面図である。 本発明の実施形態９に係る半導体装置の構成を模式的に示した部分平面図である。 本発明の実施形態９に係る半導体装置の構成を模式的に示した図１７のＹ−Ｙ´間の部分断面図である。 本発明の実施形態９に係る半導体装置の１つのセルの等価回路図である。 従来例１に係る半導体装置の構成を模式的に示した部分断面図である。 従来例２に係る半導体装置の構成を模式的に示した部分断面図である。 従来例３に係る半導体装置の構成を模式的に示した部分断面図である。 従来例４に係る半導体装置の構成を模式的に示した部分断面図である。
符号の説明
１ 半導体基板（シリコン基板）
２ 素子分離絶縁膜（シリコン酸化膜）
３ ゲート絶縁膜（シリコン酸化膜）
４ａ ゲート電極（ポリシリコン）
４ｂ 配線（ポリシリコン）
５ 側壁絶縁膜（シリコン酸化膜）
６ ソース／ドレイン領域（不純物拡散領域）
７ エッチングストッパ絶縁膜（シリコン窒化膜）
８ 層間絶縁膜（シリコン酸化膜）
８ａ、８ｂ、８ｃ、８ｄ 開口部
９ａ、９ｂ、９ｃ、９ｄ コンタクトプラグ（タングステン）
１０ 層間絶縁膜（シリコン絶縁膜）
１０ａ、１０ｂ、１０ｃ、１０ｄ 開口部
１１Ａ、１１Ｂ、１１Ｃ、１１Ｄ 配線
１２ａ、１２ｂ、１２ｃ、１２ｄ メタルバリア層（窒化チタン）
１３ａ、１３ｂ、１３ｃ、１３ｄ 配線層（タングステン）
１４ 金属層（タングステン）
１５ 絶縁膜（シリコン酸化膜）
１６ 誘電膜（酸化タンタル）
１７ 電極
１７ａ 開口部
１８ メタルバリア層（窒化チタン）
１９ 金属層（タングステン）
２０ レチクル
２０ａ コンタクトパターン
２１ レジスト
２１ａ、２１ｂ、２１ｃ、２１ｄ パターン部
１２１ シリコン基板
１２２ 素子分離膜
１２３ａ ゲート電極
１２３ｂ、１２３ｃ 配線
１２４ ソース／ドレイン領域
１２５ 絶縁膜
１２７ｃ、１２７ｄ 開口
１３０ａ、１３０ｄ コンタクトプラグ
１３０ｃ 下部電極
１３１ 共通容量絶縁膜
１３３ａ、１３３ｃ 金属配線
１３３ｂ 共通上部電極
１３５、１３６ ２層構造配線
１３７、１３８ 容量素子
２０４ａ、２０４ｂ コンタクトプラグ
２０５ 層間絶縁膜
２０６ａ、２０６ｂ 配線層
２０７ 層間絶縁膜
２０８ 上層配線層
２１０ 層間絶縁膜
２１１ 高抵抗素子層
３０１ シリコン基板
３０２ａ、３０２ｂ 第１活性領域
３０３ａ、３０３ｂ シリサイド層
３０４ ゲート電極
３０５ シリサイド膜
３０６ 側壁酸化膜
３０９ 第１層間酸化膜
３１３ 第１コンタクトホール
３１５ 第１埋込層
３１６ 第２層間酸化膜
４０１ 下層層間絶縁膜
４０２ 下層金属層
４０２ａ ＴｉＮ層
４０２ｂ ＡｌＣｕ層
４０２ｃ ＴｉＮ（上側）／Ｔｉ（下側）層
４０３Ａ 誘電体層
４０４ 上層金属層
４０４ａ ＡｌＣｕ層
４０４ｂ ＴｉＮ（上側）／Ｔｉ（下側）層
４１０ａ サイドウォール
４１１ 配線ライン
４１１ａ ビアホール

Claims (9)

  1. ２つの配線のそれぞれの下層部にて、円形のコンタクトホールが数珠繋ぎになった数珠繋ぎ形状ないしスリット形状に形成されるとともに、前記２つの配線を電気的に接続するコンタクトプラグを備え、
    前記２つの配線のうち片側の配線と、前記片側の配線上に配された誘電膜と、前記誘電膜上に配された電極と、よりなるＭＩＭ容量素子を備えることを特徴とする半導体装置。
  2. 前記２つの配線は、互いに離間して同一の層に形成されていることを特徴とする請求項１記載の半導体装置。
  3. 前記コンタクトプラグ下に金属層を備えることを特徴とする請求項１又は２記載の半導体装置。
  4. 前記誘電膜及び前記電極の端部は、前記２つの配線間のスペースの中央近傍まで延在していることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
  5. 前記ＭＩＭ容量は、ＳＲＡＭセルにおける電源と電気的に接続される容量であることを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
  6. 層間絶縁膜上にレジストを塗布した後、円形のコンタクトホールの径より狭いピッチ幅で３個以上並べたコンタクトパターンを有するレチクルで露光および現像することにより、前記レジストにおいて、円形のコンタクトホールが数珠繋ぎになった数珠繋ぎ形状ないしスリット形状のパターン部を形成する工程と、
    前記レジストをマスクとして少なくとも前記層間絶縁膜に数珠繋ぎ形状ないしスリット形状の開口部を形成する工程と、
    前記開口部に数珠繋ぎ形状ないしスリット形状のコンタクトプラグを形成する工程と、
    前記コンタクトプラグを含む前記層間絶縁膜上に互いに離間した２つの配線を形成する工程と、
    前記２つの配線のうち片側の配線上に誘電膜、電極の順に形成したＭＩＭ容量素子を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  7. 絶縁膜上の所定の領域に金属層を形成する工程と、
    前記金属層を含む絶縁膜上に層間絶縁膜を成膜する工程と、
    を含み、
    前記層間絶縁膜を成膜した後、前記レジストを塗布することを特徴とする請求項６記載の半導体装置の製造方法。
  8. 前記コンタクトプラグを形成した後、第２層間絶縁膜を形成する工程と、
    前記第２層間絶縁膜にて互いに離間するとともに前記コンタクトプラグに通ずる２つの開口部を形成する工程と、
    を含み、
    前記２つの開口部を形成した後、前記２つの開口部にて前記配線を形成することを特徴とする請求項６又は７記載の半導体装置の製造方法。
  9. 前記パターン部を形成する際、他の配線及び素子の一方又は両方の上にも第２パターン部も形成し、
    前記開口部を形成する際、前記他の配線及び素子の一方又は両方に通ずる第２開口部も形成し、
    前記コンタクトプラグを形成する際、前記第２開口部にて前記他の配線及び素子の一方又は両方に接続される第２コンタクトプラグも形成し、
    前記配線を形成する際、前記第２コンタクトプラグ上に第２配線も形成することを特徴とする請求項６乃至８のいずれか一に記載の半導体装置の製造方法。
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