KR102370728B1 - 반도체 장치의 제조방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 장치의 제조방법은 적층체를 형성하는 단계; 상기 적층체 상에 포토레지스트막을 형성하는 단계; 제1 투광홀들, 제2 투광홀들, 및 차광패턴을 포함하고, 상기 차광패턴이 서로 이웃한 상기 제1 투광홀 및 상기 제2 투광홀 사이의 제1 갭과 상기 제1 투광홀들 사이 및 상기 제2 투광홀들 사이의 제2 갭들을 차단하도록 형성된 노광 마스크를 이용하여, 상기 제2 갭들이 전사되지 않고 상기 제1 갭이 전사되도록 제어된 광량으로, 상기 포토레지스트막을 노광하는 단계; 상기 제1 갭의 전사형상에 대응되는 상기 포토레지스트막의 비노광영역을 제거하여 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 이용하여 상기 전사형상에 대응되는 웨이브 타입의 슬릿을 상기 적층체 내부에 형성하는 단계를 포함할 수 있다.

Description

반도체 장치의 제조방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치의 제조방법에 관한 것이다.
반도체 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 다양한 구조로 배치된 메모리 셀들을 포함할 수 있다. 반도체 장치의 집적도 향상을 위하여, 메모리 셀들을 3차원으로 배열할 수 있다.
본 발명의 실시 예는 3차원 반도체 장치를 형성하기 위한 노광 마스크의 개수를 줄일 수 있는 반도체 장치의 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 적층체를 형성하는 단계; 상기 적층체 상에 포토레지스트막을 형성하는 단계; 제1 투광홀들, 제2 투광홀들, 및 차광패턴을 포함하고, 상기 차광패턴이 서로 이웃한 상기 제1 투광홀 및 상기 제2 투광홀 사이의 제1 갭과 상기 제1 투광홀들 사이 및 상기 제2 투광홀들 사이의 제2 갭들을 차단하도록 형성된 노광 마스크를 이용하여, 상기 제2 갭들이 전사되지 않고 상기 제1 갭이 전사되도록 제어된 광량으로, 상기 포토레지스트막을 노광하는 단계; 상기 제1 갭의 전사형상에 대응되는 상기 포토레지스트막의 비노광영역을 제거하여 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 이용하여 상기 전사형상에 대응되는 웨이브 타입의 슬릿을 상기 적층체 내부에 형성하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 장치의 제조방법은 적층체를 형성하는 단계; 투광홀들을 포함하는 노광 마스크를 이용한 제1 포토리소그래피 공정을 실시하여 상기 투광홀들에 대응되는 채널홀들을 상기 적층체 내부에 형성하는 단계; 상기 채널홀들 각각의 내부에 채널막을 포함하는 셀 플러그를 형성하는 단계; 및 상기 노광 마스크를 이용한 제2 포토리소그래피 공정을 실시하여 상기 투광홀들을 투광하여 정의된 광조사 영역에 대한 반전형상을 갖는 웨이브 타입의 제1 슬릿을 상기 적층체 내부에 형성하는 단계를 포함할 수 있다.
상기 제1 포토리소그래피 공정은, 상기 적층체 상에 제1 마스크막을 형성하는 단계; 상기 제1 마스크막 상에 제1 포토레지스트막을 형성하는 단계; 상기 노광 마스크의 상기 투광홀들을 통해 상기 제1 포토레지스트막을 노광하여, 상기 제1 포토레지스트막 내에 서로 이격된 노광영역들 형성하는 단계; 상기 노광영역들을 제거하여 제1 포토레지스트 패턴을 형성하는 단계; 상기 제1 포토레지스트 패턴을 식각 베리어로 이용한 식각 공정으로 상기 제1 마스크막을 식각하여 개구홀들을 갖는 제1 마스크 패턴을 형성하는 단계; 및 상기 제1 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 상기 개구홀들을 통해 노출된 상기 적층체를 식각하여 상기 채널홀들을 형성하는 단계를 포함할 수 있다.
상기 제2 포토리소그래피 공정은, 상기 적층체 상에 제2 마스크막을 형성하는 단계; 상기 제2 마스크막 상에 제2 포토레지스트막을 형성하는 단계; 상기 투광홀들을 통해 상기 제2 포토레지스트막을 노광하여, 상기 제2 포토레지스트막 내에 상기 광조사 영역에 대응되는 노광영역 및 상기 광조사 영역에 대한 상기 반전형상에 대응되는 비노광영역을 형성하는 단계; 상기 비노광영역을 제거하여 제2 포토레지스트 패턴을 형성하는 단계; 상기 제2 포토레지스트 패턴을 식각 베리어로 이용한 식각 공정으로 상기 제2 마스크막을 식각하여 상기 비노광영역에 대응되는 트렌치를 갖는 제2 마스크 패턴을 형성하는 단계; 및 상기 제2 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 상기 트렌치를 통해 노출된 상기 적층체를 식각하여 상기 제1 슬릿을 형성하는 단계를 포함할 수 있다.
상기 투광홀들은 제1 투광홀들과, 상기 제1 투광홀들로부터 제1 갭을 사이에 두고 이격된 제2 투광홀들을 포함하고, 상기 제1 투광홀들 사이의 갭과 상기 제2 투광홀들 사이의 갭은 상기 노광영역에 전사되지 않도록 상기 제1 갭보다 작게 형성될 수 있다.
상기 투광홀들 중 일부가 연결된 형상으로 전사될 수 있도록 상기 제2 포토리소그래피 공정에서 조사되는 광량은 상기 제1 포토리소그래피 공정에서 조사되는 광량보다 높게 제어될 수 있다.
본 발명의 실시 예에 따르면, 투광홀들을 포함하는 노광 마스크를 이용하여 웨이브 타입의 슬릿을 패터닝하므로 3차원 반도체 장치를 형성하기 위한 노광 마스크의 개수를 줄일 수 있다. 이로써, 본 발명의 실시 예는 3차원 반도체 장치의 제조비용을 절감할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 3차원 반도체 장치의 게이트 적층체를 나타내는 사시도이다.
도 2는 도 1에 도시된 게이트 적층체를 통해 구현될 수 있는 3차원 반도체 장치의 회로도이다.
도 3a 및 도 3b는 도 1에 도시된 게이트 적층체를 통해 구현될 수 있는 반도체 장치의 다양한 구조를 설명하기 위한 단면도들이다.
도 4는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 개략적으로 설명하기 위한 순서도이다.
도 5 내지 도 10은 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들이다.
도 11은 본 발명의 다른 실시 예에 따른 3차원 반도체 장치의 게이트 적층체를 나타내는 사시도이다.
도 12a는 도 11에 도시된 반도체 장치를 형성하기 위한 노광 마스크의 레이아웃을 나타내는 평면도이다.
도 12b는 도 12a에 도시된 노광 마스크를 이용한 제2 포토리소그래피 공정에 따른 제2 포토레지스막의 제2 노광 영역들 및 제2 비노광 영역들의 레이아웃을 나타낸 평면도이다.
도 13은 본 발명의 다른 실시 예에 따른 노광 마스크의 레이아웃을 나타내는 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위는 후술되는 실시 예에 한정되지 않는다. 후술되는 본 발명의 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 일 실시 예에 따른 3차원 반도체 장치의 게이트 적층체를 나타내는 사시도이다. 도 1은 인식의 편의를 위해, 제1 슬릿들(SI1) 및 제2 슬릿(SI2) 내부에 배치되는 구조물에 대한 도시를 생략하였다.
도 1을 참조하면, 본 발명의 실시 예에 따른 3차원 반도체 장치는 다수의 게이트 적층체들(GST)을 포함할 수 있다. 게이트 적층체들(GST) 각각은 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)을 포함할 수 있다.
게이트 적층체들(GST) 각각에 포함된 층간 절연막들(ILD) 및 도전 패턴들(CP) 중 최상층으로부터 몇몇은 제1 슬릿(SI1)에 의해 관통되고, 나머지는 제1 슬릿(SI1)에 의해 관통되지 않고 제1 슬릿(SI1)에 중첩되도록 연장될 수 있다. 즉, 제1 슬릿(SI1)은 제2 슬릿들(SI2)보다 짧게 형성될 수 있다.
제1 슬릿(SI1)은 제1 방향(I)으로 서로 이웃한 제2 슬릿들(SI2) 사이에 배치된다. 게이트 적층체들(GST)은 제2 슬릿들(SI2)에 의해 서로 분리될 수 있다. 제1 슬릿(SI1) 및 제2 슬릿들(SI2)은 제1 방향(I)에 교차되는 제2 방향(Ⅱ)을 따라 연장된다. 층간 절연막들(ILD) 및 도전 패턴들(CP)은 제1 및 제2 방향들(I 및 Ⅱ)을 따라 연장된 수평면에 수직 교차하는 제3 방향(Ⅲ)을 따라 적층된다.
상술한 구조에 따르면, 각 게이트 적층체(GST)는 제1 방향(I)으로 서로 이웃한 제2 슬릿들(SI2) 사이에 정의된다. 게이트 적층체(GST)는 하부 적층체(LST), 제1 상부 적층체(UST1) 및 제2 상부 적층체(UST2)를 포함할 수 있다. 제1 상부 적층체(UST1) 및 제2 상부 적층체(UST2)는 하부 적층체(LST) 위에 배치되고, 서로 동일평면에 배치된다. 제1 상부 적층체(UST1) 및 제2 상부 적층체(UST2) 각각은 서로 이웃한 제1 슬릿(SI1) 및 제2 슬릿(SI2) 사이에 배치된다. 하부 적층체(LST)는 제1 상부 적층체(UST1), 제2 상부 적층체(UST2) 및 제1 슬릿(SI1)에 중첩되도록 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 연장된다. 하부 적층체(LST)는 제1 상부 적층체(UST1) 및 제2 상부 적층체(UST2) 각각보다 제1 방향(I)으로 넓게 형성될 수 있다. 하부 적층체(LST), 제1 상부 적층체(UST1) 및 제2 상부 적층체(UST2) 각각은 적어도 한 쌍의 층간 절연막(ILD) 및 도전 패턴(CP)을 포함할 수 있다.
게이트 적층체들(GST) 각각은 셀 플러그들(PL)에 의해 관통된다. 셀 플러그들(PL) 각각의 구조는 도 3a 및 도 3b를 참조하여 후술한다. 메모리 스트링의 배치 밀도를 향상시키기 위해, 셀 플러그들(PL)은 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 지그재그로 배치될 수 있다. 게이트 적층체들(GST) 각각을 관통하는 셀 플러그들(PL)은 제1 셀 플러그들(PL1)과 제2 셀 플러그들(PL2)로 구분될 수 있다.
제1 셀 플러그들(PL1)은 제1 상부 적층체(UST1) 및 하부 적층체(LST)를 관통한다. 제2 셀 플러그들(PL2)은 제2 상부 적층체(UST2) 및 하부 적층체(LST)를 관통한다. 이에 따라, 제1 및 제2 셀 플러그들(PL1, PL2)은 하부 적층체(LST)에 포함된 도전 패턴(CP)에 의해 공통으로 제어될 수 있다. 제1 셀 플러그들(PL1)은 제1 상부 적층체(UST1)에 포함된 도전 패턴(CP)에 의해 제어되고, 제2 셀 플러그들(PL2)은 제2 상부 적층체(UST2)에 포함된 도전 패턴(CP)에 의해 제어된다.
도 1은 제1 상부 적층체(UST1)에 의해 2개 열의 제1 셀 플러그들(PL1)이 공유된 구조와, 제2 상부 적층체(UST2)에 의해 2개 열의 제2 셀 플러그들(PL2)이 공유된 구조를 나타낸다. 본 발명의 실시 예는 이러한 구조에 제한되지 않는다. 보다 구체적으로 예를 들면, 제1 및 제2 상부 적층체들(UST1 및 UST2) 각각에 의해 공유되는 셀 플러그들(PL) 열의 개수는 3개 열 이상이거나, 하나의 열일 수 있다.
본 발명의 실시 예에 따른 제1 슬릿(SI1)은 셀 플러그들(PL)을 형성하는 단계에서 이용되는 노광 마스크를 이용하여 형성될 수 있다. 그 결과, 제1 슬릿(SI1)은 웨이브 타입으로 형성될 수 있다. 제1 슬릿(SI1)은 제1 슬릿(SI1)에 인접한 제1 열의 제1 셀 플러그들(PL1) 및 제1 슬릿(SI1)에 인접한 제1 열의 제2 셀 플러그들(PL2)의 외형을 따라 굴곡지게 형성될 수 있다.
3차원 반도체 장치의 메모리 셀들은 직렬로 연결되어 메모리 스트링을 형성할 수 있다. 3차원 반도체 장치의 메모리 스트링은 셀 플러그(PL)에 의해 셀렉트 트랜지스터들 사이에 직렬로 연결될 수 있다. 이하, 도 2를 참조하여, 3차원 반도체 장치의 메모리 스트링 구조에 대해 보다 구체적으로 설명한다.
도 2는 도 1에 도시된 게이트 적층체를 통해 구현될 수 있는 3차원 반도체 장치의 회로도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 반도체 장치는 비트 라인들(BL1 내지 BL4)과 소스 영역(SA) 사이에 연결된 다수의 메모리 스트링들(SR11 내지 SR14, SR21 내지 SR24)을 포함할 수 있다. 도 2는 서로 나란한 4개의 비트 라인들(BL1 내지 BL4)을 도시하고 있으나, 비트 라인들의 개수는 이에 제한되지 않는다. 메모리 스트링들은 제1 하프 그룹(HG1)과 제2 하프 그룹(HG2)으로 구분된다.
제1 하프 그룹(HG1)에 포함된 제1 메모리 스트링들(SR11 내지 SR14)은 비트 라인들(BL1 내지 BL4)에 각각 연결될 수 있다. 제2 하프 그룹(HG2)에 포함된 제2 메모리 스트링들(SR21 내지 SR24)은 비트 라인들(BL1 내지 BL4)에 각각 연결될 수 있다.
제1 메모리 스트링들(SR11 내지 SR14)과 제2 메모리 스트링들(SR21 내지 SR24)은 집적도 향상을 위해 지그재그형으로 배열될 수 있다. 제1 메모리 스트링들(SR11 내지 SR14)과 제2 메모리 스트링들(SR21 내지 SR24)의 배열은 도 1에 도시된 셀 플러그들(PL)의 배열을 따른다. 보다 구체적으로 제1 메모리 스트링들(SR11 내지 SR14)의 배열은 도 1에 도시된 제1 셀 플러그들(PL1)의 배열을 따르고, 제2 메모리 스트링들(SR21 내지 SR24)의 배열은 도 1에 도시된 제2 셀 플러그들(PL2)의 배열을 따른다.
제1 메모리 스트링들(SR11 내지 SR14)과 제2 메모리 스트링들(SR21 내지 SR24) 각각은 셀 플러그의 채널막에 의해 직렬로 연결된 소스 셀렉트 트랜지스터(SSTa 또는 SSTb), 다수의 메모리 셀 트랜지스터들(MC1 내지 MCn; n은 2이상의 자연수), 및 드레인 셀렉트 트랜지스터(DSTa 또는 DSTb)를 포함할 수 있다. 제1 메모리 스트링들(SR11 내지 SR14)과 제2 메모리 스트링들(SR21 내지 SR24) 각각은 하나의 드레인 셀렉트 트랜지스터(DSTa) 또는 직렬로 연결된 2개 이상의 드레인 셀렉트 트랜지스터들(DSTa 및 DSTb)을 포함할 수 있다. 제1 메모리 스트링들(SR11 내지 SR14)과 제2 메모리 스트링들(SR21 내지 SR24) 각각은 하나의 소스 셀렉트 트랜지스터(SSTa) 또는 직렬로 연결된 2개 이상의 소스 셀렉트 트랜지스터들(SSTa 및 SSTb)을 포함할 수 있다.
메모리 셀 트랜지스터들(MC1 내지 MCn)의 게이트들은 워드 라인들(WL1 내지 WLn)에 연결된다. 제1 하프 그룹(HG1)과 제2 하프 그룹(HG2)은 워드 라인들(WL1 내지 WLn) 각각을 공유한다.
소스 셀렉트 트랜지스터들(SSTa, SSTb)의 게이트들은 소스 셀렉트 라인들(SSLa, SSLb)에 각각 연결된다. 소스 셀렉트 라인들(SSLa, SSLb)은 개별적으로 제어되거나, 서로 연결되어 동시에 제어될 수 있다. 제1 하프 그룹(HG1)과 제2 하프 그룹(HG2)은 소스 셀렉트 라인들(SSLa, SSLb) 각각을 공유할 수 있다.
제1 메모리 스트링들(SR11 내지 SR14)에 포함된 드레인 셀렉트 트랜지스터들(DSTa, DSTb)의 게이트들은 제1 드레인 셀렉트 라인들(DSL1a, DSL1b)에 각각 연결된다. 제2 메모리 스트링들(SR21 내지 SR24)에 포함된 드레인 셀렉트 트랜지스터들(DSTa, DSTb)의 게이트들은 제2 드레인 셀렉트 라인들(DSL2a, DSL2b)에 각각 연결된다. 제1 드레인 셀렉트 라인들(DSL1a, DSL1b)은 개별적으로 제어되거나, 서로 연결되어 동시에 제어될 수 있다. 제2 드레인 셀렉트 라인들(DSL2a, DSL2b)은 개별적으로 제어되거나, 서로 연결되어 동시에 제어될 수 있다. 제1 드레인 셀렉트 라인들(DSL1a, DSL1b)은 제2 드레인 셀렉트 라인들(DSL2a, DSL2b)로부터 분리되어 서로 개별적으로 제어될 수 있다.
도 2에서 상술한 구조에 따르면, 제1 하프 그룹(HG1)과 제2 하프 그룹(HG2)은 소스 셀렉트 라인(SSLa 또는 SSLb)을 공유하지만, 서로 다른 제1 드레인 셀렉트 라인(DSL1a 또는 DSL1b) 및 제2 드레인 셀렉트 라인(DSL2a 또는 DSL2b)에 의해 각각 제어된다. 보다 구체적으로, 제1 드레인 셀렉트 라인(DSL1a 또는 DSL1b)은 제1 하프 그룹(HG1)과 비트 라인들(BL1 내지 BL4) 사이의 전기적인 연결을 제어하고, 제2 드레인 셀렉트 라인(DSL2a 또는 DSL2b)은 제2 하프 그룹(HG2)과 비트 라인들(BL1 내지 BL4) 사이의 전기적인 연결을 제어할 수 있다. 이로써, 하나의 비트 라인을 선택하고, 제1 드레인 셀렉트 라인(DSL1a 또는 DSL1b)을 선택하면, 제1 메모리 스트링들(SR11 내지 SR14) 중 하나가 선택될 수 있다. 또한, 하나의 비트 라인을 선택하고, 제2 드레인 셀렉트 라인(DSL2a 또는 DSL2b)을 선택하면, 제2 메모리 스트링들(SR21 내지 SR24) 중 하나가 선택될 수 있다.
도 2에 도시된 소스 셀렉트 라인들(SSLa, SSLb) 및 워드 라인들(WL1 내지 WLn)은 도 1에 도시된 하부 적층체(LST)의 도전패턴들(CP)에 대응되고, 도 2에 도시된 제1 드레인 셀렉트 라인들(DSL1a, DSL1b)은 도 1에 도시된 제1 상부 적층체(UST1)의 도전패턴들(CP)에 대응되고, 도 2에 도시된 제2 드레인 셀렉트 라인들(DSL2a, DSL2b)은 도 1에 도시된 제2 상부 적층체(UST2)의 도전패턴들(CP)에 대응된다.
도 3a 및 도 3b는 도 1에 도시된 게이트 적층체를 통해 구현될 수 있는 반도체 장치의 다양한 구조를 설명하기 위한 단면도들이다. 한편, 도 3a 및 도 3b에 도시된 반도체 장치를 이용하여 도 2에 도시된 회로를 구현할 수 있다. 도 3a 및 도 3b는 도 1에 도시된 선 A-A'를 따라 절취한 단면도이다.
도 3a 및 도 3b를 참조하면, 게이트 적층체(GST)는 도 1에서 상술한 바와 같이 교대로 적층된 층간 절연막들(ILD) 및 도전 패턴들(CP)을 포함한다. 도전 패턴들(CP)은 도 2에서 상술한 바와 같이 소스 셀렉트 라인들(SSLa, SSLb), 워드 라인들(WL1 내지 WLn) 및 드레인 셀렉트 라인들(DSL1a, DSL1b, DSL2a, DSL2b)로 이용될 수 있다. 도전패턴들(CP)은 도프트 실리콘, 금속 실리사이드, 금속, 베리어 메탈 등의 도전물로 형성될 수 있다. 도전패턴들(CP) 각각은 1종의 도전물로 형성되거나, 2종 이상의 도전물로 형성될 수 있다.
게이트 적층체(GST)의 일부는 제1 슬릿(SI1)에 의해 관통될 수 있다. 제1 슬릿(SI1) 내부는 슬릿 절연막(SID)으로 채워질 수 있다. 제1 슬릿(SI1) 및 슬릿 절연막(SID)은 제1 드레인 셀렉트 라인들(DSL1a, DSL1b)과 제2 드레인 셀렉트 라인들(DSL2a, DSL2b) 사이에 배치되고, 워드 라인들(WL1 내지 WLn) 및 소스 셀렉트 라인들(SSLa, SSLb)을 관통하지 않는 깊이로 형성될 수 있다.
게이트 적층체(GST)는 셀 플러그들(PL)을 감싼다. 셀 플러그들(PL) 각각은 채널막(CH)을 포함할 수 있다. 채널막(CH)은 반도체막으로 형성될 수 있다. 예를 들어, 채널막(CH)은 실리콘막으로 형성될 수 있다. 채널막(CH)은 게이트 적층체(GST)를 관통하는 홀 내부에 배치된다.
채널막(CH)은 코어 절연막(CO)을 감싸는 박막일 수 있다. 코어 절연막(CO)은 게이트 적층체(GST)를 관통하고 홀의 중심 영역을 채울 수 있다. 코어 절연막(CO)은 채널막(CH)보다 낮은 높이로 형성될 수 있다. 이 경우, 셀 플러그들(PL) 각각은 캡핑도전패턴(CAP)을 더 포함할 수 있다. 캡핑도전패턴(CAP)은 코어 절연막(CO)의 상면 및 채널막(CH)의 상단 내벽에 의해 정의되는 홀의 중심영역 상단을 채우도록 코어 절연막(CO) 상에 형성될 수 있다. 캡핑도전패턴(CAP)은 채널막(CH)에 직접 접촉될 수 있다. 캡핑도전패턴(CAP)은 제1 도전형의 도펀트가 도핑된 반도체막으로 형성될 수 있다. 제1 도전형의 도펀트는 n 타입일 수 있다. 보다 구체적으로, 캡핑도전패턴(CAP)은 n형 도펀트가 도핑된 도프트 실리콘막일 수 있다. 캡핑도전패턴(CAP)은 드레인 정션으로 이용될 수 있다.
한편, 도면에 도시되진 않았으나, 캡핑도전패턴(CAP) 및 코어 절연막(CO)은 생략될 수 있다. 이 경우, 채널막(CH)은 홀의 중심영역을 완전히 채우도록 형성될 수 있다.
본 발명의 실시 예에 따른 반도체 장치는 소스 영역(SA)을 더 포함할 수 있다. 소스 영역(SA)은 제1 도전형의 도펀트를 포함할 수 있다. 채널막(CH)은 소스 영역(SA)에 연결될 수 있다. 소스 영역(SA)과 채널막(CH)은 다양한 방식으로 연결될 수 있다.
도 3a를 참조하면, 채널막(CH)은 소스 영역(SA)에 접촉된 바닥면을 포함할 수 있다. 이 경우, 셀 플러그들(CP) 각각은 채널막(CH)의 측벽을 감싸는 다층 메모리 패턴(ML)을 포함할 수 있다. 다층 메모리 패턴(ML)은 채널막(CH)과 게이트 적층체(GST) 사이의 계면을 따라 연장될 수 있다. 채널막(CH)의 바닥면은 다층 메모리 패턴(ML)을 관통하여 소스 영역(SA)에 직접 접촉될 수 있다. 소스 영역(SA)은 n형 도프트 실리콘막으로 형성될 수 있다.
도 3b를 참조하면, 채널막(CH)은 소스 영역(SA) 내부로 연장될 수 있다. 소스 영역(SA)은 제1 소스막(SL1) 및 제2 소스막(SL2)을 포함할 수 있다. 제2 소스막(SL2)은 제1 소스막(SL1)과 게이트 적층체(GST) 사이에 배치될 수 있다. 채널막(CH) 및 코어 절연막(CO)은 제2 소스막(SL2)을 관통하여 제1 소스막(SL1) 내부로 연장될 수 있다. 제1 소스막(SL1) 및 제2 소스막(SL2) 각각은 n형 도프트 실리콘막으로 형성될 수 있다. 제2 소스막(SL2)은 채널막(CH)의 측벽에 접촉되도록 채널막(CH)의 측벽을 향하여 돌출될 수 있다. 이 경우, 셀 플러그들(CP) 각각은 제1 다층 메모리 패턴(ML1) 및 제2 다층 메모리 패턴(ML2)을 더 포함할 수 있다.
제1 다층 메모리 패턴(ML1)은 채널막(CH)과 게이트 적층체(GST) 사이의 계면을 따라 연장될 수 있다. 제2 다층 메모리 패턴(ML2)은 채널막(CH)과 제1 소스막(SL1) 사이의 계면을 따라 연장될 수 있다. 제1 다층 메모리 패턴(ML1)과 제2 다층 메모리 패턴(ML2)은 제2 소스막(SL2)에 의해 서로 분리될 수 있다. 제1 소스막(SL1)과 채널막(CH) 사이의 제2 다층 메모리 패턴(ML2)은 게이트 절연막으로 이용될 수 있다.
도 3a 및 도 3b를 참조하면, 드레인 셀렉트 라인(DSL1a, DSL2a, 또는 DSL1b, DSL2b)과 소스 셀렉트 라인(SSLa 또는 SSLb) 사이에 배치된 다층 메모리 패턴(ML1 또는 ML)의 일부는 게이트 절연막으로 이용될 수 있다.
도 3a 및 도 3b에 도시되진 않았으나, 도전패턴들(CP) 각각과 다층 메모리 패턴(ML1 또는 ML) 사이에 이들의 직접적인 접촉을 방지하는 베리어막이 더 형성될 수 있다. 베리어막은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등을 포함할 수 있다.
다층 메모리 패턴들(ML1, ML2, ML) 각각은 채널막(CH)을 감싸는 터널 절연막(TI), 터널 절연막(TI)을 감싸는 데이터 저장막(DL), 및 데이터 저장막(DL)을 감싸는 블로킹 절연막(BI)을 포함할 수 있다. 데이터 저장막(DL)은 워드 라인들(WL1 내지 WLn)과 채널막(CH) 사이의 전압 차이에 의해 유발되는 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있다. 이를 위해, 데이터 저장막(DL)은 다양한 물질로 형성될 수 있으며, 예를 들어 전하 트랩이 가능한 질화막으로 형성될 수 있다. 이외에도, 데이터 저장막(DL)은 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다. 블로킹 절연막(BI)은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막(TI)을 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
도 3a 및 도 3b에서 상술한 구조에 따르면, 워드 라인들(WL1 내지 WLn)과 채널막(CH)의 교차부에 메모리 셀 트랜지스터들이 형성되고, 소스 셀렉트 라인(SSLa 또는 SSLb)과 채널막(CH)의 교차부에 소스 셀렉트 트랜지스터가 정의되고, 드레인 셀렉트 라인(DSL1a, DSL1b, DSL2a 또는 DSL2b)과 채널막(CH)의 교차부에 드레인 셀렉트 트랜지스터가 정의된다. 메모리 셀 트랜지스터들은 소스 셀렉트 트랜지스터와 드레인 셀렉트 트랜지스터 사이에서 채널막(CH)에 의해 직렬로 연결되어 메모리 스트링을 형성할 수 있다.
본 발명의 실시 예는, 투광홀들을 포함하는 노광 마스크를 이용하여 제1 슬릿(SL1)을 형성할 수 있는 반도체 장치의 제조방법을 제공한다. 이하, 본 발명의 실시 예에 따른 반도체 장치의 제조방법에 대해 보다 구체적으로 설명한다.
도 4는 본 발명의 실시 예에 따른 반도체 장치의 제조방법을 개략적으로 설명하기 위한 순서도이다. 도 4는 ST1 단계로부터 ST7 단계를 도시하고 있다. 도면에 도시하진 않았으나, ST1 단계 이전 소스 구조를 형성하는 단계가 실시될 수 있고, ST7 단계 이 후 비트 라인 등을 형성하는 공정이 실시될 수 있다.
도 4를 참조하면, ST1 단계는 제1 및 제2 물질막들이 교대로 적층된 적층체를 형성하는 단계이다.
ST3 단계는 노광 마스크의 투광홀들 형상을 이용하여 채널홀들을 패터닝하는 단계이다. ST3 단계는 제1 포토리소그래피 공정을 포함한다. 제1 포토리소그래피 공정은 제1 광량으로 제어된 노광 공정을 포함한다. 제1 광량에 따르면, 노광 마스크의 투광홀들 사이의 갭들이 제1 포토레지스트막에 전사될 수 있다. 제1 광량은 노광 마스크의 설계에 따라 다양하게 설정될 수 있다.
ST5 단계는 ST3 단계를 통해 형성된 채널홀들 각각의 내부에 채널막을 포함하는 셀 플러그를 형성하는 단계이다.
ST7 단계는 노광 마스크의 투광홀들 형상을 이용하여 웨이브 타입의 슬릿을 패터닝하는 단계이다. ST7 단계의 노광 마스크는 ST3 단계의 노광 마스크와 동일하다. ST7 단계는 제2 포토리소그래피 공정을 포함한다. 제2 포토리소그래피 공정은 제1 광량보다 높은 제2 광량으로 제어된 노광 공정을 포함한다. 제2 광량은 노광 마스크의 투광홀들을 투광하여 정의된 광조사 영역이 투광홀들 각각보다 넓은 면적을 갖도록 제어된다. 제2 광량은 노광 마스크의 설계에 따라 다양하게 설정될 수 있다. 제2 광량은 제1 광량보다 높게 제어되므로 제1 광량에 따른 노광 공정에 의해 투영되는 형상과 제2 광량에 따른 노광 공정에 의해 투영되는 형상이 서로 다를 수 있다. 제2 광량에 따르면, 투광홀들 사이의 좁은 갭들은 제2 포토레지스트막에 전사되지 않을 수 있다.
상기에서, ST3 단계 및 ST5단계는 ST7 단계 이 후에 실시가능하다.
상술한 본 발명의 실시 예에 따르면, 하나의 노광 마스크를 이용하여 채널홀들 및 채널홀들과 다른 형상을 갖는 슬릿을 형성할 수 있다. 이에 따라, 본 발명의 실시 예는 3차원 반도체 장치의 제조 공정에 필요한 노광 마스크의 개수를 줄일 수 있으므로 제조비용을 절감할 수 있다. 이하, 도 4에 도시된 공정들을 보다 구체적으로 설명한다.
도 5 내지 도 10은 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면들이다. 도 5 내지 도 10은 도 3a에 도시된 반도체 장치의 제조방법의 일례이다. 이하의 도면에서 단면도들은 도 1에 도시된 선 A-A'와 동일한 절취선을 따라 절취한 단면도들이다.
도 5는 도 4에 도시된 ST1 단계를 설명하기 위한 단면도이다.
도 5를 참조하면, ST1 단계에서 형성되는 적층체(STA)는 소스영역(101) 상에 형성될 수 있다. 소스영역(101)은 구동 회로가 형성된 기판 상에 형성될 수 있다. 소스영역(101)은 제1 도전형의 도펀트을 포함하는 도프트 실리콘막으로 형성될 수 있다. 제1 도전형의 도펀트는 n형 도펀트일 수 있다.
적층체(STA)를 형성하는 단계는 제1 적층체(STA1)를 형성하는 단계 및 제1 적층체(STA1) 상에 제2 적층체(STA2)를 형성하는 단계를 포함할 수 있다. 제1 적층체(STA1)는 소스영역(101) 상에 제1 물질막들(103) 및 제2 물질막들(105)을 교대로 적층하여 형성될 수 있다. 제2 적층체(STA2)는 적어도 한 쌍의 제3 물질막(107) 및 제4 물질막(109)을 포함할 수 있다. 제3 물질막(107)은 제2 물질막들(105)과 동일한 물질로 형성될 수 있다. 제4 물질막(109)은 제1 물질막(103)과 동일한 물질로 형성될 수 있다. 제1 및 제4 물질막들(103 및 109)은 제2 및 제3 물질막들(105 및 107)과 상이한 물질로 형성될 수 있다.
제1 경우로서, 제1 및 제4 물질막들(103 및 109)은 제1 절연물로 형성되고, 제2 및 제3 물질막들(105 및 107)은 제1 절연물과 다른 식각률을 갖는 제2 절연물로 형성될 수 있다. 제1 절연물은 층간 절연막 역할을 할 수 있는 다양한 물질 중 선택될 수 있으며, 예를 들어 실리콘 산화막을 포함할 수 있다. 제2 절연물은 희생물질로서, 제1 절연물과 식각률 차이가 큰 다양한 물질 중 선택될 수 있으며, 예를 들어 실리콘 질화막을 포함할 수 있다. 이러한 제1 경우에 따르면, 적층체(STA)는 한층씩 교대로 적층된 층간 절연막들 및 희생막들을 포함할 수 있다.
제2 경우로서, 제1 및 제4 물질막들(103 및 109)은 상술한 제1 절연물로 형성되고, 제2 및 제3 물질막들(105 및 107)은 도전물로 형성될 수 있다. 도전물은 도프트 실리콘막, 금속 실리사이드막, 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 저저항 배선을 위해 도전물로서 텅스텐 등의 저저항 금속이 이용될 수 있다. 이러한 제2 경우에 따르면, 적층체(STA)는 한층씩 교대로 적층된 층간 절연막들 및 게이트 도전막들을 포함할 수 있다.
제3 경우로서, 제1 및 제4 물질막들(103 및 109)은 게이트 도전물로 형성되고, 제2 및 제3 물질막들(105 및 107)은 게이트 도전물과 다른 식각률을 갖는 희생 도전물로 형성될 수 있다. 게이트 도전물은 도프트 실리콘막, 금속 실리사이드막 및 금속막 중 적어도 어느 하나를 포함할 수 있다. 희생 도전물은 게이트 도전물과 식각률 차이가 큰 다양한 물질 중 선택될 수 있다. 보다 구체적으로, 게이트 도전물은 도프트 실리콘막으로 형성되고, 희생 도전물은 언도프 실리콘막으로 형성될 수 있다. 이러한 제3 경우에 따르면, 적층체(STA)는 한층씩 교대로 적층된 희생 도전막들 및 게이트 도전막들을 포함할 수 있다.
이어서, 도 4에 도시된 ST3 단계를 실시할 수 있다. ST3 단계는 적층체(STA) 상에 제1 마스크막(111) 및 제1 포토레지스트막(113)을 순차로 적층하는 단계를 포함할 수 있다. 제1 마스크막(111)은 질화막을 포함할 수 있다. 제1 포토레지스트막(113)은 포지티브 레지스트막으로 형성될 수 있다.
ST3 단계는 노광 마스크를 투광하는 광에 의해 제1 포토레지스트막(113)을 노광하는 노광 공정을 포함할 수 있다. 이하, ST3 단계에서 이용되는 노광 마스크의 레이아웃 및 ST3 단계에서 제1 포레지스트막(113) 내에 형성되는 제1 노광 영역 및 제1 비노광 영역에 대해 보다 구체적으로 설명한다.
도 6a 및 도 6b는 도 4에 도시된 ST3 단계를 설명하기 위한 평면도들이다. 보다 구체적으로, 도 6a는 ST3 단계에서 이용되는 노광 마스크의 레이아웃을 나타내는 평면도이다. 도 6b는 도 6a에 도시된 노광 마스크를 투광하는 광에 의해 제1 포토레지스트막 내부에 정의되는 제1 노광영역들 및 제1 비노광 영역의 레이아웃을 나타낸 평면도이다.
도 6a를 참조하면, 노광 마스크(251)는 투광홀들(253A, 253B), 투명의 보조패턴들(AF:assist feature, 255), 및 차광패턴(257)을 포함할 수 있다. 투광홀들(253A, 253B)은 제1 갭(g1) 또는 제2 갭(g2)으로 서로 이격되어 배치될 수 있다. 제1 갭(g1)은 제2 갭(g2)보다 크다. 투광홀들(253A, 253B)은 채널홀들의 배치밀도를 높이기 위해 지그재그로 배치될 수 있다.
노광 마스크(251)는 제1 내지 제3 영역들(P1 내지 P3)을 포함할 수 있다. 제1 영역들(P1) 각각에 제2 갭(g2)으로 이격된 투광홀들(253A 또는 253B)이 배치된다. 제2 영역(P2)은 제1 방향(I)으로 서로 이웃한 제1 영역들(P1) 사이에 정의된다. 제3 영역들(P3)은 제2 영역(P2) 양측에 배치된 제1 영역들(P1)로부터 연장된 영역들이다. 즉, 제3 영역들(P3) 각각은 제1 영역들(P1) 중 하나를 사이에 두고 제2 영역(P2)에 마주한다. 도면에 도시된 제1 내지 제3 영역들(P1 내지 P3)의 배열은 제1 방향(I)을 따라 반복될 수 있다.
투광홀들(253A, 253B)은 제1 투광홀들(253A) 및 제2 투광홀들(253B)로 구분될 수 있다. 제1 투광홀들(253A)은 제2 영역(P2)의 일측에 인접한 제1 영역(P1)에서 제2 갭(g2)으로 이격되어 배치되고, 제2 투광홀들(253B)은 제2 영역(P2)의 타측에 인접한 제1 영역(P1)에서 제2 갭(g2)으로 이격되어 배치된다. 제2 영역(P2)에 인접하게 배치된 제1 투광홀들(253A)은 제2 영역(P2)에 인접하게 배치된 제2 투광홀들(253B)로부터 제2 갭(g2)보다 큰 제1 갭(g1)으로 이격된다. 제2 영역(P2)은 제1 방향(I)으로 제1 갭(g1)에 대응되는 폭을 갖는다. 제2 영역(P2)은 차광패턴(257)으로 완전히 차단된다.
제1 투광홀들(253A), 제2 투광홀들(253B), 및 제2 영역(P2)은 제1 방향(I)으로 서로 이웃한 제3 영역들(P3) 사이에 배치된다. 제3 영역들(P3) 각각은 제1 방향(I)으로 제2 영역(P2)보다 큰 폭을 갖는다. 보조패턴들(255)은 제3 영역들(P3) 각각에 이격되어 배치된다.
보조패턴들(255)은 제1 포토리소그래피 공정에서 조사되는 제1 광량과 제2 포토리소그래피 공정에서 조사되는 제2 광량에 따라 전사 유무가 결정될 수 있다.
투광홀들(253A, 253B)은 제1 포토리소그래피 공정에서 조사되는 제1 광량과 제2 포토리소그래피 공정에서 조사되는 제2 광량에 따라 서로 다른 형태로 전사될 수 있다.
제1 포토리소그래피 공정의 노광 공정에서 조사되는 제1 광량에 따르면, 투광홀들(253A, 253B)의 형상은 도 5에 도시된 제1 포토레지스막(113) 내부에 전사되고, 보조패턴들(255)의 형상은 제1 포토레지스트막(113) 내부에 전사되지 않는다. 보조패턴들(255)은 제1 포토리소그래피 공정의 노광 공정 진행시, DOF(depth of focus) 마진을 확보하고, 수차(aberration)를 개선하는 패턴으로 이용될 수 있다. 제1 포토리소그래피 공정에서 제3 영역들(P3)의 보조패턴들(255)은 제1 포토레지스트막(113) 내부에 전사되지 않고, 제3 영역들(P3) 전체가 차광영역으로 이용될 수 있다.
도면에 도시되진 않았으나, 보조패턴들(255)은 제1 포토레지스트막(133) 내에 전사될 수 있다. 이러한, 보조패턴들(255)의 전사영역을 통해 포토레지스트 패턴의 밀도를 균일화할 수 있다. 보조패턴들(255)의 전사영역의 폭은 좁으므로 후속의 ST3 단계에서 제1 마스크막 내에 프린팅되지 않는다.
도 6b를 참조하면, 제1 광량으로 실시되는 제1 포토리소그래피 공정의 노광 공정에 의해 도 6a에 도시된 노광 마스크(251)의 투광홀들(253A, 253B)을 투광한 광은 제1 포토레지스트막(113) 내부에 제1 노광 영역들(113B)을 형성한다. 제1 노광 영역들(113B)은 노멀 도즈(does) 에너지에 따른 제1 광량에 의해 전사된 투광홀들(253A, 253B)의 형상에 대응된다. 제1 노광 영역들(113B) 각각은 제1 비노광영역(113A)에 의해 둘러싸인다. 제1 비노광영역(113A)은 노광 마스크(251)의 제1 갭(g1) 및 제2 갭들(g2)과 제3 영역(P3)에 대응되는 형상을 갖는다.
포지티브 레지스트로 형성된 제1 포토레지스트막(113)의 제1 노광 영역들(113B)은 현상액에 용해 가능한 상태로 분해될 수 있다.
도 7a 내지 도 7e는 ST3 단계 및 ST5 단계를 설명하기 위한 단면도들이다.
도 7a를 참조하면, 도 6b에서 상술한 바와 같이 ST3 단계의 노광 공정에 의해 제1 포토레지스트막(113) 내에 제1 비노광영역(113A) 및 제1 노광 영역들(113B)이 형성된다.
도 7b를 참조하면, ST3 단계는 노광 공정 이후, 도 7a에 도시된 제1 노광 영역들(113B)을 현상액을 이용하여 제거하는 단계를 포함할 수 있다. 이로써, 제1 비노광영역(113A)이 제1 포토레지스트 패턴으로서 잔류될 수 있다.
도 7c를 참조하면, ST3 단계는 제1 포토레지스트 패턴으로서 잔류되는 제1 비노광영역(113A)을 식각베리어로 이용한 식각 공정으로 제1 마스크막을 식각하여 제1 마스크 패턴(111P)을 형성하는 단계를 포함할 수 있다. 제1 마스크 패턴(111P)은 도 6a에 도시된 투광홀들(253A, 253B)의 전사형상에 대응되는 개구홀들(117)을 포함한다.
도 7d를 참조하면, 도 7c에 도시된 제1 마스크 패턴(111P)을 식각베리어로 이용한 식각 공정으로 도 7c에 도시된 개구홀들(117)을 통해 노출된 제2 적층체(STA2) 및 제1 적층체(STA1)를 식각하여 채널홀들(119)을 형성한다. 제1 마스크 패턴(111P)은 채널홀들(119) 형성 후 제거될 수 있다.
채널홀들(119)은 도 6a에 도시된 투광홀들(253A, 253B)의 전사형상에 대응된다. 채널홀들(119)은 제1 적층체(STA1) 및 제2 적층체(STA2)를 완전히 관통하도록 형성될 수 있다.
도 7e를 참조하면, ST5 단계는 채널홀들(119) 각각의 측벽 상에 다층 메모리 패턴(127)을 형성하는 단계와, 다층 메모리 패턴(127)의 표면 및 소스 영역(101)의 표면을 따라 채널막(129)을 형성하는 단계를 포함할 수 있다.
다층 메모리 패턴(127)을 형성하는 단계는 채널홀들(119) 각각의 표면을 따라 블로킹 절연막(121)을 형성하는 단계, 블로킹 절연막(121) 상에 데이터 저장막(123)을 형성하는 단계, 데이터 저장막(123) 상에 터널 절연막(125)을 형성하는 단계와, 블로킹 절연막(121), 데이터 저장막(123), 및 터널 절연막(125)을 식각하여 채널홀들(119) 각각의 바닥면을 통해 소스 영역(101)을 노출하는 단계를 포함할 수 있다.
채널막(129)은 채널홀들(119) 각각의 중심 영역을 개구시키도록 형성될 수 있다. 이 경우, 채널막(129)에 의해 개구된 채널홀들(119) 각각의 중심 영역은 코어 절연막(131)으로 채워질 수 있다. 코어 절연막(131)은 유동성을 갖는 PSZ(polysilazane)을 이용하여 형성될 수 있다.
상술한 공정들을 통해 채널홀들(119) 각각의 내부에 다층 메모리 패턴(127) 및 채널막(129)을 포함하는 셀 플러그(PL)가 형성된다.
ST5 단계 이후, ST7 단계를 실시할 수 있다. ST7 단계는 제2 적층체(STA2) 상에 제2 마스크막(141)을 형성하는 단계, 및 제2 마스크막(141) 상에 제2 포토레지스트막(143)을 형성하는 단계를 포함할 수 있다. 이 후, 도 6a에 도시된 노광 마스크를 투광하는 광에 의해 제2 포토레지스트막(143)을 노광하는 제2 포토리소그래피 공정의 노광 공정을 실시할 수 있다.
도 8은 도 6a에 도시된 노광 마스크를 이용한 제2 포토리소그래피 공정에 따른 제2 포토레지스트막의 제2 노광영역들 및 제2 비노광 영역의 레이아웃을 나타낸 평면도이다.
제2 포토리소그래피 공정의 노광 공정에서 조사되는 제2 광량에 따르면, 도 6a에 도시된 투광홀들(253A, 253B) 사이의 제2 갭들(g2)은 제2 포토레지스막(143) 내부에 전사되지 않는다. 제2 포토리소그래피 공정의 노광 공정에서 조사되는 제2 광량에 따르면, 도 6a에 도시된 투광홀들(253A, 253B) 및 보조패턴들(255)은 제2 포토레지스트막(143) 내부에 확장된 형상으로 전사될 수 있다.
제2 광량은 제1 포토리소그래피 공정의 제1 광량보다 높다. 따라서, 제2 광량에 따른 노광 공정에 의해 도 6a에 도시된 노광 마스크(251)의 투광홀들(253A, 253B) 및 보조패턴들(255)을 투광한 광은 제2 포토레지스트막(143) 내부에 제1 노광 영역들과 다른 형태의 제2 노광 영역들(143B)을 형성한다. 제2 노광 영역들(143B) 각각은 광조사 영역이다. 제2 노광 영역들(143B)은 오버 도즈(over does) 에너지에 따른 제2 광량에 의해 전사된 제1 투광홀들(253A) 및 이에 인접한 보조패턴들(255)의 연결형상에 대응되거나, 제2 투광홀들(253B) 및 이에 인접한 보조패턴들(255)의 연결형상에 대응된다. 제2 광량을 갖는 광은 보조패턴들(255)을 투광하므로, 노광 마스크(251)의 제3 영역들(P3)은 제2 포토리소그래피 공정에서 투광영역으로 이용될 수 있다.
제2 광량에 따르면, 도 6a에 도시된 노광 마스크(251)의 제2 갭들(g2) 각각보다 큰 제1 갭(g1)은 제2 포토레지스트막(143) 내부에 전사될 수 있다. 제2 포토레지스트막(143)의 제2 비노광영역(143A)은 제1 갭(g1)의 전사형상에 대응된다. 제1 갭(g1)의 전사형상은 광 조사 영역에 대한 반전형상을 갖는다.
도 6a에서 상술한 제2 영역(P2)은 제1 갭(g1)에 대응되는 폭의 차광패턴(257)에 의해 차단된다. 제2 영역(P2)은 제1 포토리소그래피 공정 뿐 아니라, 광량을 높여서 노광 공정을 실시하는 제2 포토리소그래피 공정에서도 차광영역으로 이용될 수 있다. 도 6a에서 상술한 제1 내지 제3 영역들(P1 내지 P3)의 레이아웃 및 제2 광량에 따른 노광 공정에 의해, 제2 노광 영역들(143B)은 제2 비노광 영역(143A)을 사이에 두고 이격될 수 있다.
네거티브 레지스트로 형성된 제2 포토레지스트막(143)의 제2 노광 영역들(143B)은 현상액에 용해되지 않는 상태로 경화될 수 있다.
도 9a 내지 도 9d는 ST7 단계를 설명하기 위한 단면도들이다.
도 9a를 참조하면, 도 8에서 상술한 바와 같이 ST7 단계의 노광 공정에 의해 제2 포토레지스트막(143) 내에 제2 비노광영역(143A) 및 제2 노광 영역들(143B)이 형성된다.
도 9b를 참조하면, ST7 단계는 노광 공정 이후, 도 9a에 도시된 제2 비노광 영역(143A)을 현상액을 이용하여 제거하는 단계를 포함할 수 있다. 이로써, 제2 노광영역들(143B)이 제2 포토레지스트 패턴으로서 잔류될 수 있다.
도 9c를 참조하면, ST7 단계는 제2 포토레지스트 패턴으로서 잔류되는 제2 노광영역들(143B)을 식각베리어로 이용한 식각 공정으로 제2 마스크막을 식각하여 제2 마스크 패턴(141P)을 형성하는 단계를 포함할 수 있다. 제2 마스크 패턴(141P)은 도 8에 도시된 제2 비노광영역(143A)에 대응되는 트렌치(147)를 포함한다. 즉, 트렌치(147)는 제2 포토리소그래피 공정에서의 광 조사 영역에 대한 반전형상을 갖는 웨이브 타입으로 형성될 수 있다.
도 9d를 참조하면, 도 9c에 도시된 제2 마스크 패턴(141P)을 식각베리어로 이용한 식각 공정으로 도 9c에 도시된 트렌치(147)를 통해 노출된 제2 적층체(STA2)를 식각하여 제1 슬릿(149)을 형성한다. 제2 마스크 패턴(141P)은 제1 슬릿(149) 형성 후 제거될 수 있다. 제1 슬릿(149)은 제1 적층체(STA1)를 관통하지 않는 깊이로 형성될 수 있다.
제1 슬릿(149)은 제2 포토리소그래피 공정에서의 광 조사 영역에 대한 반전형항을 갖는 웨이브 타입으로 형성될 수 있다. 즉, 제1 슬릿(149)의 형상은 도 6a에 도시된 제1 갭(g1)이 제2 광량에 의해 전사된 형상에 대응된다.
제1 적층체(STA1) 및 제2 적층체(STA2) 각각이 도 5에서 상술한 바와 같이 층간 절연막들 및 희생막들이 교대로 적층된 구조로 형성된 경우, 희생막들을 게이트 도전패턴들로 대체하는 단계를 더 실시할 수 있다.
도 10은 ST7 단계 이 후 이어지는 공정의 일례를 도시한 것이다.
도 10을 참조하면, ST7 단계 이 후, 제1 슬릿(149)을 슬릿 절연막(151)으로 채울 수 있다. 코어 절연막(131)의 일부는 리세스 될 수 있다. 이 경우, 코어 절연막(131)이 리세스된 영역은 캡핑 도전패턴(153)으로 채워질 수 있다.
이어서, 제2 슬릿들(161)을 형성할 수 있다. 제2 슬릿들(161)은 도 9d에 도시된 제1 적층체(STA1) 및 제2 적층체(STA2)를 완전히 관통하도록 형성될 수 있다. 제2 슬릿들(161)은 제1 슬릿(149)을 사이에 두고 배치된다.
이 후, 제2 슬릿들(161)을 통해 도 9d에 도시된 제1 적층체(STA1) 및 제2 적층체(STA2)의 희생막들을 게이트 도전패턴들(163)로 대체한다. 게이트 도전패턴들(163)을 형성하는 단계는 제2 슬릿들(161)을 통해 제1 적층체(STA1) 및 제2 적층체(STA2)의 희생막들을 제거하여 층간 절연막들 사이의 수평공간들을 개구하는 단계, 수평공간들이 채워지도록 제2 슬릿들(161)을 통해 게이트 도전물을 형성하는 단계, 및 제2 슬릿들(161) 내부의 게이트 도전물을 제거하여 게이트 도전물을 게이트 도전패턴들(163)로 분리하는 단계를 포함할 수 있다.
게이트 도전물은 도프트 실리콘막, 금속막 및 금속 실리사이드막 등 다양한 도전물 중 선택될 수 있다. 게이트 도전물을 형성하기 전 베리어막(미도시)을 더 형성할 수 있다. 이 경우, 게이트 도전패턴들(163)은 베리어막 상에 형성될 수 있다. 베리어막은 층간 절연막들과 게이트 도전패턴들(163) 사이의 직접적인 접촉을 방지할 수 있다. 베리어막은 티타늄 질화막, 텅스텐 질화막, 탄탈륨 질화막 등을 포함할 수 있다.
도 5에서 상술한 ST1 단계에서 제1 적층체(STA1) 및 제2 적층체(STA2) 각각은 층간 절연막들 및 희생막들이 적층된 구조로 형성되지 않고, 층간 절연막들 및 게이트 도전막들이 적층된 구조로 형성될 수 있다. 이 경우, 제2 슬릿들(161)을 형성한 이후, 제2 슬릿들(161)을 통해 희생막들을 게이트 도전패턴들로 대체하는 공정이 생략된다. 단, 제1 적층체(STA1) 및 제2 적층체(STA2) 각각의 게이트 도전막들은 제2 슬릿들(161)에 의해 분리된 게이트 도전패턴들로 이용할 수 있다.
또한, 도 5에서 상술한 ST1 단계에서 제1 적층체(STA1) 및 제2 적층체(STA2) 각각은 층간 절연막들 및 희생막들이 적층된 구조로 형성되지 않고, 희생 도전막들 및 게이트 도전막들이 적층된 구조로 형성될 수 있다. 이 경우, 제2 슬릿들(161)을 형성한 이후, 제2 슬릿들(161)을 통해 게이트 도전패턴들을 형성하는 공정이 생략될 수 있다. 단, 제2 슬릿들(161)을 통해 희생 도전막들을 층간 절연막들로 대체하는 공정이 실시될 수 있다. 게이트 도전막들 각각은 제2 슬릿들(161)에 의해 게이트 도전패턴들로 분리될 수 있다.
본 발명의 실시 예는 제1 포토리소그래피 공정의 제1 광량과 제2 포토리소그래피 공정의 제2 광량을 서로 다르게 제어함으로써, 노광 마스크의 투광홀들을 채널홀들의 형상으로 전사하거나, 웨이브 타입의 제1 슬릿의 형상으로 전사할 수 있다. 이와 같이, 광량을 제어하여 하나의 노광 마스크를 서로 다른 형상의 패턴들을 정의하는데 이용함으로써, 본 발명의 실시 예는 반도체 장치의 제조비용을 절감할 수 있다.
한편, 본 발명의 실시 예에 따르면 투광홀들의 레이아웃에 의해 제1 슬릿이 웨이브 타입으로 형성될 수 있다. 본 발명의 실시 예에 따른 웨이브 타입의 슬릿은 채널홀들을 패터닝하기 위한 노광 마스크의 투광홀들 형상에 의해 정의되므로, 채널홀들의 외형에 정합된 형상을 갖출 수 있다. 웨이브 타입의 슬릿은 스트레이트 타입의 슬릿에 비해 채널홀들 사이에서 좁은 면적을 차지한다. 이에 따라, 본 발명의 실시 예는 슬릿이 차지하는 수평적인 공간을 최소화할 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 3차원 반도체 장치의 게이트 적층체를 나타내는 사시도이다.
도 11을 참조하면, 게이트 적층체들(GST) 각각은 도 1에서 상술한 바와 같이 교대로 적층된 층간 절연막들(ILD) 및 도전패턴들(CP)을 포함하고, 셀 플러그들(PL)에 의해 관통될 수 있다.
게이트 적층체들(GST)은 제1 방향(I)으로 교대로 배치된 제1 슬릿(SI1) 및 제2 슬릿(SI2)에 의해 서로 분리될 수 있다. 제1 슬릿(SI1)은 제2 슬릿(SI2)과 동일하게 층간 절연막들(ILD) 및 도전패턴들(CP)을 완전히 관통하는 깊이로 형성될 수 있다. 제2 슬릿(SI2)은 제1 슬릿(SI1)과 동일하게 웨이브 타입으로 형성될 수 있다. 제1 슬릿(SI1) 및 제2 슬릿(SI2) 각각은 제1 방향(I)에 교차되는 제2 방향(Ⅱ)을 따라 연장될 수 있다.
도 11에 도시된 반도체 장치는 도 4에서 상술한 반도체 장치의 제조방법을 이용하여 형성될 수 있다. 도 11에 도시된 반도체 장치의 제1 슬릿(SI1) 및 제2 슬릿(SI2)은 동시에 형성될 수 있으며, 채널홀들을 형성하기 위한 노광 마스크를 이용하여 형성될 수 있다. 이 때, 노광 마스크의 레이아웃은 도 6a에 도시된 노광 마스크의 레이아웃과 다르다.
도 12a는 도 11에 도시된 반도체 장치를 형성하기 위한 노광 마스크의 레이아웃을 나타내는 평면도이다.
도 12a를 참조하면, 노광 마스크(351)는 투광홀들(353) 및 차광패턴(357)을 포함할 수 있다. 투광홀들(353)은 제1 갭(g1) 또는 제2 갭(g2)으로 서로 이격되어 배치될 수 있다. 제1 갭(g1)은 제2 갭(g2)보다 크다. 투광홀들(353)은 채널홀들의 배치밀도를 높이기 위해 지그재그로 배치될 수 있다.
노광 마스크(351)는 제1 방향(I)으로 교대로 배치된 제1 영역들(P1) 및 제2 영역들(P2)을 포함할 수 있다. 제1 영역들(P1)은 제2 갭(g2)으로 이격된 투광홀들(353)이 배치되는 영역이다. 각 제2 영역(P2)은 제1 방향(I)으로 서로 이웃한 제1 영역들(P1) 사이에 정의되고, 포토리소그래피 공정에서 광을 차단하는 영역이다. 제2 영역(P2)을 사이에 두고 제1 방향(I)으로 서로 이웃한 한 쌍의 투광홀들(353)은 제2 갭(g2)보다 큰 제1 갭(g1)으로 이격되어 배치된다.
투광홀들(353) 각각은 차광패턴(357)으로 둘러싸인다. 차광패턴(357)은 제2 영역들(P2)을 완전히 차단하고, 제1 영역들(P1)의 투광홀들(353) 사이에서 제2 갭(g2)에 대응되는 폭으로 형성된다.
제1 영역들(P1)에 배치된 투광홀들(353) 및 제1 영역들(P1)에 배치된 차광패턴(357)의 부분들은 노광 공정의 광량에 따라 포토레지스트막 내에서 다른 형태로 전사될 수 있다.
예를 들어, 도 5에 도시된 바와 같이 제1 포토레지스트막(113)을 형성한 이후, 도 12a에 도시된 노광 마스크를 이용한 제1 포토리소그래피 공정을 실시할 수 있다. 제1 포토리소그래피 공정은 노광 마스크(351)를 이용한 노광 공정을 실시하여 제1 포토레지스트막(113) 내부에 제1 노광영역들 및 제1 비노광 영역들을 형성하는 단계를 포함할 수 있다. 제1 포토리소그래피 공정의 노광 공정은 노멀 도즈에 따른 제1 광량으로 실시될 수 있다. 이러한 제1 포토리소그래피 공정에 따르면, 투광홀들(353)의 형상은 제1 포토레지스트막(113) 내부에 제1 노광영역들로서 전사된다. 이어서, 도 7a 및 도 7d에서 상술한 바와 동일한 공정들을 진행하여 채널홀들을 형성하고, 도 7e에서 상술한 바와 동일한 공정들을 진행하여 채널홀들 내부에 셀 플러그들을 형성할 수 있다.
한편, 적층체 상에 제2 포토레지스트막을 형성한 이후, 도 12a에 도시된 노광 마스크를 이용한 제2 포토리소그래피 공정을 실시할 수 있다. 제2 포토레지스트막은 네거티브 포토레지스트일 수 있다.
도 12b는 도 12a에 도시된 노광 마스크를 이용한 제2 포토리소그래피 공정에 따른 제2 포토레지스막의 제2 노광 영역들 및 제2 비노광 영역들의 레이아웃을 나타낸 평면도이다.
도 12b를 참조하면, 제2 포토리소그래피 공정은 도 12a에 도시된 노광 마스크(351)를 이용한 노광 공정을 실시하여 제2 포토레지스트막(443) 내부에 제1 노광영역들(443B) 및 제1 비노광 영역들(443A)을 형성하는 단계를 포함할 수 있다. 제2 포토리소그래피 공정의 노광 공정은 오버 도즈에 따른 제2 광량의 광을 조사하여 실시될 수 있다.
제2 광량은 제1 포토리소그래피 공정의 제1 광량보다 높다. 제2 포토리소그래피 공정의 노광 공정에서 조사되는 제2 광량에 따르면, 도 12a에 도시된 투광홀들(353) 사이의 제2 갭들(g2)은 제2 포토레지스막(443) 내부에 전사되지 않는다. 제2 포토리소그래피 공정의 노광 공정에서 조사되는 제2 광량에 따르면, 도 12a에 도시된 투광홀들(353)은 제2 포토레지스트막(443) 내부에 확장된 형상으로 전사될 수 있다. 따라서, 도 12a에 도시된 노광 마스크(351)의 투광홀들(353)을 투광한 광은 제2 포토레지스트막(443) 내부에 제1 노광 영역들과 다른 형태의 제2 노광 영역들(443B)을 형성한다.
제2 광량에 따르면, 도 12a에 도시된 노광 마스크(351)의 제2 갭들(g2) 각각보다 큰 제1 갭(g1)은 제2 포토레지스트막(443) 내부에 전사될 수 있다. 제2 포토레지스트막(143)의 제2 비노광영역들(443A) 각각은 제1 갭(g1)의 전사형상에 대응된다. 제1 갭(g1)의 전사형상은 광 조사 영역에 대한 반전형상을 갖는다.
도 12a에서 상술한 제1 및 제2 영역들(P1, P2)의 레이아웃에 따라, 제2 노광 영역들(443B) 및 제2 비노광 영역들(443A)은 제1 방향(I)으로 교대로 배치될 수 있다.
상술한 제2 노광 영역들(443B) 및 제2 비노광 영역들(443A)을 형성한 이후, 제2 비노광 영역들(443A)을 제거하고 제2 노광 영역들(443B)을 제2 포토레지스트 패턴으로서 잔류시킨다. 이 후, 제2 포토레지스트 패턴으로서 잔류된 제2 노광 영역들(443B)을 식각 베리어로 이용한 식각 공정으로 제1 및 제2 적층체들을 완전히 관통하고 웨이브 타입을 갖는 제1 및 제2 슬릿들을 형성할 수 있다.
이어서, 제1 및 제2 슬릿들을 이용하여 게이트 패턴들을 형성하는 후속 공정을 진행할 수 있다.
도 13은 본 발명의 다른 실시 예에 따른 노광 마스크의 레이아웃을 나타내는 평면도이다.
도 13을 참조하면, 노광 마스크(551)는 제1 영역들(P1) 및 제2 영역(P2')을 포함할 수 있다. 노광 마스크(551)는 제1 영역들(P1)에 투광홀들(553A, 553B)이 배치될 수 있다. 투광홀들(553A, 553B)은 채널홀들의 배치밀도를 높이기 위해 지그재그로 배치될 수 있다. 노광 마스크(551)는 제2 영역(P2')에 투명의 보조패턴들(AF:assist feature, 559)이 배치될 수 있다. 노광 마스크(551)는 투광홀들(553A, 553B) 및 보조패턴들(559) 주위에 배치된 차광 패턴(557)을 포함할 수 있다. 이하, 설명의 편의를 위해, 제2 영역(P2')의 일측에 배치된 투광홀들(553A)을 제1 투광홀들로 정의하고, 제2 영역(P2')의 타측에 배치된 투광홀들(553B)을 제2 투광홀들로 정의한다.
제2 영역(P2')에 인접한 제1 투광홀들(553A)과 제2 영역(P2')에 인접한 제2 투광홀들(553B)은 제1 갭(g1')으로 이격될 수 있다. 제1 투광홀들(553A) 또는 제2 투광홀들(553B)은 제1 영역들(P1) 각각에서 제2 갭(g2)으로 이격될 수 있다. 제1 갭(g1')은 제2 갭(g2)보다 크다. 제1 갭(g1')은 보조패턴들(559)이 배치될 공간을 포함하여 넓게 정의될 수 있다. 보조패턴들(559)은 제1 간격(D1)으로 이격될 수 있다. 제2 영역(P2')에 인접한 투광홀들(553A, 553B)로부터 보조패턴들(559)은 제2 간격(D2)으로 이격될 수 있다. 제1 간격(D1)은 제2 간격(D2)보다 크다. 제1 간격(D1)을 정의하는 차광패턴(557)의 형상에 의해 웨이브 타입의 슬릿을 정의할 수 있다.
도 13에 도시된 제2 영역(P2')은 도 6a에 도시된 제2 영역(P2)에 적용될 수 있다. 또는 도 13에 도시된 제2 영역(P2')은 도 12a에 도시된 제2 영역들(P2) 각각에 적용될 수 있다.
도 13에 도시된 노광 마스크(551)를 이용하여 도 5에서 상술한 제1 포토리소그래피 공정을 실시할 수 있다. 이로써, 포토레지스트막 내부에 투광홀들(553A, 553B)의 형상이 노광영역들로서 전사될 수 잇다. 이 후, 도 7a 및 도 7d에서 상술한 바와 동일한 공정들을 진행하여 채널홀들을 형성하고, 도 7e에서 상술한 바와 동일한 공정들을 진행하여 채널홀들 내부에 셀 플러그들을 형성할 수 있다.
이어서, 도 13에 도시된 노광 마스크를 이용한 제2 포토리소그래피 공정을 실시할 수 있다. 제2 포토리소그래피 공정은 도 8, 도 9a, 및 도 12b에서 상술한 바와 같이 제1 포토리소그래피 공정에서의 제1 광량보다 큰 제2 광량으로 실시되는 노광 공정을 포함한다.
제1 포토리소그래피 공정에서 조사되는 제1 광량은 보조패턴들(559)의 형상이 포토레지스트막 내부로 전사되지 않도록 제어된다. 한편, 제2 포토리소그래피 공정에서 조사되는 제2 광량은 투광홀들(553A, 553B) 및 보조패턴들(559)이 포토레지스트막 내부에 확장된 형상으로 전사되어 노광 영역들을 정의할 수 있도록 제어된다. 이 때, 제1 간격(D1)보다 작은 제2 갭들(g2) 및 제1 간격(D1)보다 작은 제2 간격(D2)을 정의하는 차광패턴(557)의 형상이 포토레지스트막 내부에 전사되지 않도록 제2 광량을 제어한다. 한편, 광량 제어를 통해 제1 간격(D1)을 정의하는 차광패턴(557)의 형상은 포토레지스트막 내부에 전사될 수 있다.
이 후, 도 9b 내지 도 10에서 상술한 공정들을 순차로 실시할 수 있다.
도 13에 도시된 노광 마스크(551)는 웨이브 타입 슬릿을 정의하기 위한 보조패턴들(559)을 포함한다. 보조패턴들(559)은 제1 포토리소그래피 공정 진행 시, DOF(depth of focus) 마진을 확보하고, 수차(aberration)를 개선하는 패턴으로 이용될 수 있다. 보조패턴들(559)의 형상을 이용하여 웨이브 타입 슬릿을 형성하는 경우, 웨이브 타입 슬릿에 인접하여 셀 플러그들을 감싸는 도전패턴의 폭을 용이하게 제어할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
STA, STA1, STA2: 적층체 113, 143, 443: 포토레지스트막
111, 141: 마스크막 111P, 141P: 마스크 패턴
117: 개구홀 147: 트렌치
113A, 143A, 443A: 비노광 영역 113B, 143B, 443B: 노광영역
251, 351, 551: 노광 마스크 255, 559: 보조패턴
253A, 253B, 353, 553A, 553B: 투광홀
257, 357, 557: 차광패턴
g1, g1': 제1 갭 g2: 제2 갭
P1: 제1 영역 P2, P2': 제2 영역
P3: 제3 영역 SI1, SI2, 149, 161: 슬릿
119: 채널홀 CH, 129 :채널막
PL: 셀 플러그

Claims (13)

  1. 적층체를 형성하는 단계;
    상기 적층체 상에 포토레지스트막을 형성하는 단계;
    제1 투광홀들, 제2 투광홀들, 및 차광패턴을 포함하고, 상기 차광패턴이 서로 이웃한 상기 제1 투광홀 및 상기 제2 투광홀 사이의 제1 갭과 상기 제1 투광홀들 사이 및 상기 제2 투광홀들 사이의 제2 갭들을 차단하도록 형성된 노광 마스크를 이용하여, 상기 제2 갭들이 전사되지 않고 상기 제1 갭이 전사되도록 제어된 광량으로, 상기 포토레지스트막을 노광하는 단계;
    상기 제1 갭의 전사형상에 대응되는 상기 포토레지스트막의 비노광영역을 제거하여 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 이용하여 상기 전사형상에 대응되는 웨이브 타입의 슬릿을 상기 적층체 내부에 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 갭은 상기 제2 갭들 각각보다 큰 반도체 장치의 제조방법.
  3. 적층체를 형성하는 단계;
    투광홀들을 포함하는 노광 마스크를 이용한 제1 포토리소그래피 공정을 실시하여 상기 투광홀들에 대응되는 채널홀들을 상기 적층체 내부에 형성하는 단계;
    상기 채널홀들 각각의 내부에 채널막을 포함하는 셀 플러그를 형성하는 단계; 및
    상기 노광 마스크를 이용한 제2 포토리소그래피 공정을 실시하여 상기 투광홀들을 투광하여 정의된 광조사 영역에 대한 반전형상을 갖는 웨이브 타입의 제1 슬릿을 상기 적층체 내부에 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 제1 포토리소그래피 공정은,
    상기 적층체 상에 제1 마스크막을 형성하는 단계;
    상기 제1 마스크막 상에 제1 포토레지스트막을 형성하는 단계;
    상기 노광 마스크의 상기 투광홀들을 통해 상기 제1 포토레지스트막을 노광하여, 상기 제1 포토레지스트막 내에 서로 이격된 노광영역들 형성하는 단계;
    상기 노광영역들을 제거하여 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 식각 베리어로 이용한 식각 공정으로 상기 제1 마스크막을 식각하여 개구홀들을 갖는 제1 마스크 패턴을 형성하는 단계; 및
    상기 제1 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 상기 개구홀들을 통해 노출된 상기 적층체를 식각하여 상기 채널홀들을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 제2 포토리소그래피 공정은,
    상기 적층체 상에 제2 마스크막을 형성하는 단계;
    상기 제2 마스크막 상에 제2 포토레지스트막을 형성하는 단계;
    상기 투광홀들을 통해 상기 제2 포토레지스트막을 노광하여, 상기 제2 포토레지스트막 내에 상기 광조사 영역에 대응되는 노광영역 및 상기 광조사 영역에 대한 상기 반전형상에 대응되는 비노광영역을 형성하는 단계;
    상기 비노광영역을 제거하여 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 식각 베리어로 이용한 식각 공정으로 상기 제2 마스크막을 식각하여 상기 비노광영역에 대응되는 트렌치를 갖는 제2 마스크 패턴을 형성하는 단계; 및
    상기 제2 마스크 패턴을 식각 베리어로 이용한 식각 공정으로 상기 트렌치를 통해 노출된 상기 적층체를 식각하여 상기 제1 슬릿을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 투광홀들은 제1 투광홀들과, 상기 제1 투광홀들로부터 제1 갭을 사이에 두고 이격된 제2 투광홀들을 포함하고,
    상기 제1 투광홀들 사이의 갭과 상기 제2 투광홀들 사이의 갭은 상기 노광영역에 전사되지 않도록 상기 제1 갭보다 작게 형성되는 반도체 장치의 제조방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 투광홀들 중 일부가 연결된 형상으로 전사될 수 있도록 상기 제2 포토리소그래피 공정에서 조사되는 광량은 상기 제1 포토리소그래피 공정에서 조사되는 광량보다 높게 제어되는 반도체 장치의 제조방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 제1 슬릿은 상기 적층체의 일부를 관통하거나, 상기 적층체를 완전히 관통하는 반도체 장치의 제조방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 적층체를 완전히 관통하는 제2 슬릿들을 형성하는 단계를 더 포함하고,
    상기 제1 슬릿은 상기 제2 슬릿들 사이에서 상기 제2 슬릿들보다 짧게 형성된 반도체 장치의 제조방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 노광 마스크는
    상기 투광홀들이 배치되는 공간을 제공하는 제1 영역들;
    상기 제1 영역들 사이에 정의되고, 상기 제1 영역들 내에서 상기 투광홀들 사이의 갭 보다 큰 폭을 갖는 차광패턴으로 완전히 차단된 제2 영역; 및
    상기 제1 영역들 중 어느 하나를 사이에 두고 상기 제2 영역에 마주하여 배치되고, 투명의 보조패턴들을 포함하는 제3 영역을 포함하는 반도체 장치의 제조방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제3 영역은
    상기 제1 포토리소그래피 공정에서 차광영역으로 이용되고,
    상기 제2 포토리소그래피 공정에서 투광영역으로 이용되는 반도체 장치의 제조방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 노광 마스크는 제1 영역들 및 상기 제1 영역들 사이의 제2 영역을 포함하고,
    상기 제2 영역에 제1 간격으로 이격되어 배치되고, 웨이브 타입을 갖는 투명의 보조패턴들이 형성되고,
    상기 제1 영역들 각각에 투광홀들이 배치되고,
    상기 투광홀들 및 상기 보조패턴들 각각의 주변에 차광패턴이 형성된 반도체 장치의 제조방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 보조패턴들은 상기 제2 영역에 인접한 상기 투광홀들로부터 상기 제1 간격보다 작은 제2 간격으로 이격되고,
    상기 투광홀들은 상기 제1 영역들 각각에서 상기 제1 간격보다 작은 갭으로 이격된 반도체 장치의 제조방법.
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