CN111968989A - 三维存储器的制造方法及三维存储器 - Google Patents
三维存储器的制造方法及三维存储器 Download PDFInfo
- Publication number
- CN111968989A CN111968989A CN202010741169.8A CN202010741169A CN111968989A CN 111968989 A CN111968989 A CN 111968989A CN 202010741169 A CN202010741169 A CN 202010741169A CN 111968989 A CN111968989 A CN 111968989A
- Authority
- CN
- China
- Prior art keywords
- layer
- photoresist
- stack layer
- substrate
- stack
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
Landscapes
- Semiconductor Memories (AREA)
Abstract
本发明涉及半导体技术领域，公开了一种三维存储器的制造方法及三维存储器。所述方法包括：提供衬底；在所述衬底上形成堆叠层，所述堆叠层包括在垂直于所述衬底的纵向上交替设置的层间绝缘层和栅极牺牲层；于所述堆叠层表面形成光阻层；对所述光阻层进行曝光显影，形成图案区域和被去除区域，并在所述堆叠层表面对应于所述被去除区域的部位，形成凹槽；对所述凹槽进行氧化处理，用以去除光阻残留物；所述图案区域作为所述堆叠层的刻蚀掩膜，对所述堆叠层进行刻蚀。本发明所述方法解决了在光阻层厚度不断增厚条件下的光阻残留物问题，避免了传统的过度显影方式导致的产能降低以及刻蚀结构出现偏差的问题。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种三维存储器的制造方法及三维存储器。
背景技术
在半导体器件的制造过程中，通常需要在半导体基体上形成光阻(photo resist，简称PR)，然后对光阻进行曝光显影，于是在光阻中形成期望的三维图形。基于该三维图形，对半导体基体进行刻蚀，使得光阻上的图形深入到半导体基体中。在完成刻蚀之后，不再需要光阻作为保护层，可以将其去除。
下面以三维存储器的制造过程为例，进一步阐述光阻的形成及去除过程。具体地，三维存储器的制造过程包括：提供衬底以及在衬底上形成多层栅极牺牲层和绝缘层构成的堆叠层(或称“堆栈”)，在堆叠层表面形成光阻，对光阻进行曝光显影，随后对堆叠层进行刻蚀，以获得期望的结构。然而，随着堆叠层层数的不断增加，堆叠层表面所形成的光阻的厚度也不断增大，在经曝光显影后难以将需要去除的部分光阻全部去除，从而产生光阻残留物。
目前，为了将光阻残留物完全去除，通常采用的方法是加长显影时间以及增加显影次数。然而此种方法将导致三维存储器的产能降低；同时过度显影将会使得光阻与堆叠层交界的部分产生横向的损耗，进而导致后续刻蚀过程结束后产生结构偏差；并且在显影后仍可能存在工艺窗口不足的问题。因此，在光阻不断增厚的情况下，如何有效去除光阻残留物，成为本领域中亟待解决的技术难题。
发明内容
本发明提供了一种三维存储器的制造方法，解决了在光阻层厚度不断增厚条件下的光阻残留物问题，避免了传统的过度显影导致的产能降低以及刻蚀结构出现偏差的问题。
本发明提供了一种三维存储器的制造方法，包括：
提供衬底；
在所述衬底上形成堆叠层，所述堆叠层包括在垂直于所述衬底的纵向上交替设置的层间绝缘层和栅极牺牲层；
于所述堆叠层表面形成光阻层；
对所述光阻层进行曝光显影，形成图案区域和被去除区域，并在所述堆叠层表面对应于所述被去除区域的部位，形成凹槽；
对所述凹槽进行氧化处理，用以去除光阻残留物；
所述图案区域作为所述堆叠层的刻蚀掩膜，对所述堆叠层进行刻蚀。
优选的，所述图案区域作为所述堆叠层的刻蚀掩膜，对所述堆叠层进行刻蚀的步骤，包括：
所述图案区域作为所述堆叠层的刻蚀掩膜，对所述堆叠层进行刻蚀，形成阶梯式结构。
优选的，所述图案区域作为所述堆叠层的刻蚀掩膜，对所述堆叠层进行刻蚀的步骤，包括：
所述图案区域作为所述堆叠层的刻蚀掩膜，对所述堆叠层进行刻蚀，形成沟道孔。
优选的，所述对所述凹槽进行氧化处理，用以去除光阻残留物的步骤，包括：
采用氧等离子体对所述凹槽进行氧化处理，用以去除光阻残留物。
优选的，氧化处理温度为80-150℃。
优选的，所述对所述光阻层进行曝光显影的步骤，包括：
采用四甲基氢氧化铵对所述光阻层进行显影以形成所述被去除区域。
优选的，显影的操作温度为20-30℃。
优选的，所述光阻层的厚度为8μm及以上。
优选的，所述堆叠层的层数为96层及以上。
本发明还提供了一种三维存储器，所述三维存储器由上述的制造方法制造而成。
本发明提供的三维存储器的制造方法，在曝光显影之后，对凹槽内的光阻残留物，通过氧等离子体在相对较低的温度下进行氧化处理，使得在去除所述光阻残留物的同时，尽可能减小周边图案区域光阻层的损耗，解决了在光阻层厚度不断增厚条件下的光阻残留物问题，避免了传统的过度显影方式导致的产能降低以及刻蚀结构出现偏差的问题。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种三维存储器的制造方法的流程图；
图2为本发明实施例提供的堆叠层经曝光显影后的结构示意图；
图3为本发明实施例提供的堆叠层经氧化处理后的结构示意图；
图4a至图4b为本发明实施例提供的方法沟道孔制造过程中的结构示意图；
图5a至图5c为本发明实施例提供的方法阶梯区制造过程中的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
本发明针对现有的光阻层厚度不断增厚，在曝光显影后产生光阻残留物，而传统的过度显影方式难以有效去除光阻残留物的问题，本发明实施例用以解决该问题。
实施例一
图1为本发明实施例提供的一种三维存储器的制造方法的流程图，图2为本发明实施例提供的堆叠层经曝光显影后的结构示意图。参见图1和图2，所述方法包括：
步骤S101、提供衬底100；
步骤S102、在所述衬底100上形成堆叠层110，所述堆叠层110包括在垂直于所述衬底100的纵向上交替设置的层间绝缘层111和栅极牺牲层112；
步骤S103、于所述堆叠层110表面形成光阻层120；
步骤S104、对所述光阻层120进行曝光显影，形成图案区域121和被去除区域，并在所述堆叠层110表面对应于所述被去除区域的部位，形成凹槽；
步骤S105、对所述凹槽进行氧化处理，用以去除光阻残留物122；
步骤S106、所述图案区域121作为所述堆叠层110的刻蚀掩膜，对所述堆叠层110进行刻蚀。
具体地，在步骤S101中，所述衬底100可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，所述衬底100还可以为包括其他元素半导体或化合物半导体的衬底，例如SiC，还可以为叠层结构，例如Si/SiGe等。
在步骤S102中，形成于所述衬底100上的所述堆叠层110，可以包括交替设置的层间绝缘层和栅极牺牲层，所述层间绝缘层111和所述栅极牺牲层112的厚度可以不相等。所述堆叠层110根据垂直方向所需形成的存储单元的个数来确定堆叠的层数，所述堆叠层110的层数例如可以为8层、32层、64层、以及更高的层数等，堆叠的层数越多，越能提高存储器件的集成度。其中，在本发明实施例中，所述堆叠层110的层数至少为96层。进一步地，当所述堆叠层110的堆叠层数越多时，越有必要采用本发明实施例提供的方法，以使刻蚀后所得结构更加符合预期。
具体地，可以采用化学气相沉积、原子层沉积或其他合适的沉积方法，依次交替沉积所述层间绝缘层111和所述栅极牺牲层112，以形成所述堆叠层110。其中，在本实施例中，所述层间绝缘层111的材料可以为氧化硅(SiOx)，所述栅极牺牲层112的材料可以为氮化硅(SiNx)。
在步骤S103中，于所述堆叠层110表面形成光阻层的方法可以为：将光阻旋转涂布于所述堆叠层110表面，从而形成光阻层。由于在后续的刻蚀过程中将会对光阻层造成损耗，故而随着堆叠层层数的不断增加，光阻层的厚度也不断增厚。在本发明实施例中，所述光阻层120的厚度至少为8μm。
在经步骤S103形成光阻层之后，在步骤S104中，对所述光阻层120进行曝光显影，形成图案区域和被去除区域，并在所述堆叠层110表面对应于所述被去除区域的部位，形成凹槽。如图2所示，在所述光阻层120较厚时，位于底部的光阻在曝光过程中容易曝光不充分，从而导致在显影过程中难以将需要去除的部分光阻层完全去除，使得在显影完成后，对应于所述被去除区域的所述凹槽内产生光阻残留物122。
具体地，可以采用四甲基氢氧化铵(TMAH)对所述光阻层120进行显影，去除可溶于显影液的部分所述光阻层120，保留所述图案区域121，以形成所述被去除区域，其中，显影的操作温度可以为20-30℃，优选为23℃。
为了将经曝光后需要去除的部分光阻层完全去除而不产生所述光阻残留物122，现有的方法是加强显影，具体为加长显影时间以及增加显影次数。然而加强显影将导致一系列的不良效果：加强显影时间以及增加显影次数，使得显影工序在整个三维存储器的制造过程中将占用较多的时间以及消耗更多的物料和能量，对产能造成不利的影响，导致产能降低；其次，加强显影容易导致过度显影，使得所述光阻层120与所述堆叠层110交界的部分产生横向的消耗，进而导致在后续的刻蚀过程中刻蚀所得结构产生偏差，不利于产品良率的提升；再有，加强显影仍无法确保所得工艺窗口符合要求。
基于此，在本发明实施例中，在步骤S105中对所述凹槽进行氧化处理，从而使得通过所述凹槽，以去除所述光阻残留物122。
具体地，采用氧等离子体对所述凹槽进行氧化处理，以除去经曝光显影后未能去除的所述光阻残留物122，从而得到如图3所示的结构。其中，氧等离子体的形成方法可以为已知的任意一种等离子体形成方法。为减小对所述凹槽周边的所述图案区域121的损耗，本发明实施例中采用在较低的氧化温度下进行氧化处理，氧化处理的温度可以为80-150℃，优选为100℃。
通过在较低温度下采用氧等离子体对所述凹槽进行氧化处理，在去除所述光阻残留物122的同时，不会在所述光阻层120与所述堆叠层110交界的位置产生横向的消耗，从而确保了所述光阻层120经曝光显影后所得图案的准确性，进而保证后续刻蚀过程的准确性，避免了由于显影造成的刻蚀结构出现偏差的问题。
经步骤S105除去所述光阻残留物122之后，进行步骤S106，使所述图案区域121作为所述堆叠层110的刻蚀掩膜，对所述堆叠层110进行刻蚀，以获得期望的结构。
进一步地，所述步骤S106可以包括：所述图案区域121作为所述堆叠层110的刻蚀掩膜，对所述堆叠层110进行刻蚀，形成沟道孔113。其中，制造过程中的结构示意图如图4a至4b所示。
经步骤S105除去所述光阻残留物122之后，对所述堆叠层110进行刻蚀，从而形成沿纵向穿过所述堆叠层110的所述沟道孔113，所得结构如图4a所示。随后，可以采用硫酸与双氧水的混合溶液去除所述图案区域121，并在所述沟道孔113内沉积存储功能层1141、沟道层1142以及填充氧化物1143，从而形成具有存储功能的沟道结构114，所得结构示意图如图4b所示。其中，图4b仅为示意图，所得结构还可以包括外延结构等，不限于此。
所述存储功能层1141可以为已知的任何结构，例如ONO(Oxide-SiN-Oxide)结构，包括电荷阻挡层、电荷存储层以及隧穿层；沉积所述存储功能层1141、所述沟道层1142以及填充氧化物1143可以参照现有技术实施，在此不再赘述。
实施例二
进一步地，本发明实施例提供的方法在三维存储器的阶梯区的制造过程中尤其有效。也即，所述步骤S106可以包括：所述图案区域121作为所述堆叠层110的刻蚀掩膜，对所述堆叠层110进行刻蚀，形成阶梯式结构。
传统的三维存储器的阶梯结构通过一次光刻结合重复修剪(Trim)、刻蚀(Etch)的过程实现。在此过程中，随着所述堆叠层层数的不断增加，所述光阻层的厚度也不断增大，以使通过多次重复刻蚀获得所需的阶梯数。然而，在多次重复刻蚀过程中，所述光阻层不断发生损耗，厚度随之减小。当所述堆叠层层数较多时，由于光阻层的厚度无法随堆叠层层数的增多而无限增厚，故难以通过一次光刻实现多级阶梯的制造，尤其是位于底部的阶梯难以实现。故而对于堆叠层层数较多的阶梯制造过程中，可进行多次光刻，也即需要多次进行光阻涂布、曝光以及显影。
图5a至图5c为本发明实施例提供的方法阶梯区制造过程中的结构示意图。参见图5a，所述光阻层经曝光显影后，将产生深的凹槽，位于凹槽底部的光阻由于难以获得充分的曝光，故而经显影后在凹槽底部容易产生光阻残留物。在本发明实施例中，采用在较低的氧化温度下进行氧化处理以去除所述光阻残留物，随后进行刻蚀得到如图5b所示的结构，避免了阶梯刻蚀残留，以及加强显影导致的所述光阻层产生底部的横向消耗，进而避免在后续刻蚀过程中产生不希望出现的副阶梯，从而提高所述阶梯结构的制造准确度。经多次修剪、刻蚀以及去除所述图案区域121之后，得到如图5c所示阶梯式结构。
进一步地，本发明实施例还提供了由上述方法制造而成的三维存储器。
以上对本发明实施例所提供的一种三维存储器的制造方法及三维存储器进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。
Claims (10)
1.一种三维存储器的制造方法，其特征在于，包括：
提供衬底；
在所述衬底上形成堆叠层，所述堆叠层包括在垂直于所述衬底的纵向上交替设置的层间绝缘层和栅极牺牲层；
于所述堆叠层表面形成光阻层；
对所述光阻层进行曝光显影，形成图案区域和被去除区域，并在所述堆叠层表面对应于所述被去除区域的部位，形成凹槽；
对所述凹槽进行氧化处理，用以去除光阻残留物；
所述图案区域作为所述堆叠层的刻蚀掩膜，对所述堆叠层进行刻蚀。
2.根据权利要求1所述的三维存储器的制造方法，其特征在于，所述图案区域作为所述堆叠层的刻蚀掩膜，对所述堆叠层进行刻蚀的步骤，包括：
所述图案区域作为所述堆叠层的刻蚀掩膜，对所述堆叠层进行刻蚀，形成阶梯式结构。
3.根据权利要求1所述的三维存储器的制造方法，其特征在于，所述图案区域作为所述堆叠层的刻蚀掩膜，对所述堆叠层进行刻蚀的步骤，包括：
所述图案区域作为所述堆叠层的刻蚀掩膜，对所述堆叠层进行刻蚀，形成沟道孔。
4.根据权利要求1所述的三维存储器的制造方法，其特征在于，所述对所述凹槽进行氧化处理，用以去除光阻残留物的步骤，包括：
采用氧等离子体对所述凹槽进行氧化处理，用以去除光阻残留物。
5.根据权利要求4所述的三维存储器的制造方法，其特征在于，氧化处理温度为80-150℃。
6.根据权利要求1所述的三维存储器的制造方法，其特征在于，所述对所述光阻层进行曝光显影的步骤，包括：
采用四甲基氢氧化铵对所述光阻层进行显影以形成所述被去除区域。
7.根据权利要求6所述的三维存储器的制造方法，其特征在于，显影的操作温度为20-30℃。
8.根据权利要求1所述的三维存储器的制造方法，其特征在于，所述光阻层的厚度为8μm及以上。
9.根据权利要求1所述的三维存储器的制造方法，其特征在于，所述堆叠层的层数为96层及以上。
10.一种三维存储器，其特征在于，所述三维存储器由权利要求1-9中任一项所述的制造方法制造而成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010741169.8A CN111968989A (zh) | 2020-07-29 | 2020-07-29 | 三维存储器的制造方法及三维存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010741169.8A CN111968989A (zh) | 2020-07-29 | 2020-07-29 | 三维存储器的制造方法及三维存储器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111968989A true CN111968989A (zh) | 2020-11-20 |
Family
ID=73364086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010741169.8A Pending CN111968989A (zh) | 2020-07-29 | 2020-07-29 | 三维存储器的制造方法及三维存储器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111968989A (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105470127A (zh) * | 2014-09-12 | 2016-04-06 | 上海华虹宏力半导体制造有限公司 | 去除深沟槽中残留光阻的方法及闪存的制作方法 |
| CN108711572A (zh) * | 2018-06-29 | 2018-10-26 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN109411476A (zh) * | 2018-12-06 | 2019-03-01 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| US20190115359A1 (en) * | 2017-10-17 | 2019-04-18 | SK Hynix Inc. | Manufacturing method of semiconductor device |
-
2020
- 2020-07-29 CN CN202010741169.8A patent/CN111968989A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105470127A (zh) * | 2014-09-12 | 2016-04-06 | 上海华虹宏力半导体制造有限公司 | 去除深沟槽中残留光阻的方法及闪存的制作方法 |
| US20190115359A1 (en) * | 2017-10-17 | 2019-04-18 | SK Hynix Inc. | Manufacturing method of semiconductor device |
| CN108711572A (zh) * | 2018-06-29 | 2018-10-26 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
| CN109411476A (zh) * | 2018-12-06 | 2019-03-01 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100437451B1 (ko) | 트랩형 비휘발성 메모리 장치의 제조 방법 | |
| TWI506768B (zh) | 非揮發性記憶體及其製造方法 | |
| KR100946056B1 (ko) | 반도체 메모리 소자의 제조 방법 | |
| CN101339902B (zh) | 高压半导体器件及其制造方法 | |
| CN112992669B (zh) | 半导体结构及其形成方法 | |
| KR20000021503A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100466539B1 (ko) | 쇼트키 배리어 트랜지스터 제조 방법 | |
| TWI412087B (zh) | 高密度溝槽式功率半導體結構及其製造方法 | |
| US10340143B1 (en) | Anodic aluminum oxide as hard mask for plasma etching | |
| CN108074798B (zh) | 一种自对准曝光半导体结构的制作方法 | |
| CN111968989A (zh) | 三维存储器的制造方法及三维存储器 | |
| US11145760B2 (en) | Structure having improved fin critical dimension control | |
| US9613811B2 (en) | Methods of manufacturing semiconductor devices | |
| TW202131519A (zh) | 半導體裝置 | |
| KR100455379B1 (ko) | 플래시 메모리 장치의 제조방법 | |
| TWI557915B (zh) | 垂直式電晶體元件及其製作方法 | |
| CN111640674B (zh) | 带有阶梯型氧化层半导体器件及其制作方法 | |
| CN116133369B (zh) | 半导体结构的制作方法及其结构 | |
| US11901185B2 (en) | Etching method | |
| US20240170559A1 (en) | Method for producing closely spaced gate structures of a quantum dot device | |
| CN110379850B (zh) | 沟槽式功率晶体管制法 | |
| US10580789B2 (en) | Semiconductor device having etching control layer in substrate and method of fabricating the same | |
| KR100976684B1 (ko) | 반도체 메모리 소자의 콘택홀 형성 방법 | |
| KR100358046B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| KR0147775B1 (ko) | 트랜지스터의 게이트 전극 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |