KR100358046B1 - 플래시 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 반도체 기판 상에 필드산화막, 터널 산화막, 폴리실리콘층을 형성하는 단계, 폴리실리콘층 상부에 산화막을 증착하는 단계, 산화막 상에 플로팅 게이트 마스크를 이용하여 포토레지스트 패턴을 형성하는 단계, 포토레지스트 패턴에 따라서 상기 산화막을 식각하고 포토레지스트층을 제거하는 단계, 1차 스페이서 옥사이드를 증착한 후 전면식각하여 상기 산화막의 측벽에 스페이서를 형성하는 단계, 스페이서를 배리어로 하여 폴리실리콘층을 패터닝하는 단계, 패터닝된 폴리실리콘층의 상부에 2차 스페이서 산화막을 증착하는 단계, 2차 스페이서 산화막을 식각하여 제거하는 단계; 및 패터닝된 제 1 폴리실리콘층을 포함한 전체 구조상에 유전체막 및 제 2 폴리실리콘층을 형성한 후, 콘트롤 게이트 마스크를 사용한 식각 공정으로 플로팅 게이트 및 콘트롤 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히 식각시 플로팅 게이트의 손상을 방지할 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.
일반적으로, 플래쉬 메모리 셀의 프로그램 및 소거 동작을 위해서는 플로팅 게이트와 콘트롤 게이트간의 커플링 비가 일정 값을 유지해야만 한다. 그런데, 최근 반도체 소자가 고집적화 및 소형화 되어감에 따라 플래쉬 메모리 셀 사이즈가 작아지고, 이로 인하여 커플링 비가 작아져서 플래쉬 메모리 셀의 프로그램과 소거 효율이 떨어지는 문제가 있다. 이를 해결하기 위하여 제조공정의 개선을 통해 커플링 비를 극대화하는 연구가 진행되고 있다. 커플링 비를 증대시키기 위하여 질화막 스페이서를 이용하는 방법이 있는데, 이를 첨부도면을 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 플래쉬 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(1)에 액티브(Active) 영역과 필드(Field) 영역을 분리하는 소자분리(Isolation) 공정을 실시하여 필드 산화막(2)을 형성한 후 산화공정을 실시하여 터널 산화막(3)을 형성한다.
터널 산화막(3)을 형성한 후에는, 터널 산화막(3)을 포함한 반도체 기판(1)의 전체 상부 구조에 플로팅 게이트로 사용될 폴리실리콘층(4)을 증착하고, 제 1 폴리실리콘층(4) 상부에 버퍼옥사이드(5)를 약 100Å의 두께로 증착한다.
버퍼옥사이드(5)를 증착하고 나면 그 상부에 제 1 질화막(6)을 증착하고, 플로팅 게이트 마스크를 이용하여 제 1 질화막(6) 상부에 포토레지스트 패턴(7)을 형성하여 제 1 질화막(6)의 일부분을 노출시킨다.
도 1b를 참조하면, 포토레지스트 패턴(7)을 식각마스크로 이용하여 제 1 질화막(6)을 패터닝한 후에, 포토레지스트 패턴(7)을 제거하고, 패터닝된 제 1 질화막(6)을 포함한 전체 구조 상부에 제 2 질화막(8)을 형성한다. 제 2 질화막(8)을 전면식각하여, 패터닝된 제 1 질화막(6)의 측벽에 스페이서를 형성한다.
도 1c를 참조하면, 패터닝된 제 1 질화막(6) 및 제 1 질화막(6)의 측벽에 스페이서 형태로 남아있는 제 2 질화막(8)을 식각 마스크로 폴리실리콘층(4)을 식각한다. 이어서, 폴리실리콘층(4)의 측벽에 폴리산화막(9)을 형성한다.이후, 미도시되었지만, 제 1 질화막(6) 및 제 2 질화막(8)을 인산을 이용한 스트립 공정을 실시하여 제거하고, 버퍼옥사이드(5)를 스트립 공정을 실시하여 제거한다.
그런데, 전술한 질화막의 식각시 폴리실리콘층 상부면의 손상을 방지하기 위하여 버퍼옥사이드를 사용하는데, 질화막과 옥사이드의 식각선택비가 낮기 때문에 버퍼 옥사이드가 배리어 역할을 제대로 못하게 된다. 그래서 폴리실리콘층의 측벽에 폴리 옥사이드를 형성하여 플로팅 게이트의 측벽을 보호하는데, 그에 따라서 플로팅 게이트의 면적이 감소하게 되어 셀의 커플링비가 감소하며, 폴리옥사이드를 형성하는 공정이 추가됨에 따라 공정이 늘어나는 문제점이 있었다.
따라서, 본 발명은 플로팅 게이트가 되는 폴리실리콘층의 식각 선택비를 높임으로써 식각시 폴리실리콘층의 손상을 방지하며 공정수를 줄일 수 있는 플래시메모리 소자의 제조방법을 제공하는 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 제조방법은, 반도체 기판 상에 필드산화막, 터널 산화막, 폴리실리콘층을 형성하는 단계, 폴리실리콘층 상부에 산화막을 증착하는 단계, 산화막 상에 플로팅 게이트 마스크를 이용하여 포토레지스트 패턴을 형성하는 단계, 포토레지스트 패턴에 따라서 상기 산화막을 식각하고 포토레지스트층을 제거하는 단계, 1차 스페이서 옥사이드를 증착한 후 전면식각하여 상기 산화막의 측벽에 스페이서를 형성하는 단계, 스페이서를 배리어로 하여 폴리실리콘층을 패터닝하는 단계, 패터닝된 폴리실리콘층의 상부에 2차 스페이서 산화막을 증착하는 단계, 2차 스페이서 산화막을 식각하여 제거하는 단계; 및 패터닝된 제 1 폴리실리콘층을 포함한 전체 구조상에 유전체막 및 제 2 폴리실리콘층을 형성한 후, 콘트롤 게이트 마스크를 사용한 식각 공정으로 플로팅 게이트 및 콘트롤 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
그리고 폴리실리콘층은 플로팅 게이트로 사용될 부분이며 약 700Å 두께로 증착하며, 산화막은 약 1000Å 두께로 증착하는 것을 특징으로 하는 방법이다.
도 1a 내지 도 1c는 종래 플래시 메모리 소자 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 2a 내지 도 2g는 본 발명에 따른 플래시 메모리 소자 제조방법을 설명하기 위한 공정 순서도.
* 도면의 주요 부분에 대한 부호의 설명 *
11:반도체 기판 12:필드산화막
13:터널산화막 14:폴리실리콘층
15:산화막 16:포토레지스트
17:1차 스페이서 산화막 19:2차 스페이서 산화막
이하에서는 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 2a 내지 도 2g는 본 발명에 따른 공정 순서도인데 다음과 같다.
먼저, 도 2a를 참조하면, 반도체 기판(11)에 액티브(Active) 영역과 필드(Field) 영역을 분리하는 소자분리(Isolation) 공정을 실시하여 필드 산화막(12)을 형성한 후 산화공정을 실시하여 터널 산화막(13)을 형성한다. 터널 산화막(13)을 포함한 반도체 기판(11)의 전체 상부 구조에 폴리실리콘층(14)을 약 700Å 두께로 형성한 후 산화막(15)을 약 1000Å 두께로 형성한다. 플로팅 게이트 마스크를 이용하여 산화막(15) 상부에 포토레지스트 패턴(16)을 형성하여 산화막(15)의 일부분을 약 0.3㎛(D3)만큼 노출시킨다.
도 2b를 참조하면, 포토레지스트 패턴(16)을 식각마스크로 이용하여 산화막(15)을 패터닝한 후에, 포토레지스트 패턴(16)을 제거한다.
도 2c를 참조하면, 패터닝된 산화막(15)을 포함한 전체 구조 상부에 1차 스페이서 산화막(17)을 약 1000Å 두께로 증착한다.
도 2d를 참조하면, 1차 스페이서 산화막(17)을 FICD 0.1㎛로 하여 전면식각하여, 패터닝된 산화막(15)의 측벽에 스페이서(17)를 형성한다.
도 2e를 참조하면, 스페이서(17)를 식각 배리어로 하여 폴리실리콘층(14)을 식각하는데, 폴리실리콘층(14)이 식각되어 필드산화막(12)의 일부분이 노출된다.
도 2f를 참조하면, 필드산화막(12)의 노출된 부분의 손상을 방지할 수 있도록 2차 스페이서 산화막(18)을 증착하고 식각을 한다. 2차 스페이서 산화막을 식각하고 나면 필드산화막(12)이 노출된 부분이 채워진다. 다시 말하면, 필드산화막(12)의 노출되었던 부분 상부의 스페이서 산화막(18)은 두께가 두껍고 그 외의 부분, 즉 제 1 산화막(15)은 대체로 1000Å의 산화막 두께를 유지한다. 이때 폴리실리콘층(14)과 산화막(15)은 식각 선택비가 우수하므로 산화막(15)의 식각을 행한다.
도 2g를 참조하면, 전술하였다시피, 폴리실리콘층(14)과 산화막(15)의 우수한 식각 선택비를 이용하여 산화막(15)을 식각하여 제거한다. 그리고 필드산화막(12)의 상부에 위치한 2차 스페이서 산화막을 식각하여 제거하고 옥사이드를 제거한다.
그리고 최종적으로, 패터닝된 폴리실리콘층을 포함한 전체 구조상에 유전체막 및 제 2 폴리실리콘층을 형성한 후, 콘트롤 게이트 마스크를 사용한 식각 공정으로 플로팅 게이트 및 콘트롤 게이트를 형성한다.
전술한 바와 같이 본 발명에 따른 플래시 메모리 소자의 제조방법에 의하면, 산화막 스페이서를 이용하므로 산화막과 폴리실리콘층간의 식각선택비가 우수하여 식각시 폴리실리콘층의 손상을 줄일 수 있으며, 필드산화막을 열산화시키는 등의 공정을 삭제할 수 있어 전체 공정수가 줄어들며, 플로팅 게이트의 스페이스가 줄어들어 전체 크기를 줄일 수 있다.
Claims (3)
- 반도체 기판 상에 필드 산화막을 형성한 후 전체 구조 상부에 터널 산화막, 제 1 폴리실리콘층 및 산화막을 형성하는 단계;플로팅 게이트 마스크를 이용한 식각공정을 통해 상기 산화막을 패터닝하는 단계;전체 구조 상부에 제 1 스페이서 산화막을 증착한 후 전면 식각하여 상기 산화막의 측벽에 스페이서를 형성하는 단계;상기 스페이서를 베리어로 이용한 식각공정을 통해 상기 제 1 폴리실리콘층을 식각하여 상기 필드 산화막의 일부가 노출되도록 하는 단계;전체 구조 상부에 제 2 스페이서 산화막을 증착한 후 패터닝하여 상기 필드 산화막이 노출되는 상기 제 1 폴리실리콘층 사이를 매립하는 단계;상기 산화막, 상기 스페이서 및 상기 제 2 스페이서 산화막을 식각하여 제거하는 단계; 및전체 구조 상부에 유전체막 및 제 2 폴리실리콘층을 형성한 후 콘트롤 게이트 마스크를 이용한 식각공정을 통해 플로팅 게이트 및 콘트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 폴리실리콘층은 상기 플로팅 게이트로 사용될 부분이며, 약 700Å 두께로 증착하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 산화막은 약 1000Å 두께로 증착하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
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