JPH08153716A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH08153716A JPH08153716A JP29534494A JP29534494A JPH08153716A JP H08153716 A JPH08153716 A JP H08153716A JP 29534494 A JP29534494 A JP 29534494A JP 29534494 A JP29534494 A JP 29534494A JP H08153716 A JPH08153716 A JP H08153716A
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- JP
- Japan
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- film
- oxidation resistant
- forming
- resistant film
- resist
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- Pending
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Abstract
(57)【要約】
【目的】 LOCOS酸化膜の微細化を可能とするとと
もに、製造工程の合理化を実現する。 【構成】 半導体基板(11)上にパッド酸化膜(1
2)を介して第1の耐酸化性膜(13)を形成する工程
と、前記耐酸化性膜(13)上の所定の領域に開口を有
するレジスト膜(14)を形成し、該レジスト膜(1
5)をマスクとして第1の耐酸化性膜(15)をエッチ
ング・除去し、レジスト膜(15)を除去した後に一面
に第2の耐酸化性膜(16)を形成し、前記第2の耐酸
化性膜(16)を全面エッチバックすることにより、前
記第1の耐酸化性膜(13)の側壁にスペーサ膜(1
7)を形成し、前記半導体基板(11)の表面を熱酸化
することにより、LOCOS酸化膜(18)を形成す
る。
もに、製造工程の合理化を実現する。 【構成】 半導体基板(11)上にパッド酸化膜(1
2)を介して第1の耐酸化性膜(13)を形成する工程
と、前記耐酸化性膜(13)上の所定の領域に開口を有
するレジスト膜(14)を形成し、該レジスト膜(1
5)をマスクとして第1の耐酸化性膜(15)をエッチ
ング・除去し、レジスト膜(15)を除去した後に一面
に第2の耐酸化性膜(16)を形成し、前記第2の耐酸
化性膜(16)を全面エッチバックすることにより、前
記第1の耐酸化性膜(13)の側壁にスペーサ膜(1
7)を形成し、前記半導体基板(11)の表面を熱酸化
することにより、LOCOS酸化膜(18)を形成す
る。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、さらに詳しく言えばLOCOS酸化膜の形成方
法の改善に関する。
に関し、さらに詳しく言えばLOCOS酸化膜の形成方
法の改善に関する。
【0002】
【従来の技術】従来の半導体装置の製造方法を図6乃至
図8を参照しながら説明する。まず、図6に示すよう
に、半導体基板(1)上に500Å程度のパッド酸化膜
(2)を形成し、LPCVD法により700Å程度のポ
リシリコン膜(3)を形成し、さらにポリシリコン膜
(3)上にLPCVD法により1500Å程度のSi3N4
膜(4)を形成する。
図8を参照しながら説明する。まず、図6に示すよう
に、半導体基板(1)上に500Å程度のパッド酸化膜
(2)を形成し、LPCVD法により700Å程度のポ
リシリコン膜(3)を形成し、さらにポリシリコン膜
(3)上にLPCVD法により1500Å程度のSi3N4
膜(4)を形成する。
【0003】次に、図7に示すようにSi3N4膜(4)上
の所定の領域に、ホトリソ工程により開口を有するレジ
スト膜(5)を形成し、そのレジスト膜(5)をマスク
としてSi3N4膜(4)をエッチング・除去し、ポリシリ
コン膜(3)の表面を露出する。次に、図8に示すよう
に、1000℃程度で前記開口部分のポリシリコン膜
(3)および半導体基板(1)表面の熱酸化を行いLO
COS酸化膜(6)を形成する。その後、Si3N4膜
(4)およびポリシリコン膜(3)を除去する。
の所定の領域に、ホトリソ工程により開口を有するレジ
スト膜(5)を形成し、そのレジスト膜(5)をマスク
としてSi3N4膜(4)をエッチング・除去し、ポリシリ
コン膜(3)の表面を露出する。次に、図8に示すよう
に、1000℃程度で前記開口部分のポリシリコン膜
(3)および半導体基板(1)表面の熱酸化を行いLO
COS酸化膜(6)を形成する。その後、Si3N4膜
(4)およびポリシリコン膜(3)を除去する。
【0004】
【発明が解決しようとする課題】上記の製造方法は、P
PL(Pad Poly LOCOS)と呼ばれるものであり、ポリシ
リコン膜(3)を緩衝材として用いることでLOCOS
酸化膜(6)形成時のストレスを緩和したものであり、
現在広く用いられている技術である。ところで、半導体
集積回路の微細化に伴い、LOCOS酸化膜(6)も微
細化する必要があることから、レジスト膜(5)の開口
寸法(L)もこれに応じて狭く形成することが必要であ
る。しかしながら、ステッパーの解像力との関係から、
微細化が進むと従来より短波長の光源を必要とし、例え
ば0.6μmの開口寸法の場合では、従来のg線ステッ
パーからi線ステッパーへと露光装置そのものを世代交
代させる必要が有り、製造コストの上昇を招いていた。
PL(Pad Poly LOCOS)と呼ばれるものであり、ポリシ
リコン膜(3)を緩衝材として用いることでLOCOS
酸化膜(6)形成時のストレスを緩和したものであり、
現在広く用いられている技術である。ところで、半導体
集積回路の微細化に伴い、LOCOS酸化膜(6)も微
細化する必要があることから、レジスト膜(5)の開口
寸法(L)もこれに応じて狭く形成することが必要であ
る。しかしながら、ステッパーの解像力との関係から、
微細化が進むと従来より短波長の光源を必要とし、例え
ば0.6μmの開口寸法の場合では、従来のg線ステッ
パーからi線ステッパーへと露光装置そのものを世代交
代させる必要が有り、製造コストの上昇を招いていた。
【0005】本発明は、上記の課題に鑑みてなされたも
のであり、ステッパーの解像力以上の微細パターンの形
成を可能とし、LOCOS酸化膜の微細化を可能とする
とともに、製造工程の合理化を実現することを目的とし
ている。
のであり、ステッパーの解像力以上の微細パターンの形
成を可能とし、LOCOS酸化膜の微細化を可能とする
とともに、製造工程の合理化を実現することを目的とし
ている。
【0006】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明に係る半導体装置の製造方法は、半導体基
板上にパッド酸化膜を介して第1の耐酸化性膜を形成す
る工程と、前記第1の耐酸化性膜上の所定の領域に開口
を有するレジスト膜を形成し、該レジスト膜をマスクと
して第1の耐酸化性膜をエッチング・除去する工程と、
レジスト膜を除去した後に一面に第2の耐酸化性膜を形
成する工程と、前記第2の耐酸化性膜を全面エッチバッ
クすることにより、前記第1の耐酸化性膜の側壁にスペ
ーサ膜を形成する工程と、前記半導体基板の表面を熱酸
化することにより、LOCOS酸化膜を形成する工程と
を有する。
めに、本発明に係る半導体装置の製造方法は、半導体基
板上にパッド酸化膜を介して第1の耐酸化性膜を形成す
る工程と、前記第1の耐酸化性膜上の所定の領域に開口
を有するレジスト膜を形成し、該レジスト膜をマスクと
して第1の耐酸化性膜をエッチング・除去する工程と、
レジスト膜を除去した後に一面に第2の耐酸化性膜を形
成する工程と、前記第2の耐酸化性膜を全面エッチバッ
クすることにより、前記第1の耐酸化性膜の側壁にスペ
ーサ膜を形成する工程と、前記半導体基板の表面を熱酸
化することにより、LOCOS酸化膜を形成する工程と
を有する。
【0007】また、本発明に係る半導体装置の製造方法
は、半導体基板上にパッド酸化膜およびポリシリコン膜
を介して第1の耐酸化性膜を形成する工程と、前記第1
の耐酸化性膜上の所定の領域に開口を有するレジスト膜
を形成し、該レジスト膜をマスクとして第1の耐酸化性
膜をエッチング・除去し前記ポリシリコン膜の表面を露
出する工程と、レジスト膜を除去した後に一面に第2の
耐酸化性膜を形成する工程と、前記第2の耐酸化性膜を
全面エッチバックすることにより、前記第1の耐酸化性
膜の側壁にスペーサ膜を形成する工程と、前記半導体基
板の表面を熱酸化することにより、LOCOS酸化膜を
形成する工程とを有する。
は、半導体基板上にパッド酸化膜およびポリシリコン膜
を介して第1の耐酸化性膜を形成する工程と、前記第1
の耐酸化性膜上の所定の領域に開口を有するレジスト膜
を形成し、該レジスト膜をマスクとして第1の耐酸化性
膜をエッチング・除去し前記ポリシリコン膜の表面を露
出する工程と、レジスト膜を除去した後に一面に第2の
耐酸化性膜を形成する工程と、前記第2の耐酸化性膜を
全面エッチバックすることにより、前記第1の耐酸化性
膜の側壁にスペーサ膜を形成する工程と、前記半導体基
板の表面を熱酸化することにより、LOCOS酸化膜を
形成する工程とを有する。
【0008】
【作用】本発明によれば、第1の耐酸化性膜をホトエッ
チによりパターニングした後にレジスト膜を除去し、一
面に第2の耐酸化性膜を形成し、その第2の耐酸化性膜
を全面エッチバックすることにより、第1の耐酸化性膜
の側壁にスペーサ膜を形成しているので、そのスペーサ
膜分だけ第1の耐酸化性膜の開口を微細に形成すること
ができる。これにより、ステッパーの解像力以上のパタ
ーン形成が可能となるので、LOCOS酸化膜の微細化
と製造工程の合理化を実現することができる。
チによりパターニングした後にレジスト膜を除去し、一
面に第2の耐酸化性膜を形成し、その第2の耐酸化性膜
を全面エッチバックすることにより、第1の耐酸化性膜
の側壁にスペーサ膜を形成しているので、そのスペーサ
膜分だけ第1の耐酸化性膜の開口を微細に形成すること
ができる。これにより、ステッパーの解像力以上のパタ
ーン形成が可能となるので、LOCOS酸化膜の微細化
と製造工程の合理化を実現することができる。
【0009】
【実施例】以下で、本発明の半導体装置の製造方法の一
実施例を図1乃至図5を参照しながら説明する。まず、
図1に示すように、シリコン基板(11)上に500Å
程度のパッド酸化膜(12)を形成し、LPCVD法に
より700Å程度のポリシリコン膜(13)を形成し、
さらにポリシリコン膜(13)上にLPCVD法によ
り、1500Å程度の第1のSi3N4膜(14)を形成す
る。
実施例を図1乃至図5を参照しながら説明する。まず、
図1に示すように、シリコン基板(11)上に500Å
程度のパッド酸化膜(12)を形成し、LPCVD法に
より700Å程度のポリシリコン膜(13)を形成し、
さらにポリシリコン膜(13)上にLPCVD法によ
り、1500Å程度の第1のSi3N4膜(14)を形成す
る。
【0010】次に、図2に示すように第1のSi3N4膜
(14)上の所定の領域に、ホトリソ工程により開口を
有するレジスト膜(15)を形成し、そのレジスト膜
(15)をマスクとしてSi3N4膜(14)をエッチング
・除去し、ポリシリコン膜(13)の表面を露出する。
このときの開口寸法をL1とする。次に、図3に示すよ
うに、レジスト膜(15)を除去した後に、前記開口部
分を含む一面にLPCVD法により第2のSi3N4膜(1
6)を形成する。次いで、図4に示すように、第2のSi
3N4膜(16)をCHF3等のエッチングガスによる全面エ
ッチバックを施すことにより、前記開口部分の第1のSi
3N4膜(14)の側壁にスペーサ膜(17)を形成す
る。このときの開口寸法L2は、第1のSi3N4膜(1
4)の開口寸法L1に比しては、スペーサ膜(17)の
分だけ小さくなる。上記実施例の場合にはスペーサ膜
(17)による減少分は約0.2μmであるので、例え
ばL1が0.8μmであれば、L2は0.6μmとな
る。したがって、解像力の限界が0.8μmであるg線
ステッパーであっても、0.6μmの微細加工が実質的
に可能となる。
(14)上の所定の領域に、ホトリソ工程により開口を
有するレジスト膜(15)を形成し、そのレジスト膜
(15)をマスクとしてSi3N4膜(14)をエッチング
・除去し、ポリシリコン膜(13)の表面を露出する。
このときの開口寸法をL1とする。次に、図3に示すよ
うに、レジスト膜(15)を除去した後に、前記開口部
分を含む一面にLPCVD法により第2のSi3N4膜(1
6)を形成する。次いで、図4に示すように、第2のSi
3N4膜(16)をCHF3等のエッチングガスによる全面エ
ッチバックを施すことにより、前記開口部分の第1のSi
3N4膜(14)の側壁にスペーサ膜(17)を形成す
る。このときの開口寸法L2は、第1のSi3N4膜(1
4)の開口寸法L1に比しては、スペーサ膜(17)の
分だけ小さくなる。上記実施例の場合にはスペーサ膜
(17)による減少分は約0.2μmであるので、例え
ばL1が0.8μmであれば、L2は0.6μmとな
る。したがって、解像力の限界が0.8μmであるg線
ステッパーであっても、0.6μmの微細加工が実質的
に可能となる。
【0011】その後は、図5に示すように、1000℃
程度で前記開口部分のポリシリコン膜(13)およびシ
リコン基板(11)表面の熱酸化を行いLOCOS酸化
膜(18)を形成する。その後、残存した第1のSi3N4
膜(14)、第2のSi3N4膜(16)およびポリシリコ
ン膜(13)を除去する。このように、本実施例によれ
ば、第1のSi3N4膜(14)をホトエッチによりパター
ニングした後にレジスト膜(15)を除去し、一面に第
2のSi3N4膜(16)、を形成し、その第2のSi3N4膜
(16)を全面エッチバックすることにより、第1のSi
3N4膜(14)の側壁にSi3N4膜からなるスペーサ膜(1
7)を形成しているので、そのスペーサ膜(17)の幅
だけ第1のSi3N4膜(14)の開口を微細に形成するこ
とができる。これにより、ステッパーの解像力以上のパ
ターン形成が可能となるので、LOCOS酸化膜の微細
化と製造工程の合理化を実現することができる。なお、
本実施例では、ストレス緩和のためにパッド酸化膜(1
2)にポリシリコン膜(13)を形成しているが、この
工程を省略してもよい。
程度で前記開口部分のポリシリコン膜(13)およびシ
リコン基板(11)表面の熱酸化を行いLOCOS酸化
膜(18)を形成する。その後、残存した第1のSi3N4
膜(14)、第2のSi3N4膜(16)およびポリシリコ
ン膜(13)を除去する。このように、本実施例によれ
ば、第1のSi3N4膜(14)をホトエッチによりパター
ニングした後にレジスト膜(15)を除去し、一面に第
2のSi3N4膜(16)、を形成し、その第2のSi3N4膜
(16)を全面エッチバックすることにより、第1のSi
3N4膜(14)の側壁にSi3N4膜からなるスペーサ膜(1
7)を形成しているので、そのスペーサ膜(17)の幅
だけ第1のSi3N4膜(14)の開口を微細に形成するこ
とができる。これにより、ステッパーの解像力以上のパ
ターン形成が可能となるので、LOCOS酸化膜の微細
化と製造工程の合理化を実現することができる。なお、
本実施例では、ストレス緩和のためにパッド酸化膜(1
2)にポリシリコン膜(13)を形成しているが、この
工程を省略してもよい。
【0012】
【発明の効果】以上説明したように、本発明によれば、
第1の耐酸化性膜をホトエッチによりパターニングした
後にレジスト膜を除去し、一面に第2の耐酸化性膜を形
成し、その第2の耐酸化性膜を全面エッチバックするこ
とにより、第1の耐酸化性膜の側壁にスペーサ膜を形成
しているので、そのスペーサ膜の幅だけ第1の耐酸化性
膜の開口を微細に形成することができる。これにより、
ステッパーの解像力以上のパターン形成が可能となるの
で、LOCOS酸化膜の微細化と製造工程の合理化を実
現することができる。
第1の耐酸化性膜をホトエッチによりパターニングした
後にレジスト膜を除去し、一面に第2の耐酸化性膜を形
成し、その第2の耐酸化性膜を全面エッチバックするこ
とにより、第1の耐酸化性膜の側壁にスペーサ膜を形成
しているので、そのスペーサ膜の幅だけ第1の耐酸化性
膜の開口を微細に形成することができる。これにより、
ステッパーの解像力以上のパターン形成が可能となるの
で、LOCOS酸化膜の微細化と製造工程の合理化を実
現することができる。
【図1】本発明の一実施例に係る半導体装置の製造方法
を説明する第1の断面図である。
を説明する第1の断面図である。
【図2】本発明の一実施例に係る半導体装置の製造方法
を説明する第2の断面図である。
を説明する第2の断面図である。
【図3】本発明の一実施例に係る半導体装置の製造方法
を説明する第3の断面図である。
を説明する第3の断面図である。
【図4】本発明の一実施例に係る半導体装置の製造方法
を説明する第4の断面図である。
を説明する第4の断面図である。
【図5】本発明の一実施例に係る半導体装置の製造方法
を説明する第5の断面図である。
を説明する第5の断面図である。
【図6】従来例に係る半導体装置の製造方法を説明する
第1の断面図である。
第1の断面図である。
【図7】従来例に係る半導体装置の製造方法を説明する
第2の断面図である。
第2の断面図である。
【図8】従来例に係る半導体装置の製造方法を説明する
第3の断面図である。
第3の断面図である。
Claims (2)
- 【請求項1】 半導体基板上にパッド酸化膜を介して第
1の耐酸化性膜を形成する工程と、 前記第1の耐酸化性膜上の所定の領域に開口を有するレ
ジスト膜を形成し、該レジスト膜をマスクとして第1の
耐酸化性膜をエッチング・除去する工程と、 レジスト膜を除去した後に一面に第2の耐酸化性膜を形
成する工程と、 前記第2の耐酸化性膜を全面エッチバックすることによ
り、前記第1の耐酸化性膜の側壁にスペーサ膜を形成す
る工程と、 前記半導体基板の表面を熱酸化することにより、LOC
OS酸化膜を形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項2】 半導体基板上にパッド酸化膜およびポリ
シリコン膜を介して第1の耐酸化性膜を形成する工程
と、 前記第1の耐酸化性膜上の所定の領域に開口を有するレ
ジスト膜を形成し、該レジスト膜をマスクとして第1の
耐酸化性膜をエッチング・除去し前記ポリシリコン膜の
表面を露出する工程と、 レジスト膜を除去した後に一面に第2の耐酸化性膜を形
成する工程と、前記第2の耐酸化性膜を全面エッチバッ
クすることにより、前記第1の耐酸化性膜の側壁にスペ
ーサ膜を形成する工程と、 前記半導体基板の表面を熱酸化することにより、LOC
OS酸化膜を形成する工程とを有することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29534494A JPH08153716A (ja) | 1994-11-29 | 1994-11-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29534494A JPH08153716A (ja) | 1994-11-29 | 1994-11-29 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08153716A true JPH08153716A (ja) | 1996-06-11 |
Family
ID=17819403
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29534494A Pending JPH08153716A (ja) | 1994-11-29 | 1994-11-29 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08153716A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100358046B1 (ko) * | 1999-12-29 | 2002-10-25 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
-
1994
- 1994-11-29 JP JP29534494A patent/JPH08153716A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100358046B1 (ko) * | 1999-12-29 | 2002-10-25 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
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