JPH08153716A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08153716A JPH08153716A JP29534494A JP29534494A JPH08153716A JP H08153716 A JPH08153716 A JP H08153716A JP 29534494 A JP29534494 A JP 29534494A JP 29534494 A JP29534494 A JP 29534494A JP H08153716 A JPH08153716 A JP H08153716A
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Abstract
(57)【要約】
【目的】 ＬＯＣＯＳ酸化膜の微細化を可能とするとと
もに、製造工程の合理化を実現する。 【構成】 半導体基板（１１）上にパッド酸化膜（１
２）を介して第１の耐酸化性膜（１３）を形成する工程
と、前記耐酸化性膜（１３）上の所定の領域に開口を有
するレジスト膜（１４）を形成し、該レジスト膜（１
５）をマスクとして第１の耐酸化性膜（１５）をエッチ
ング・除去し、レジスト膜（１５）を除去した後に一面
に第２の耐酸化性膜（１６）を形成し、前記第２の耐酸
化性膜（１６）を全面エッチバックすることにより、前
記第１の耐酸化性膜（１３）の側壁にスペーサ膜（１
７）を形成し、前記半導体基板（１１）の表面を熱酸化
することにより、ＬＯＣＯＳ酸化膜（１８）を形成す
る。
もに、製造工程の合理化を実現する。 【構成】 半導体基板（１１）上にパッド酸化膜（１
２）を介して第１の耐酸化性膜（１３）を形成する工程
と、前記耐酸化性膜（１３）上の所定の領域に開口を有
するレジスト膜（１４）を形成し、該レジスト膜（１
５）をマスクとして第１の耐酸化性膜（１５）をエッチ
ング・除去し、レジスト膜（１５）を除去した後に一面
に第２の耐酸化性膜（１６）を形成し、前記第２の耐酸
化性膜（１６）を全面エッチバックすることにより、前
記第１の耐酸化性膜（１３）の側壁にスペーサ膜（１
７）を形成し、前記半導体基板（１１）の表面を熱酸化
することにより、ＬＯＣＯＳ酸化膜（１８）を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、さらに詳しく言えばＬＯＣＯＳ酸化膜の形成方
法の改善に関する。
に関し、さらに詳しく言えばＬＯＣＯＳ酸化膜の形成方
法の改善に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法を図６乃至
図８を参照しながら説明する。まず、図６に示すよう
に、半導体基板（１）上に５００Å程度のパッド酸化膜
（２）を形成し、ＬＰＣＶＤ法により７００Å程度のポ
リシリコン膜（３）を形成し、さらにポリシリコン膜
（３）上にＬＰＣＶＤ法により１５００Å程度のSi3N4
膜（４）を形成する。
図８を参照しながら説明する。まず、図６に示すよう
に、半導体基板（１）上に５００Å程度のパッド酸化膜
（２）を形成し、ＬＰＣＶＤ法により７００Å程度のポ
リシリコン膜（３）を形成し、さらにポリシリコン膜
（３）上にＬＰＣＶＤ法により１５００Å程度のSi3N4
膜（４）を形成する。
【０００３】次に、図７に示すようにSi3N4膜（４）上
の所定の領域に、ホトリソ工程により開口を有するレジ
スト膜（５）を形成し、そのレジスト膜（５）をマスク
としてSi3N4膜（４）をエッチング・除去し、ポリシリ
コン膜（３）の表面を露出する。次に、図８に示すよう
に、１０００℃程度で前記開口部分のポリシリコン膜
（３）および半導体基板（１）表面の熱酸化を行いＬＯ
ＣＯＳ酸化膜（６）を形成する。その後、Si3N4膜
（４）およびポリシリコン膜（３）を除去する。
の所定の領域に、ホトリソ工程により開口を有するレジ
スト膜（５）を形成し、そのレジスト膜（５）をマスク
としてSi3N4膜（４）をエッチング・除去し、ポリシリ
コン膜（３）の表面を露出する。次に、図８に示すよう
に、１０００℃程度で前記開口部分のポリシリコン膜
（３）および半導体基板（１）表面の熱酸化を行いＬＯ
ＣＯＳ酸化膜（６）を形成する。その後、Si3N4膜
（４）およびポリシリコン膜（３）を除去する。
【０００４】
【発明が解決しようとする課題】上記の製造方法は、Ｐ
ＰＬ（Pad Poly LOCOS)と呼ばれるものであり、ポリシ
リコン膜（３）を緩衝材として用いることでＬＯＣＯＳ
酸化膜（６）形成時のストレスを緩和したものであり、
現在広く用いられている技術である。ところで、半導体
集積回路の微細化に伴い、ＬＯＣＯＳ酸化膜（６）も微
細化する必要があることから、レジスト膜（５）の開口
寸法（Ｌ）もこれに応じて狭く形成することが必要であ
る。しかしながら、ステッパーの解像力との関係から、
微細化が進むと従来より短波長の光源を必要とし、例え
ば０．６μｍの開口寸法の場合では、従来のｇ線ステッ
パーからｉ線ステッパーへと露光装置そのものを世代交
代させる必要が有り、製造コストの上昇を招いていた。
ＰＬ（Pad Poly LOCOS)と呼ばれるものであり、ポリシ
リコン膜（３）を緩衝材として用いることでＬＯＣＯＳ
酸化膜（６）形成時のストレスを緩和したものであり、
現在広く用いられている技術である。ところで、半導体
集積回路の微細化に伴い、ＬＯＣＯＳ酸化膜（６）も微
細化する必要があることから、レジスト膜（５）の開口
寸法（Ｌ）もこれに応じて狭く形成することが必要であ
る。しかしながら、ステッパーの解像力との関係から、
微細化が進むと従来より短波長の光源を必要とし、例え
ば０．６μｍの開口寸法の場合では、従来のｇ線ステッ
パーからｉ線ステッパーへと露光装置そのものを世代交
代させる必要が有り、製造コストの上昇を招いていた。
【０００５】本発明は、上記の課題に鑑みてなされたも
のであり、ステッパーの解像力以上の微細パターンの形
成を可能とし、ＬＯＣＯＳ酸化膜の微細化を可能とする
とともに、製造工程の合理化を実現することを目的とし
ている。
のであり、ステッパーの解像力以上の微細パターンの形
成を可能とし、ＬＯＣＯＳ酸化膜の微細化を可能とする
とともに、製造工程の合理化を実現することを目的とし
ている。
【０００６】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明に係る半導体装置の製造方法は、半導体基
板上にパッド酸化膜を介して第１の耐酸化性膜を形成す
る工程と、前記第１の耐酸化性膜上の所定の領域に開口
を有するレジスト膜を形成し、該レジスト膜をマスクと
して第１の耐酸化性膜をエッチング・除去する工程と、
レジスト膜を除去した後に一面に第２の耐酸化性膜を形
成する工程と、前記第２の耐酸化性膜を全面エッチバッ
クすることにより、前記第１の耐酸化性膜の側壁にスペ
ーサ膜を形成する工程と、前記半導体基板の表面を熱酸
化することにより、ＬＯＣＯＳ酸化膜を形成する工程と
を有する。
めに、本発明に係る半導体装置の製造方法は、半導体基
板上にパッド酸化膜を介して第１の耐酸化性膜を形成す
る工程と、前記第１の耐酸化性膜上の所定の領域に開口
を有するレジスト膜を形成し、該レジスト膜をマスクと
して第１の耐酸化性膜をエッチング・除去する工程と、
レジスト膜を除去した後に一面に第２の耐酸化性膜を形
成する工程と、前記第２の耐酸化性膜を全面エッチバッ
クすることにより、前記第１の耐酸化性膜の側壁にスペ
ーサ膜を形成する工程と、前記半導体基板の表面を熱酸
化することにより、ＬＯＣＯＳ酸化膜を形成する工程と
を有する。
【０００７】また、本発明に係る半導体装置の製造方法
は、半導体基板上にパッド酸化膜およびポリシリコン膜
を介して第１の耐酸化性膜を形成する工程と、前記第１
の耐酸化性膜上の所定の領域に開口を有するレジスト膜
を形成し、該レジスト膜をマスクとして第１の耐酸化性
膜をエッチング・除去し前記ポリシリコン膜の表面を露
出する工程と、レジスト膜を除去した後に一面に第２の
耐酸化性膜を形成する工程と、前記第２の耐酸化性膜を
全面エッチバックすることにより、前記第１の耐酸化性
膜の側壁にスペーサ膜を形成する工程と、前記半導体基
板の表面を熱酸化することにより、ＬＯＣＯＳ酸化膜を
形成する工程とを有する。
は、半導体基板上にパッド酸化膜およびポリシリコン膜
を介して第１の耐酸化性膜を形成する工程と、前記第１
の耐酸化性膜上の所定の領域に開口を有するレジスト膜
を形成し、該レジスト膜をマスクとして第１の耐酸化性
膜をエッチング・除去し前記ポリシリコン膜の表面を露
出する工程と、レジスト膜を除去した後に一面に第２の
耐酸化性膜を形成する工程と、前記第２の耐酸化性膜を
全面エッチバックすることにより、前記第１の耐酸化性
膜の側壁にスペーサ膜を形成する工程と、前記半導体基
板の表面を熱酸化することにより、ＬＯＣＯＳ酸化膜を
形成する工程とを有する。
【０００８】
【作用】本発明によれば、第１の耐酸化性膜をホトエッ
チによりパターニングした後にレジスト膜を除去し、一
面に第２の耐酸化性膜を形成し、その第２の耐酸化性膜
を全面エッチバックすることにより、第１の耐酸化性膜
の側壁にスペーサ膜を形成しているので、そのスペーサ
膜分だけ第１の耐酸化性膜の開口を微細に形成すること
ができる。これにより、ステッパーの解像力以上のパタ
ーン形成が可能となるので、ＬＯＣＯＳ酸化膜の微細化
と製造工程の合理化を実現することができる。
チによりパターニングした後にレジスト膜を除去し、一
面に第２の耐酸化性膜を形成し、その第２の耐酸化性膜
を全面エッチバックすることにより、第１の耐酸化性膜
の側壁にスペーサ膜を形成しているので、そのスペーサ
膜分だけ第１の耐酸化性膜の開口を微細に形成すること
ができる。これにより、ステッパーの解像力以上のパタ
ーン形成が可能となるので、ＬＯＣＯＳ酸化膜の微細化
と製造工程の合理化を実現することができる。
【０００９】
【実施例】以下で、本発明の半導体装置の製造方法の一
実施例を図１乃至図５を参照しながら説明する。まず、
図１に示すように、シリコン基板（１１）上に５００Å
程度のパッド酸化膜（１２）を形成し、ＬＰＣＶＤ法に
より７００Å程度のポリシリコン膜（１３）を形成し、
さらにポリシリコン膜（１３）上にＬＰＣＶＤ法によ
り、１５００Å程度の第１のSi3N4膜（１４）を形成す
る。
実施例を図１乃至図５を参照しながら説明する。まず、
図１に示すように、シリコン基板（１１）上に５００Å
程度のパッド酸化膜（１２）を形成し、ＬＰＣＶＤ法に
より７００Å程度のポリシリコン膜（１３）を形成し、
さらにポリシリコン膜（１３）上にＬＰＣＶＤ法によ
り、１５００Å程度の第１のSi3N4膜（１４）を形成す
る。
【００１０】次に、図２に示すように第１のSi3N4膜
（１４）上の所定の領域に、ホトリソ工程により開口を
有するレジスト膜（１５）を形成し、そのレジスト膜
（１５）をマスクとしてSi3N4膜（１４）をエッチング
・除去し、ポリシリコン膜（１３）の表面を露出する。
このときの開口寸法をＬ１とする。次に、図３に示すよ
うに、レジスト膜（１５）を除去した後に、前記開口部
分を含む一面にＬＰＣＶＤ法により第２のSi3N4膜（１
６）を形成する。次いで、図４に示すように、第２のSi
3N4膜（１６）をCHF3等のエッチングガスによる全面エ
ッチバックを施すことにより、前記開口部分の第１のSi
3N4膜（１４）の側壁にスペーサ膜（１７）を形成す
る。このときの開口寸法Ｌ２は、第１のSi3N4膜（１
４）の開口寸法Ｌ１に比しては、スペーサ膜（１７）の
分だけ小さくなる。上記実施例の場合にはスペーサ膜
（１７）による減少分は約０．２μｍであるので、例え
ばＬ１が０．８μｍであれば、Ｌ２は０．６μｍとな
る。したがって、解像力の限界が０．８μｍであるｇ線
ステッパーであっても、０．６μｍの微細加工が実質的
に可能となる。
（１４）上の所定の領域に、ホトリソ工程により開口を
有するレジスト膜（１５）を形成し、そのレジスト膜
（１５）をマスクとしてSi3N4膜（１４）をエッチング
・除去し、ポリシリコン膜（１３）の表面を露出する。
このときの開口寸法をＬ１とする。次に、図３に示すよ
うに、レジスト膜（１５）を除去した後に、前記開口部
分を含む一面にＬＰＣＶＤ法により第２のSi3N4膜（１
６）を形成する。次いで、図４に示すように、第２のSi
3N4膜（１６）をCHF3等のエッチングガスによる全面エ
ッチバックを施すことにより、前記開口部分の第１のSi
3N4膜（１４）の側壁にスペーサ膜（１７）を形成す
る。このときの開口寸法Ｌ２は、第１のSi3N4膜（１
４）の開口寸法Ｌ１に比しては、スペーサ膜（１７）の
分だけ小さくなる。上記実施例の場合にはスペーサ膜
（１７）による減少分は約０．２μｍであるので、例え
ばＬ１が０．８μｍであれば、Ｌ２は０．６μｍとな
る。したがって、解像力の限界が０．８μｍであるｇ線
ステッパーであっても、０．６μｍの微細加工が実質的
に可能となる。
【００１１】その後は、図５に示すように、１０００℃
程度で前記開口部分のポリシリコン膜（１３）およびシ
リコン基板（１１）表面の熱酸化を行いＬＯＣＯＳ酸化
膜（１８）を形成する。その後、残存した第１のSi3N4
膜（１４）、第２のSi3N4膜（１６）およびポリシリコ
ン膜（１３）を除去する。このように、本実施例によれ
ば、第１のSi3N4膜（１４）をホトエッチによりパター
ニングした後にレジスト膜（１５）を除去し、一面に第
２のSi3N4膜（１６）、を形成し、その第２のSi3N4膜
（１６）を全面エッチバックすることにより、第１のSi
3N4膜（１４）の側壁にSi3N4膜からなるスペーサ膜（１
７）を形成しているので、そのスペーサ膜（１７）の幅
だけ第１のSi3N4膜（１４）の開口を微細に形成するこ
とができる。これにより、ステッパーの解像力以上のパ
ターン形成が可能となるので、ＬＯＣＯＳ酸化膜の微細
化と製造工程の合理化を実現することができる。なお、
本実施例では、ストレス緩和のためにパッド酸化膜（１
２）にポリシリコン膜（１３）を形成しているが、この
工程を省略してもよい。
程度で前記開口部分のポリシリコン膜（１３）およびシ
リコン基板（１１）表面の熱酸化を行いＬＯＣＯＳ酸化
膜（１８）を形成する。その後、残存した第１のSi3N4
膜（１４）、第２のSi3N4膜（１６）およびポリシリコ
ン膜（１３）を除去する。このように、本実施例によれ
ば、第１のSi3N4膜（１４）をホトエッチによりパター
ニングした後にレジスト膜（１５）を除去し、一面に第
２のSi3N4膜（１６）、を形成し、その第２のSi3N4膜
（１６）を全面エッチバックすることにより、第１のSi
3N4膜（１４）の側壁にSi3N4膜からなるスペーサ膜（１
７）を形成しているので、そのスペーサ膜（１７）の幅
だけ第１のSi3N4膜（１４）の開口を微細に形成するこ
とができる。これにより、ステッパーの解像力以上のパ
ターン形成が可能となるので、ＬＯＣＯＳ酸化膜の微細
化と製造工程の合理化を実現することができる。なお、
本実施例では、ストレス緩和のためにパッド酸化膜（１
２）にポリシリコン膜（１３）を形成しているが、この
工程を省略してもよい。
【００１２】
【発明の効果】以上説明したように、本発明によれば、
第１の耐酸化性膜をホトエッチによりパターニングした
後にレジスト膜を除去し、一面に第２の耐酸化性膜を形
成し、その第２の耐酸化性膜を全面エッチバックするこ
とにより、第１の耐酸化性膜の側壁にスペーサ膜を形成
しているので、そのスペーサ膜の幅だけ第１の耐酸化性
膜の開口を微細に形成することができる。これにより、
ステッパーの解像力以上のパターン形成が可能となるの
で、ＬＯＣＯＳ酸化膜の微細化と製造工程の合理化を実
現することができる。
第１の耐酸化性膜をホトエッチによりパターニングした
後にレジスト膜を除去し、一面に第２の耐酸化性膜を形
成し、その第２の耐酸化性膜を全面エッチバックするこ
とにより、第１の耐酸化性膜の側壁にスペーサ膜を形成
しているので、そのスペーサ膜の幅だけ第１の耐酸化性
膜の開口を微細に形成することができる。これにより、
ステッパーの解像力以上のパターン形成が可能となるの
で、ＬＯＣＯＳ酸化膜の微細化と製造工程の合理化を実
現することができる。
【図１】本発明の一実施例に係る半導体装置の製造方法
を説明する第１の断面図である。
を説明する第１の断面図である。
【図２】本発明の一実施例に係る半導体装置の製造方法
を説明する第２の断面図である。
を説明する第２の断面図である。
【図３】本発明の一実施例に係る半導体装置の製造方法
を説明する第３の断面図である。
を説明する第３の断面図である。
【図４】本発明の一実施例に係る半導体装置の製造方法
を説明する第４の断面図である。
を説明する第４の断面図である。
【図５】本発明の一実施例に係る半導体装置の製造方法
を説明する第５の断面図である。
を説明する第５の断面図である。
【図６】従来例に係る半導体装置の製造方法を説明する
第１の断面図である。
第１の断面図である。
【図７】従来例に係る半導体装置の製造方法を説明する
第２の断面図である。
第２の断面図である。
【図８】従来例に係る半導体装置の製造方法を説明する
第３の断面図である。
第３の断面図である。
Claims (2)
- 【請求項１】 半導体基板上にパッド酸化膜を介して第
１の耐酸化性膜を形成する工程と、 前記第１の耐酸化性膜上の所定の領域に開口を有するレ
ジスト膜を形成し、該レジスト膜をマスクとして第１の
耐酸化性膜をエッチング・除去する工程と、 レジスト膜を除去した後に一面に第２の耐酸化性膜を形
成する工程と、 前記第２の耐酸化性膜を全面エッチバックすることによ
り、前記第１の耐酸化性膜の側壁にスペーサ膜を形成す
る工程と、 前記半導体基板の表面を熱酸化することにより、ＬＯＣ
ＯＳ酸化膜を形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項２】 半導体基板上にパッド酸化膜およびポリ
シリコン膜を介して第１の耐酸化性膜を形成する工程
と、 前記第１の耐酸化性膜上の所定の領域に開口を有するレ
ジスト膜を形成し、該レジスト膜をマスクとして第１の
耐酸化性膜をエッチング・除去し前記ポリシリコン膜の
表面を露出する工程と、 レジスト膜を除去した後に一面に第２の耐酸化性膜を形
成する工程と、前記第２の耐酸化性膜を全面エッチバッ
クすることにより、前記第１の耐酸化性膜の側壁にスペ
ーサ膜を形成する工程と、 前記半導体基板の表面を熱酸化することにより、ＬＯＣ
ＯＳ酸化膜を形成する工程とを有することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29534494A JPH08153716A (ja) | 1994-11-29 | 1994-11-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29534494A JPH08153716A (ja) | 1994-11-29 | 1994-11-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08153716A true JPH08153716A (ja) | 1996-06-11 |
Family
ID=17819403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29534494A Pending JPH08153716A (ja) | 1994-11-29 | 1994-11-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08153716A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358046B1 (ko) * | 1999-12-29 | 2002-10-25 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
-
1994
- 1994-11-29 JP JP29534494A patent/JPH08153716A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358046B1 (ko) * | 1999-12-29 | 2002-10-25 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
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