JPH0689978A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0689978A JPH0689978A JP4239170A JP23917092A JPH0689978A JP H0689978 A JPH0689978 A JP H0689978A JP 4239170 A JP4239170 A JP 4239170A JP 23917092 A JP23917092 A JP 23917092A JP H0689978 A JPH0689978 A JP H0689978A
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- polycrystalline silicon
- silicon film
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Abstract
(57)【要約】
【目的】 Ｐ型ポリサイドゲートとＮ型ポリサイドゲー
トを小占有面積で接続しうる半導体装置の製造方法を提
供することを目的とする。 【構成】 Ｐ型の不純物を含んだポリサイド膜とＮ型の
不純物を含んだポリサイド膜との接続箇所における境界
部分において、ポリサイド膜をエッチオフし、タングス
テン膜を堆積してからゲート加工を行う。この構成によ
りＮチャンネルおよびＰチャンネルＭＯＳトランジスタ
を接続するポリサイド配線の境界部分における不純物の
相互拡散をタングステン膜で防止しながら、金属配線に
接続するためのコンタクトを１箇所で済ませ、その分デ
バイスの占有面積を削減する。
トを小占有面積で接続しうる半導体装置の製造方法を提
供することを目的とする。 【構成】 Ｐ型の不純物を含んだポリサイド膜とＮ型の
不純物を含んだポリサイド膜との接続箇所における境界
部分において、ポリサイド膜をエッチオフし、タングス
テン膜を堆積してからゲート加工を行う。この構成によ
りＮチャンネルおよびＰチャンネルＭＯＳトランジスタ
を接続するポリサイド配線の境界部分における不純物の
相互拡散をタングステン膜で防止しながら、金属配線に
接続するためのコンタクトを１箇所で済ませ、その分デ
バイスの占有面積を削減する。
Description
【０００１】
【産業上の利用分野】本発明は、微細な半導体装置に関
するものであり、特に低電圧駆動ＣＭＯＳデバイスに関
するものである。
するものであり、特に低電圧駆動ＣＭＯＳデバイスに関
するものである。
【０００２】
【従来の技術】半導体装置は高集積化へと限りなく進化
し、また高速化、低消費電力化への要望が急速に増えて
いる。このため昨今のＭＯＳデバイスは超微細加工技術
およびＣＭＯＳ技術により、デバイスの高集積化、低消
費電力化を達成してきている。また低抵抗のポリサイド
ゲートを採用することにより、デバイスの高速性を実現
してきた。加えて、今後、これらの要望に加え電源電圧
が低電圧化へと向かう方向にあり、高速化と低電圧化と
いう相反する要求を実現して行かなければならない。
し、また高速化、低消費電力化への要望が急速に増えて
いる。このため昨今のＭＯＳデバイスは超微細加工技術
およびＣＭＯＳ技術により、デバイスの高集積化、低消
費電力化を達成してきている。また低抵抗のポリサイド
ゲートを採用することにより、デバイスの高速性を実現
してきた。加えて、今後、これらの要望に加え電源電圧
が低電圧化へと向かう方向にあり、高速化と低電圧化と
いう相反する要求を実現して行かなければならない。
【０００３】その場合、一般的に低電圧化を行うにはＭ
ＯＳトランジスタのＶｔ値（しきい値）を下げる必要が
ある。このしきい値は、３〜５Ｖ近辺で使用するデバイ
スでは、通常ＮチャンネルＭＯＳトランジスタで０．６
〜０．７Ｖ、ＰチャンネルＭＯＳトランジスタでは−
０．６〜−０．７Ｖである。しかし使用電源条件が１〜
１．５Ｖ程度まで下がるとＶｔ値をＮチャンネルＭＯＳ
トランジスタで０．３Ｖ程度、ＰチャンネルＭＯＳトラ
ンジスタで−０．３Ｖ程度まで下げる必要がある。Ｎチ
ャンネルＭＯＳトランジスタは表面チャンネル構造であ
り、Ｖｔ値は基板表面濃度で制御できるので、Ｎチャン
ネルＭＯＳトランジスタで０．３Ｖ程度のＶｔ値は技術
的に十分実現可能である。
ＯＳトランジスタのＶｔ値（しきい値）を下げる必要が
ある。このしきい値は、３〜５Ｖ近辺で使用するデバイ
スでは、通常ＮチャンネルＭＯＳトランジスタで０．６
〜０．７Ｖ、ＰチャンネルＭＯＳトランジスタでは−
０．６〜−０．７Ｖである。しかし使用電源条件が１〜
１．５Ｖ程度まで下がるとＶｔ値をＮチャンネルＭＯＳ
トランジスタで０．３Ｖ程度、ＰチャンネルＭＯＳトラ
ンジスタで−０．３Ｖ程度まで下げる必要がある。Ｎチ
ャンネルＭＯＳトランジスタは表面チャンネル構造であ
り、Ｖｔ値は基板表面濃度で制御できるので、Ｎチャン
ネルＭＯＳトランジスタで０．３Ｖ程度のＶｔ値は技術
的に十分実現可能である。
【０００４】しかし、ＰチャンネルＭＯＳトランジスタ
は、通常埋め込みチャンネル構造となっておりＮチャン
ネルＭＯＳトランジスタと基本的に構造が異なる。この
埋め込みチャンネル構造ではＶｔ値を下げるとカットオ
フ時のリーク電流を抑えにくく、Ｖｔ値を下げることが
技術的に困難となる。そこで、ＰチャンネルＭＯＳトラ
ンジスタの構造を表面チャンネル構造にすることによ
り、ＰチャンネルＭＯＳトランジスタのＶｔ値を引き下
げることが可能となるが、ＰチャンネルＭＯＳトランジ
スタを表面チャンネル構造にするためにはゲート電極を
Ｐ型化する必要がある。一般的にＭＯＳトランジスタ
は、Ｎ型のゲート電極を用いるが、このＮ型ゲート電極
を用いた表面チャンネル構造のＰチャンネルＭＯＳトラ
ンジスタでは適切なＶｔ値が得られない。これはＮ型電
極を用いると、シリコン基板との仕事関数差の関係でＰ
チャンネルＭＯＳトランジスタのＶｔ値が異常に大きく
なりデバイスで使用することが難しくなるためである。
は、通常埋め込みチャンネル構造となっておりＮチャン
ネルＭＯＳトランジスタと基本的に構造が異なる。この
埋め込みチャンネル構造ではＶｔ値を下げるとカットオ
フ時のリーク電流を抑えにくく、Ｖｔ値を下げることが
技術的に困難となる。そこで、ＰチャンネルＭＯＳトラ
ンジスタの構造を表面チャンネル構造にすることによ
り、ＰチャンネルＭＯＳトランジスタのＶｔ値を引き下
げることが可能となるが、ＰチャンネルＭＯＳトランジ
スタを表面チャンネル構造にするためにはゲート電極を
Ｐ型化する必要がある。一般的にＭＯＳトランジスタ
は、Ｎ型のゲート電極を用いるが、このＮ型ゲート電極
を用いた表面チャンネル構造のＰチャンネルＭＯＳトラ
ンジスタでは適切なＶｔ値が得られない。これはＮ型電
極を用いると、シリコン基板との仕事関数差の関係でＰ
チャンネルＭＯＳトランジスタのＶｔ値が異常に大きく
なりデバイスで使用することが難しくなるためである。
【０００５】そこで、適切なＶｔ値を得るために、Ｎチ
ャンネルＭＯＳトランジスタにはＮ型ゲート電極、Ｐチ
ャンネルＭＯＳトランジスタにはＰ型ゲート電極を用
い、さらにゲートのＲＣ遅延を防ぐためにその上にシリ
サイド膜を形成したいわゆるポリサイド構造としたもの
が用いられる。
ャンネルＭＯＳトランジスタにはＮ型ゲート電極、Ｐチ
ャンネルＭＯＳトランジスタにはＰ型ゲート電極を用
い、さらにゲートのＲＣ遅延を防ぐためにその上にシリ
サイド膜を形成したいわゆるポリサイド構造としたもの
が用いられる。
【０００６】図３は、かかる従来のＣＭＯＳデバイスの
構造を示し、シリコン基板１には、Ｐ型不純物が拡散さ
れたＰウェル領域１１とＮ型不純物が拡散されたＮウェ
ル領域１２とが設けられ、各ウェル１１，１２の表面部
がそれぞれＮチャンネル領域１３及びＰチャンネル領域
１４となっている。そして、基板表面のＮチャンネル領
域１３とＰチャンネル領域１４との間は、フィールド酸
化膜２により分離され、各チャンネル領域１３，１４の
上には薄いゲート酸化膜３が施され、さらにその上に、
多結晶シリコン膜４と、タングステンシリサイド膜５と
が順次堆積されている。
構造を示し、シリコン基板１には、Ｐ型不純物が拡散さ
れたＰウェル領域１１とＮ型不純物が拡散されたＮウェ
ル領域１２とが設けられ、各ウェル１１，１２の表面部
がそれぞれＮチャンネル領域１３及びＰチャンネル領域
１４となっている。そして、基板表面のＮチャンネル領
域１３とＰチャンネル領域１４との間は、フィールド酸
化膜２により分離され、各チャンネル領域１３，１４の
上には薄いゲート酸化膜３が施され、さらにその上に、
多結晶シリコン膜４と、タングステンシリサイド膜５と
が順次堆積されている。
【０００７】ここで、上記多結晶シリコン膜４は、Ｎチ
ャンネル領域１３の上方ではＮ型不純物を導入してなる
Ｎ型多結晶シリコン膜４１に、Ｐチャンネル領域１４の
上方ではＰ型不純物を導入してなるＰ型多結晶シリコン
膜４２に形成され、その境界部分では、多結晶シリコン
膜４及びタングステンシリサイド膜５が除去されてい
る。そして、この分離部と各多結晶シリコン膜４１，４
２の上のタングステンシリサイド膜５とに亘って相間絶
縁膜７が積層され、該相間絶縁膜７の上記Ｎ型多結晶シ
リコン膜４１側とＰ型多結晶シリコン膜４２側に対応す
る２箇所の部位にコンタクトホールＨ１，Ｈ２が設けら
れ、その上から金属配線８が設けられている。
ャンネル領域１３の上方ではＮ型不純物を導入してなる
Ｎ型多結晶シリコン膜４１に、Ｐチャンネル領域１４の
上方ではＰ型不純物を導入してなるＰ型多結晶シリコン
膜４２に形成され、その境界部分では、多結晶シリコン
膜４及びタングステンシリサイド膜５が除去されてい
る。そして、この分離部と各多結晶シリコン膜４１，４
２の上のタングステンシリサイド膜５とに亘って相間絶
縁膜７が積層され、該相間絶縁膜７の上記Ｎ型多結晶シ
リコン膜４１側とＰ型多結晶シリコン膜４２側に対応す
る２箇所の部位にコンタクトホールＨ１，Ｈ２が設けら
れ、その上から金属配線８が設けられている。
【０００８】
【発明が解決しようとする課題】ところで、上記図３に
示されるごとく、多結晶シリコン膜４とシリサイド膜５
とからなるポリサイドゲート構造を有し、Ｎチャンネル
トランジスタおよびＰチャンネルトランジスタともに表
面チャンネル構造としたＣＭＯＳデバイスにおいて、Ｎ
チャンネル側とＰチャンネル側のゲート電極を接続する
ことがある。
示されるごとく、多結晶シリコン膜４とシリサイド膜５
とからなるポリサイドゲート構造を有し、Ｎチャンネル
トランジスタおよびＰチャンネルトランジスタともに表
面チャンネル構造としたＣＭＯＳデバイスにおいて、Ｎ
チャンネル側とＰチャンネル側のゲート電極を接続する
ことがある。
【０００９】この時、それぞれのゲート電極を直接接続
させると、それぞれの不純物が相互拡散するため、ゲー
ト電極の不純物濃度がばらつき、ゲート電極のシリコン
基板との仕事関数差が不安定となって、それぞれのＭＯ
ＳトランジスタのＶｔ値がばらつくという問題がある。
そこで、この相互拡散を防ぐために、通常は、上記図３
のごとく、Ｎチャンネル側のゲートとＰチャンネル側の
ゲートとの境界部をエッチングにより除去し、相間絶縁
膜７で分離して、両チャンネルのゲート電極を直接接続
せずに、金属配線８を介して接続する手法を用いてい
る。
させると、それぞれの不純物が相互拡散するため、ゲー
ト電極の不純物濃度がばらつき、ゲート電極のシリコン
基板との仕事関数差が不安定となって、それぞれのＭＯ
ＳトランジスタのＶｔ値がばらつくという問題がある。
そこで、この相互拡散を防ぐために、通常は、上記図３
のごとく、Ｎチャンネル側のゲートとＰチャンネル側の
ゲートとの境界部をエッチングにより除去し、相間絶縁
膜７で分離して、両チャンネルのゲート電極を直接接続
せずに、金属配線８を介して接続する手法を用いてい
る。
【００１０】しかしながら、この手法では相互拡散は防
ぐことができるものの、金属配線に接続するためのコン
タクトが２箇所（図３のＨ1 ，Ｈ2 ）必要となり、デバ
イスの占有面積が増大するという問題が生じる。
ぐことができるものの、金属配線に接続するためのコン
タクトが２箇所（図３のＨ1 ，Ｈ2 ）必要となり、デバ
イスの占有面積が増大するという問題が生じる。
【００１１】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、Ｎチャンネル及びＰチャンネルＭＯ
Ｓトランジスタの上に形成されたポリサイド膜の境界部
分を除去するとともに、両者間をタングステン膜で接続
する３層構造とすることにより、Ｎチャンネル及びＰチ
ャンネルＭＯＳトランジスタを接続するポリサイドゲー
トの境界部分における不純物の相互拡散を防止しなが
ら、金属配線に接続するコンタクトを１箇所で済ませ、
もって、デバイスの占有面積の低減つまり集積度の向上
を図ることにある。
あり、その目的は、Ｎチャンネル及びＰチャンネルＭＯ
Ｓトランジスタの上に形成されたポリサイド膜の境界部
分を除去するとともに、両者間をタングステン膜で接続
する３層構造とすることにより、Ｎチャンネル及びＰチ
ャンネルＭＯＳトランジスタを接続するポリサイドゲー
トの境界部分における不純物の相互拡散を防止しなが
ら、金属配線に接続するコンタクトを１箇所で済ませ、
もって、デバイスの占有面積の低減つまり集積度の向上
を図ることにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
本発明の講じた手段は、図２に示すように、半導体装置
の製造方法として、Ｎチャンネル領域とＰチャンネル領
域が形成された半導体基板の上に、絶縁膜を介して多結
晶シリコン膜を形成し、該多結晶シリコン膜のＮチャン
ネル領域側にＮ型不純物を導入してＮ型多結晶シリコン
膜とする一方、Ｐチャンネル領域側にＰ型不純物を導入
してＰ型多結晶シリコン膜として、該Ｎ型多結晶シリコ
ン膜及びＰ型多結晶シリコン膜上に亘ってシリサイド膜
を堆積し、上記Ｎ型多結晶シリコン膜とＰ型多結晶シリ
コン膜との境界部分のシリサイド膜および多結晶シリコ
ン膜を除去して、Ｎ型多結晶シリコン膜とＰ型多結晶シ
リコン膜とを分離した後、この分離部、上記Ｎ型多結晶
シリコン膜及びＰ型多結晶シリコン膜に亘ってタングス
テン膜を堆積し、フォトマスクおよびドライエッチング
を施すことにより、上記多結晶シリコン膜、シリサイド
膜、およびタングステン膜の３層構造膜からなるゲート
を形成するようにした。
本発明の講じた手段は、図２に示すように、半導体装置
の製造方法として、Ｎチャンネル領域とＰチャンネル領
域が形成された半導体基板の上に、絶縁膜を介して多結
晶シリコン膜を形成し、該多結晶シリコン膜のＮチャン
ネル領域側にＮ型不純物を導入してＮ型多結晶シリコン
膜とする一方、Ｐチャンネル領域側にＰ型不純物を導入
してＰ型多結晶シリコン膜として、該Ｎ型多結晶シリコ
ン膜及びＰ型多結晶シリコン膜上に亘ってシリサイド膜
を堆積し、上記Ｎ型多結晶シリコン膜とＰ型多結晶シリ
コン膜との境界部分のシリサイド膜および多結晶シリコ
ン膜を除去して、Ｎ型多結晶シリコン膜とＰ型多結晶シ
リコン膜とを分離した後、この分離部、上記Ｎ型多結晶
シリコン膜及びＰ型多結晶シリコン膜に亘ってタングス
テン膜を堆積し、フォトマスクおよびドライエッチング
を施すことにより、上記多結晶シリコン膜、シリサイド
膜、およびタングステン膜の３層構造膜からなるゲート
を形成するようにした。
【００１３】
【作用】以上の方法により、本発明では、基板側のＮチ
ャンネル領域及びＰチャンネル領域に対し、Ｎ型多結晶
シリコン膜及びシリサイド膜からなるＮ型ポリサイドゲ
ートと、Ｐ型多結晶シリコン膜及びシリサイド膜からな
るＰ型ポリサイドゲートが形成され、その配線の境界部
分が除去されて、Ｎ型ポリサイドゲートとＰ型ポリサイ
ドゲートとが分離されるとともに、両者間が電気伝導度
の良好なタングステン膜によって接続される。したがっ
て、Ｎ型ポリサイドゲートとＰ型ポリサイドゲートとの
間における不純物の相互拡散が妨げられるとともに、金
属配線に接続するためのコンタクトが１か所で済み、分
離部を絶縁体で接続したものに比べて、コンタクトのス
ペースの減少分だけ、デバイスの占有面積が少なくて済
むことになる。
ャンネル領域及びＰチャンネル領域に対し、Ｎ型多結晶
シリコン膜及びシリサイド膜からなるＮ型ポリサイドゲ
ートと、Ｐ型多結晶シリコン膜及びシリサイド膜からな
るＰ型ポリサイドゲートが形成され、その配線の境界部
分が除去されて、Ｎ型ポリサイドゲートとＰ型ポリサイ
ドゲートとが分離されるとともに、両者間が電気伝導度
の良好なタングステン膜によって接続される。したがっ
て、Ｎ型ポリサイドゲートとＰ型ポリサイドゲートとの
間における不純物の相互拡散が妨げられるとともに、金
属配線に接続するためのコンタクトが１か所で済み、分
離部を絶縁体で接続したものに比べて、コンタクトのス
ペースの減少分だけ、デバイスの占有面積が少なくて済
むことになる。
【００１４】
【実施例】以下、本発明の実施例について、図面に基づ
き説明する。
き説明する。
【００１５】図１は、本発明の実施例に係るＣＭＯＳデ
バイス断面構造を、図２（ａ）〜（ｃ）は、ＣＭＯＳデ
バイスの製造工程途中における基板の断面状態を示す。
バイス断面構造を、図２（ａ）〜（ｃ）は、ＣＭＯＳデ
バイスの製造工程途中における基板の断面状態を示す。
【００１６】まず、半導体基板１上にＰウェル領域１
１、Ｎウェル領域１２を形成する（図２の（ａ））。
１、Ｎウェル領域１２を形成する（図２の（ａ））。
【００１７】次に、選択酸化法によりフィールド酸化膜
２（いわゆるＬＯＣＯＳ領域）を形成する（図２の
（ｂ））。。
２（いわゆるＬＯＣＯＳ領域）を形成する（図２の
（ｂ））。。
【００１８】そして、上記シリコン基板１にチャンネル
ドープを行うが、このチャンネルドープは、Ｎチャンネ
ル領域１３（Ｐウェル領域１１）側にはＰ型不純物であ
るボロンを、またＰチャンネル領域１４（Ｎウェル領域
１２）側にはＮ型不純物であるリンをイオン注入する
（図２の（ｃ））。
ドープを行うが、このチャンネルドープは、Ｎチャンネ
ル領域１３（Ｐウェル領域１１）側にはＰ型不純物であ
るボロンを、またＰチャンネル領域１４（Ｎウェル領域
１２）側にはＮ型不純物であるリンをイオン注入する
（図２の（ｃ））。
【００１９】次に、厚さ１０ｎｍのゲート酸化膜３を形
成した後、その上に多結晶シリコン膜４をＣＶＤ法で１
００ｎｍ堆積し、さらに、この多結晶シリコン膜４にお
いて、Ｎチャンネル領域１３側にはＮ型不純物を導入し
てＮ型多結晶シリコン膜４１とする一方、Ｐチャンネル
領域１４側にはＰ型不純物を導入してＰ型多結晶シリコ
ン膜４２として、多結晶シリコン膜４をＮ型多結晶シリ
コン膜４１とＰ型多結晶シリコン膜４２とに区画する
（図２の（ｄ））。
成した後、その上に多結晶シリコン膜４をＣＶＤ法で１
００ｎｍ堆積し、さらに、この多結晶シリコン膜４にお
いて、Ｎチャンネル領域１３側にはＮ型不純物を導入し
てＮ型多結晶シリコン膜４１とする一方、Ｐチャンネル
領域１４側にはＰ型不純物を導入してＰ型多結晶シリコ
ン膜４２として、多結晶シリコン膜４をＮ型多結晶シリ
コン膜４１とＰ型多結晶シリコン膜４２とに区画する
（図２の（ｄ））。
【００２０】そして、上記Ｎ型多結晶シリコン膜４１及
びＰ型多結晶シリコン膜４２に亘ってタングステンシリ
サイド膜５を１００ｎｍの厚さに堆積する。
びＰ型多結晶シリコン膜４２に亘ってタングステンシリ
サイド膜５を１００ｎｍの厚さに堆積する。
【００２１】しかる後、フォトマスクを用いてＮ型多結
晶シリコン膜４１とＰ型多結晶シリコン膜４２との境界
部分における多結晶シリコン膜４及びタングステンシリ
サイド膜５（いわゆるポリサイド膜）を除去し、Ｎ型多
結晶シリコン膜４１とＰ型多結晶シリコン膜４２とを分
離する分離部４３を形成する（図２の（ｅ））。
晶シリコン膜４１とＰ型多結晶シリコン膜４２との境界
部分における多結晶シリコン膜４及びタングステンシリ
サイド膜５（いわゆるポリサイド膜）を除去し、Ｎ型多
結晶シリコン膜４１とＰ型多結晶シリコン膜４２とを分
離する分離部４３を形成する（図２の（ｅ））。
【００２２】さらに、上記分離部４３と、タングステン
シリサイド膜５（つまりポリサイド膜）とに亘ってタン
グステン膜６を堆積し、ゲートをパターニングする（図
２の（ｆ））。
シリサイド膜５（つまりポリサイド膜）とに亘ってタン
グステン膜６を堆積し、ゲートをパターニングする（図
２の（ｆ））。
【００２３】したがって、上記実施例では、多結晶シリ
コン膜４及びその上に堆積された（タングステン）シリ
サイド膜５からなるいわゆるポリサイド膜において、多
結晶シリコン膜４がＮチャンネル領域１３（Ｐウェル１
１）に対応する箇所ではＮ型多結晶シリコン膜４１に、
Ｐチャンネル領域１４（Ｎウェル１２）に対応する箇所
ではＰ型多結晶シリコン膜４２に区画されているととも
に、Ｎ型多結晶シリコン膜４１とＰ型多結晶シリコン膜
４２との境界部分のポリサイド膜が除去されて、両者を
分離する分離部４３が設けられている。そして、分離部
４３及びポリサイド膜全体に亘ってタングステン膜６が
堆積されているので、このタングステン膜６を介し、Ｎ
型多結晶シリコン膜４１のＮ型不純物とＰ型多結晶シリ
コン膜４２のＰ型不純物との相互拡散を防止しながら、
ポリサイド膜全体が電気的に導通状態となり、金属配線
に接続するためのコンタクトが１か所で済むことにな
る。よって、デバイスの占有面積の低減を図ることがで
きるのである。
コン膜４及びその上に堆積された（タングステン）シリ
サイド膜５からなるいわゆるポリサイド膜において、多
結晶シリコン膜４がＮチャンネル領域１３（Ｐウェル１
１）に対応する箇所ではＮ型多結晶シリコン膜４１に、
Ｐチャンネル領域１４（Ｎウェル１２）に対応する箇所
ではＰ型多結晶シリコン膜４２に区画されているととも
に、Ｎ型多結晶シリコン膜４１とＰ型多結晶シリコン膜
４２との境界部分のポリサイド膜が除去されて、両者を
分離する分離部４３が設けられている。そして、分離部
４３及びポリサイド膜全体に亘ってタングステン膜６が
堆積されているので、このタングステン膜６を介し、Ｎ
型多結晶シリコン膜４１のＮ型不純物とＰ型多結晶シリ
コン膜４２のＰ型不純物との相互拡散を防止しながら、
ポリサイド膜全体が電気的に導通状態となり、金属配線
に接続するためのコンタクトが１か所で済むことにな
る。よって、デバイスの占有面積の低減を図ることがで
きるのである。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
半導体装置の製造方法として、Ｎチャンネル領域とＰチ
ャンネル領域とを有する半導体基板上に、多結晶シリコ
ン膜を形成し、多結晶シリコン膜のＮチャンネル及びＰ
チャンネル領域側にそれぞれＮ型不純物及びＰ型不純物
を導入してＮ型多結晶シリコン膜とＰ型多結晶シリコン
膜とに区画して、Ｎ型多結晶シリコン膜及びＰ型多結晶
シリコン膜上に亘ってシリサイド膜を堆積し、Ｎ型多結
晶シリコン膜とＰ型多結晶シリコン膜との境界部分のシ
リサイド膜および多結晶シリコン膜を除去して、両者を
分離した後、この分離部とシリサイド膜に亘ってタング
ステン膜を堆積し、多結晶シリコン膜、シリサイド膜、
およびタングステン膜の３層構造膜からなるゲート部を
形成するようにしたので、Ｎ型ポリサイドゲートとＰ型
ポリサイドゲートとを電気伝導度の良好なタングステン
膜によって接続することにより、不純物の相互拡散を防
止しながら、金属配線に接続するためのコンタクトを１
箇所で済ませることができ、よって、ＣＭＯＳデバイス
の占有面積の低減を図ることができる。
半導体装置の製造方法として、Ｎチャンネル領域とＰチ
ャンネル領域とを有する半導体基板上に、多結晶シリコ
ン膜を形成し、多結晶シリコン膜のＮチャンネル及びＰ
チャンネル領域側にそれぞれＮ型不純物及びＰ型不純物
を導入してＮ型多結晶シリコン膜とＰ型多結晶シリコン
膜とに区画して、Ｎ型多結晶シリコン膜及びＰ型多結晶
シリコン膜上に亘ってシリサイド膜を堆積し、Ｎ型多結
晶シリコン膜とＰ型多結晶シリコン膜との境界部分のシ
リサイド膜および多結晶シリコン膜を除去して、両者を
分離した後、この分離部とシリサイド膜に亘ってタング
ステン膜を堆積し、多結晶シリコン膜、シリサイド膜、
およびタングステン膜の３層構造膜からなるゲート部を
形成するようにしたので、Ｎ型ポリサイドゲートとＰ型
ポリサイドゲートとを電気伝導度の良好なタングステン
膜によって接続することにより、不純物の相互拡散を防
止しながら、金属配線に接続するためのコンタクトを１
箇所で済ませることができ、よって、ＣＭＯＳデバイス
の占有面積の低減を図ることができる。
【図１】本発明の実施例に係るＣＭＯＳデバイスの構造
を示す断面図である。
を示す断面図である。
【図２】本発明の実施例に係るＣＭＯＳデバイスの製造
工程における基板状態を示す断面図である。
工程における基板状態を示す断面図である。
【図３】従来のＣＭＯＳデバイスの構造を示す断面図で
ある。
ある。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ 多結晶シリコン膜 ５ タングステンシリサイド膜 ６ タングステン膜 ７ 層間絶縁膜 ８ 金属配線 １１ Ｐウェル １２ Ｎウェル １３ Ｎチャンネル領域 １４ Ｐチャンネル領域 ４１ Ｎ型多結晶シリコン膜 ４２ Ｐ型多結晶シリコン膜
Claims (1)
- 【請求項１】 Ｎチャンネル領域とＰチャンネル領域が
形成された半導体基板の上に、絶縁膜を介して多結晶シ
リコン膜を形成し、 該多結晶シリコン膜のＮチャンネル領域側にＮ型不純物
を導入してＮ型多結晶シリコン膜とする一方、Ｐチャン
ネル領域側にＰ型不純物を導入してＰ型多結晶シリコン
膜として、 該Ｎ型多結晶シリコン膜及びＰ型多結晶シリコン膜上に
亘ってシリサイド膜を堆積し、 上記Ｎ型多結晶シリコン膜とＰ型多結晶シリコン膜との
境界部分のシリサイド膜および多結晶シリコン膜を除去
して、Ｎ型多結晶シリコン膜とＰ型多結晶シリコン膜と
を分離した後、 この分離部、上記Ｎ型多結晶シリコン膜及びＰ型多結晶
シリコン膜に亘ってタングステン膜を堆積し、 フォトマスクおよびドライエッチングを施すことによ
り、 上記多結晶シリコン膜、シリサイド膜、およびタングス
テン膜の３層構造膜からなるゲートを形成することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239170A JPH0689978A (ja) | 1992-09-08 | 1992-09-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239170A JPH0689978A (ja) | 1992-09-08 | 1992-09-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0689978A true JPH0689978A (ja) | 1994-03-29 |
Family
ID=17040773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4239170A Pending JPH0689978A (ja) | 1992-09-08 | 1992-09-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0689978A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358046B1 (ko) * | 1999-12-29 | 2002-10-25 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| US6552400B2 (en) | 2001-01-18 | 2003-04-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
-
1992
- 1992-09-08 JP JP4239170A patent/JPH0689978A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358046B1 (ko) * | 1999-12-29 | 2002-10-25 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| US6552400B2 (en) | 2001-01-18 | 2003-04-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010213 |