JPH02246264A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH02246264A JPH02246264A JP1067985A JP6798589A JPH02246264A JP H02246264 A JPH02246264 A JP H02246264A JP 1067985 A JP1067985 A JP 1067985A JP 6798589 A JP6798589 A JP 6798589A JP H02246264 A JPH02246264 A JP H02246264A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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-
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- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置、特にバイポーラトランジスタと
ＭＯＳトランジスタとを同一基板上に組み込んでなる半
導体装置とその製造方法に関する。
ＭＯＳトランジスタとを同一基板上に組み込んでなる半
導体装置とその製造方法に関する。
従来、この種の半導体装置は、その装置全体としての高
速性および高集積化の方向へと開発が進められている。
速性および高集積化の方向へと開発が進められている。
すなわち、ＭＯＳトランジスタの微細加工化により高性
能化するのに伴って、バイポーラトランジスタも並列さ
せて高精能化させるようになってきている。
能化するのに伴って、バイポーラトランジスタも並列さ
せて高精能化させるようになってきている。
たとえばｌＭｏ５トランジスタを形成する場合、そのゲ
ート電極を形成し、このゲート電極をその後の工程で除
去することがないことに鑑みて、ドレイン層およびソー
ス層形成のためのマスクの一部として用いる。いわゆる
セルファライメント（Ｓｅｌｆ−ａｌｉｇｎ＋ａｅｎｔ
）方式が用いられる。コノヨウにすることによりマスク
ずれの問題が生ずることがないために前記ドレイン層と
ソース層との距離を大幅に縮小させることができるよう
になる。
ート電極を形成し、このゲート電極をその後の工程で除
去することがないことに鑑みて、ドレイン層およびソー
ス層形成のためのマスクの一部として用いる。いわゆる
セルファライメント（Ｓｅｌｆ−ａｌｉｇｎ＋ａｅｎｔ
）方式が用いられる。コノヨウにすることによりマスク
ずれの問題が生ずることがないために前記ドレイン層と
ソース層との距離を大幅に縮小させることができるよう
になる。
一方、バイポーラトランジスタにあっても、上述したセ
ルフアライメント方式を用いるようになってきている。
ルフアライメント方式を用いるようになってきている。
すなわち、エミッタ形成領域を囲んで不純物（たとえば
ｐ型）を含んだ多結晶シリコン層からなるベース電極を
形成し、このベース電極の中央に露呈された半導体面か
ら前記不純物を拡散させると同時に熱処理を加えて前記
ベース電極内に含有する不純物をも拡散させてベース層
を形成する。そして、前記ベース電極から露呈された前
記半導体面に接続させて不純物（たとえばｎ型）を含ん
だ多結晶シリコン層からなるエミッタ電極を形成し、熱
処理を加えて該エミッタ電極内に含有する不純物を拡散
させ前記ベース層内にエミツタ層を形成するようにした
ものである（１９８８． Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇｔ
ａｃｈｎｉｃａｌ ｄｉｇｅｓｔ Ｐ７４８〜Ｐ７５１
参照）。
ｐ型）を含んだ多結晶シリコン層からなるベース電極を
形成し、このベース電極の中央に露呈された半導体面か
ら前記不純物を拡散させると同時に熱処理を加えて前記
ベース電極内に含有する不純物をも拡散させてベース層
を形成する。そして、前記ベース電極から露呈された前
記半導体面に接続させて不純物（たとえばｎ型）を含ん
だ多結晶シリコン層からなるエミッタ電極を形成し、熱
処理を加えて該エミッタ電極内に含有する不純物を拡散
させ前記ベース層内にエミツタ層を形成するようにした
ものである（１９８８． Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇｔ
ａｃｈｎｉｃａｌ ｄｉｇｅｓｔ Ｐ７４８〜Ｐ７５１
参照）。
そして、近年、上述したバイポーラトランジスタととも
にＭＯＳトランジスタを形成する場合において、セルフ
アライメント方式で製造するとともに、そのゲート電極
を不純物（チャンネル層が形成される半導体層と異なる
導電型の不純物）を含有させた多結晶シリコン層を用い
るようになってきた。これは多結晶シリコン層をゲート
電極とすれば、その側壁部に酸化膜を形成して絶縁化し
易い、金属粒子が半導体基板側に拡散するような弊害を
防止できるとする効果のほか、加工容易、信頼性が高い
等の長所を有するからである。
にＭＯＳトランジスタを形成する場合において、セルフ
アライメント方式で製造するとともに、そのゲート電極
を不純物（チャンネル層が形成される半導体層と異なる
導電型の不純物）を含有させた多結晶シリコン層を用い
るようになってきた。これは多結晶シリコン層をゲート
電極とすれば、その側壁部に酸化膜を形成して絶縁化し
易い、金属粒子が半導体基板側に拡散するような弊害を
防止できるとする効果のほか、加工容易、信頼性が高い
等の長所を有するからである。
しかし、このようにして構成される半導体装置は、各Ｍ
ＯＳトランジスタが同チャネル型たとえばｎチャンネル
型の場合、そのゲート電極を構成する多結晶シリコンに
含有する不純物は全て同一のｎ型となり、またバイポー
ラトランジスタがｎｐｎ型の場合、そのベース電極を構
成する多結晶シリコンに含有するｐ型不純物とは異なる
ものであった。
ＯＳトランジスタが同チャネル型たとえばｎチャンネル
型の場合、そのゲート電極を構成する多結晶シリコンに
含有する不純物は全て同一のｎ型となり、またバイポー
ラトランジスタがｎｐｎ型の場合、そのベース電極を構
成する多結晶シリコンに含有するｐ型不純物とは異なる
ものであった。
このことは、各ＭＯＳトランジスタのゲート電極である
ｎ型多結晶シリコン層を同一の工程で形成できるという
長所を有するが、各ｎ型多結晶シリコンは電気的な絶縁
をとるため一定以上離間させなければならず、これらの
離間距離の最小限に制限が付されていたものであった。
ｎ型多結晶シリコン層を同一の工程で形成できるという
長所を有するが、各ｎ型多結晶シリコンは電気的な絶縁
をとるため一定以上離間させなければならず、これらの
離間距離の最小限に制限が付されていたものであった。
それ故１本発明はこのような事情に鑑みてなされたもの
であり、製造工程を増大させることなく、高集積度を達
成することができる半導体装置、およびその製造方法を
提供するものである。
であり、製造工程を増大させることなく、高集積度を達
成することができる半導体装置、およびその製造方法を
提供するものである。
このような目的を達成するために本発明は、少なくとも
、同一チャンネル型でゲート電極を不純物を含有させた
多結晶シリコン層で構成した２以上のＭＯＳトランジス
タと、ベース電極を不純物を含有させた多結晶シリコン
層で構成したバイポーラトランジスタと、を備える半導
体装置において、一方のＭＯＳトランジスタのゲート電
極を第１導電型多結晶シリコン層で形成する工程と、こ
の第１導電型多結晶シリコン層の側面を絶縁膜で被覆す
る工程と、他方のＭＯＳトランジスタのゲート電極を前
記第１導電型多結晶シリコン層とは異なる導電型の多結
晶シリコン層で形成する工程と、を有し、前記バイポー
ラトランジスタのベース電極は、前記第１導電型多結晶
シリコン層を形成する前記工程および前記第１導電型多
結晶シリコン層とは異なる導電型の多結晶シリコンを形
成する前記工程のいずれか一方の工程と同時に形成する
ようにしたことを特徴とするものである。
、同一チャンネル型でゲート電極を不純物を含有させた
多結晶シリコン層で構成した２以上のＭＯＳトランジス
タと、ベース電極を不純物を含有させた多結晶シリコン
層で構成したバイポーラトランジスタと、を備える半導
体装置において、一方のＭＯＳトランジスタのゲート電
極を第１導電型多結晶シリコン層で形成する工程と、こ
の第１導電型多結晶シリコン層の側面を絶縁膜で被覆す
る工程と、他方のＭＯＳトランジスタのゲート電極を前
記第１導電型多結晶シリコン層とは異なる導電型の多結
晶シリコン層で形成する工程と、を有し、前記バイポー
ラトランジスタのベース電極は、前記第１導電型多結晶
シリコン層を形成する前記工程および前記第１導電型多
結晶シリコン層とは異なる導電型の多結晶シリコンを形
成する前記工程のいずれか一方の工程と同時に形成する
ようにしたことを特徴とするものである。
上記構成において、第１導電型多結晶シリコン層と異な
る導電型の多結晶シリコン層で形成する際、この多結晶
シリコン層の側面を絶縁膜で被覆する工程については記
載していないものであるが、前記第１導電゛型多結晶シ
リコン層と同様にして絶縁膜を構成してもよいものであ
る。
る導電型の多結晶シリコン層で形成する際、この多結晶
シリコン層の側面を絶縁膜で被覆する工程については記
載していないものであるが、前記第１導電゛型多結晶シ
リコン層と同様にして絶縁膜を構成してもよいものであ
る。
また、上述したバイポーラトランジスタのエミッタ電極
も不純物を含有させた多結晶シリコン層で構成するよう
にし、この多結晶シリコン廖を、前記第１導電型多結晶
シリコン層を形成する前記工程および前記第１導電型多
結晶シリコン層とは異なる導電型の多結晶シリコンを形
成する前記工程のうち、バイポーラトランジスタのベー
ス電極と同時に形成した工程以外の工程と同時に形成す
るようにしたものである。
も不純物を含有させた多結晶シリコン層で構成するよう
にし、この多結晶シリコン廖を、前記第１導電型多結晶
シリコン層を形成する前記工程および前記第１導電型多
結晶シリコン層とは異なる導電型の多結晶シリコンを形
成する前記工程のうち、バイポーラトランジスタのベー
ス電極と同時に形成した工程以外の工程と同時に形成す
るようにしたものである。
また、上記それぞれの製造方法において、各ＭＯＳトラ
ンジスタのうち、チャネル型と異なる不純物を含有する
多結晶シリコン層を形成するＭＯＳトランジスタにあっ
ては、そのドレイン層とソース層との間のチャネル領域
に前記ドレイン層とソース層とを接続する同型の半導体
層を形成する工程とを加えたことを特徴とするものであ
る。
ンジスタのうち、チャネル型と異なる不純物を含有する
多結晶シリコン層を形成するＭＯＳトランジスタにあっ
ては、そのドレイン層とソース層との間のチャネル領域
に前記ドレイン層とソース層とを接続する同型の半導体
層を形成する工程とを加えたことを特徴とするものであ
る。
さらに、上述した半導体装置は、同一のチャンネル型の
ＭＯＳトランジスタが組み込まれているものであるが、
必ずしも同一でなくとも異なるチャンネル型のＭＯＳト
ランジスタが２以上組み込まれているものであってもよ
い。
ＭＯＳトランジスタが組み込まれているものであるが、
必ずしも同一でなくとも異なるチャンネル型のＭＯＳト
ランジスタが２以上組み込まれているものであってもよ
い。
また、上記構成にあってはバイポーラトランジスタが同
一基板上に組み込まれている半導体装置について説明し
たものであるが、ＭＯＳトランジスタのみが複数個組み
込まれている半導体装置にも適用できるものである。す
なわち、少なくとも、同一チャンネル型でゲート電極を
不純物を含有させた多結晶シリコン層で構成した２以上
のＭＯＳトランジスタと、を備える半導体装置において
、一方のＭＯＳトランジスタのゲート電極を第１導電型
多結晶シリコン屡で形成する工程と、この第１導電型多
結晶シリコン層の側面を絶縁膜で被覆する工程と、他方
のＭＯＳトランジスタのゲート電極を前記第１導電型多
結晶シリコン層とは異なる導電型の多結晶シリコン層で
形成する工程と、からなるものである。
一基板上に組み込まれている半導体装置について説明し
たものであるが、ＭＯＳトランジスタのみが複数個組み
込まれている半導体装置にも適用できるものである。す
なわち、少なくとも、同一チャンネル型でゲート電極を
不純物を含有させた多結晶シリコン層で構成した２以上
のＭＯＳトランジスタと、を備える半導体装置において
、一方のＭＯＳトランジスタのゲート電極を第１導電型
多結晶シリコン屡で形成する工程と、この第１導電型多
結晶シリコン層の側面を絶縁膜で被覆する工程と、他方
のＭＯＳトランジスタのゲート電極を前記第１導電型多
結晶シリコン層とは異なる導電型の多結晶シリコン層で
形成する工程と、からなるものである。
上述の如く、同一チャンネル型でゲート電極を不純物を
含有させた多結晶シリコン層で構成した２以上のＭＯＳ
トランジスタと、ベース電極を不純物を含有させた多結
晶シリコン層で形成したバイポーラトランジスタと、を
備える半導体装置において、各ゲート電極を構成する多
結晶シリコン層中の不純物を異ならしめ、少なくとも一
方の多結晶シリコン層の側面を絶縁化させた状態でそれ
ぞれ各多結晶シリコン層を別工程で形成すれば、各多結
晶シリコン層は近接した状態で配置させることができる
。一方の多結晶シリコン層の側面は絶縁化されているた
め極端にいえば互いに接触してもよいことになる。これ
により、各ＭＯＳトランジスタは近接配置でき、集積度
向上を図ることができる。
含有させた多結晶シリコン層で構成した２以上のＭＯＳ
トランジスタと、ベース電極を不純物を含有させた多結
晶シリコン層で形成したバイポーラトランジスタと、を
備える半導体装置において、各ゲート電極を構成する多
結晶シリコン層中の不純物を異ならしめ、少なくとも一
方の多結晶シリコン層の側面を絶縁化させた状態でそれ
ぞれ各多結晶シリコン層を別工程で形成すれば、各多結
晶シリコン層は近接した状態で配置させることができる
。一方の多結晶シリコン層の側面は絶縁化されているた
め極端にいえば互いに接触してもよいことになる。これ
により、各ＭＯＳトランジスタは近接配置でき、集積度
向上を図ることができる。
この場合、前記各多結晶シリコン層を別工程で形成する
ことにより工程数は増大することになるが、一方の工程
をバイポーラトランジスタのベース電極が同じ不純物を
含む多結晶シリコン層であるから、この多結晶シリコン
層と同時に形成することにより、装置全体の製造からみ
れば工程数は増大しないことになる。
ことにより工程数は増大することになるが、一方の工程
をバイポーラトランジスタのベース電極が同じ不純物を
含む多結晶シリコン層であるから、この多結晶シリコン
層と同時に形成することにより、装置全体の製造からみ
れば工程数は増大しないことになる。
この場合、もう一方のＭＯＳトランジスタのベース電極
の側面をも絶縁化することにより、このゲート電極から
延在する配線層と多結晶シリコンで構成される他の配線
層との間において、近接配置することもできるようにな
る。
の側面をも絶縁化することにより、このゲート電極から
延在する配線層と多結晶シリコンで構成される他の配線
層との間において、近接配置することもできるようにな
る。
そして、前記バイポーラトランジスタのエミッタ電極が
不純物を含有させた多結晶シリコン層で形成するもので
ある場合、この多結晶シリコン層を前記各ＭＯＳトラン
ジスタの一方のゲート電極と同じ工程で形成するように
すれば、さらに工程数の減少を図ることができるように
なる。
不純物を含有させた多結晶シリコン層で形成するもので
ある場合、この多結晶シリコン層を前記各ＭＯＳトラン
ジスタの一方のゲート電極と同じ工程で形成するように
すれば、さらに工程数の減少を図ることができるように
なる。
同一のチャンネル型のＭＯＳトランジスタの場合、その
ゲート電極を構成する多結晶シリコン中に含有される不
純物が異なると、各ＭＯＳトランジスタのしきい値（ｖ
ｔｈ）電圧に差が生じるが、同一にそろえることを欲す
る場合、チャネル型と異なる不純物を含有する多結晶シ
リコン層を形成するＭＯＳトランジスタにあって、その
ドレイン層とソース層との間のチャネル領域に前記ドレ
イン層とソース層とを接続する同型の半導体層を形成す
るようにすれば達成することができる。
ゲート電極を構成する多結晶シリコン中に含有される不
純物が異なると、各ＭＯＳトランジスタのしきい値（ｖ
ｔｈ）電圧に差が生じるが、同一にそろえることを欲す
る場合、チャネル型と異なる不純物を含有する多結晶シ
リコン層を形成するＭＯＳトランジスタにあって、その
ドレイン層とソース層との間のチャネル領域に前記ドレ
イン層とソース層とを接続する同型の半導体層を形成す
るようにすれば達成することができる。
さらに、上述した半導体装置は、・同一のチャンネル型
のＭＯＳトランジスタが組み込、まれでいるものである
が、必ずしも同一でなくとも異なるチャンネル型のＭＯ
Ｓトランジスタが２以上組み込まれているものに適用さ
せることにより、特に。
のＭＯＳトランジスタが組み込、まれでいるものである
が、必ずしも同一でなくとも異なるチャンネル型のＭＯ
Ｓトランジスタが２以上組み込まれているものに適用さ
せることにより、特に。
それぞれのゲート電極から延在する配線層間においても
近接配置させることができるようになる。
近接配置させることができるようになる。
以下、本発明による半導体装置およびその製造方法の一
実施例を図面を用いて説明する。
実施例を図面を用いて説明する。
第１図は本発明による半導体装置の一実施例を示す断面
図である。
図である。
同図において、同一の半導体基板面にｎｐｎ型バイポー
ラトランジスタが形成されている領域と、メモリセルか
らなるＮチャンネル型ＭＯ８（Ｍｅｔａｌ ０ｘｉｓｉ
ｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ） トランジスタが
形成されている領域とがある。
ラトランジスタが形成されている領域と、メモリセルか
らなるＮチャンネル型ＭＯ８（Ｍｅｔａｌ ０ｘｉｓｉ
ｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ） トランジスタが
形成されている領域とがある。
前記バイポーラトランジスタが形成されている領域は、
ｐ型半導体基板４上に順次を型半導体層３、ｎ型半導体
層２が形成されている。このｎ型半導体層２の表面には
ｐ型拡散層６およびＶ型拡散層７からなるベース層が形
成され、さらにこのベース層の表面の一部には、ｎ型拡
散層５からなるエミツタ層が形成されている。前記ベー
ス層は、エミツタ層の直下において層厚が小さくかつ、
濃度の薄い真性ベース領域と、この真性ベース領域の周
囲に層厚が大きくかつ濃度の濃い外部領域とからなるも
のである。
ｐ型半導体基板４上に順次を型半導体層３、ｎ型半導体
層２が形成されている。このｎ型半導体層２の表面には
ｐ型拡散層６およびＶ型拡散層７からなるベース層が形
成され、さらにこのベース層の表面の一部には、ｎ型拡
散層５からなるエミツタ層が形成されている。前記ベー
ス層は、エミツタ層の直下において層厚が小さくかつ、
濃度の薄い真性ベース領域と、この真性ベース領域の周
囲に層厚が大きくかつ濃度の濃い外部領域とからなるも
のである。
このように前記ベース層の表面、およびこのベース層の
一部表面に形成されたエミツタ層の表面を露呈させて、
前記ｎ型半導体層２の表面には。
一部表面に形成されたエミツタ層の表面を露呈させて、
前記ｎ型半導体層２の表面には。
いわゆる選択酸化（Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ
ｏｆ ５ｉｌｉｃｏｎ）法によってフィールド酸化膜１
が形成されている。
ｏｆ ５ｉｌｉｃｏｎ）法によってフィールド酸化膜１
が形成されている。
また、このフィールド酸化膜１の前記ベース層と近接す
る領域には前記フィールド酸化膜１の形成されていない
部分があり、この部分に前記イ型半導体層３に到達する
ｔ型拡散層８が形成されている。このｔ型拡散層８は、
コレクタ層として構成される前記ｎ型半導体層２と接続
されて、コレクタ３１Ｃ層となるものである。
る領域には前記フィールド酸化膜１の形成されていない
部分があり、この部分に前記イ型半導体層３に到達する
ｔ型拡散層８が形成されている。このｔ型拡散層８は、
コレクタ層として構成される前記ｎ型半導体層２と接続
されて、コレクタ３１Ｃ層となるものである。
そして、ベース層である前記を型拡散層７の表面には引
出し電極が形成され、この引出し電極は前記酸化膜１上
を這って延在されている。この引出し電極は多層構造か
らなっており、前記メ型拡散層７面から順次、ｐ型多結
晶シリコン層９、タングステンポリサイド層１１および
絶縁膜１２が積層されて構成されている。
出し電極が形成され、この引出し電極は前記酸化膜１上
を這って延在されている。この引出し電極は多層構造か
らなっており、前記メ型拡散層７面から順次、ｐ型多結
晶シリコン層９、タングステンポリサイド層１１および
絶縁膜１２が積層されて構成されている。
さらに、前記引出し電極におけるメ型拡散層７側の側面
は絶縁材からなるサイドスペーサ１３が前記を型拡散層
５を露呈させた状態にて形成されている。そして前記サ
イドスペーサ１３から露呈されたイ型拡散層５の表面に
はエミッタ電極を構成するたとえば多結晶シリコン層が
形成されている。この多結晶シリコン層はｔ型不純物が
含有されたものである。
は絶縁材からなるサイドスペーサ１３が前記を型拡散層
５を露呈させた状態にて形成されている。そして前記サ
イドスペーサ１３から露呈されたイ型拡散層５の表面に
はエミッタ電極を構成するたとえば多結晶シリコン層が
形成されている。この多結晶シリコン層はｔ型不純物が
含有されたものである。
前記ＭＯＳトランジスタが形成されている領域は、前記
ｐ型半導体基板４上にｐ型半導体Ｍ１９が形成されてい
る。このｐ型半導体層１９の表面には、２のＭＯＳトラ
ンジスタが形成されている。すなわち、ｐ型半導体層１
９の表面に♂型拡散層１５，１６，１７が形成され、前
記ｎ＋１拡散層１５と１６との間、および♂型拡散層１
６と１７との間におけるｐ型半導体層１９面にはゲート
酸化膜２０が形成されている。そして各ゲート酸化膜２
０の表面にはそれぞれ多層構造からなるゲート電極が形
成され、このうちイ型拡散Ｎ１５゜１６間のゲート酸化
膜２ｏ上には、このゲート酸化膜２０側から順次、ｐ型
多結晶シリコン層９、低抵抗計を図るためのタングステ
ンポリサイド層１１および絶縁膜１２が積層されている
。°また。
ｐ型半導体基板４上にｐ型半導体Ｍ１９が形成されてい
る。このｐ型半導体層１９の表面には、２のＭＯＳトラ
ンジスタが形成されている。すなわち、ｐ型半導体層１
９の表面に♂型拡散層１５，１６，１７が形成され、前
記ｎ＋１拡散層１５と１６との間、および♂型拡散層１
６と１７との間におけるｐ型半導体層１９面にはゲート
酸化膜２０が形成されている。そして各ゲート酸化膜２
０の表面にはそれぞれ多層構造からなるゲート電極が形
成され、このうちイ型拡散Ｎ１５゜１６間のゲート酸化
膜２ｏ上には、このゲート酸化膜２０側から順次、ｐ型
多結晶シリコン層９、低抵抗計を図るためのタングステ
ンポリサイド層１１および絶縁膜１２が積層されている
。°また。
他方におけるイ型半導体層１６．１７間のゲート酸化膜
２０上には、このゲート酸化膜２０側から順次、ｎ型多
結晶２９２２層１０．タングステンポリサイド層１１お
よび絶縁膜１２が積層されている。そして、これら各ゲ
ート電極の側壁面は絶縁材からなるサイドスペーサ１３
が形成されている。
２０上には、このゲート酸化膜２０側から順次、ｎ型多
結晶２９２２層１０．タングステンポリサイド層１１お
よび絶縁膜１２が積層されている。そして、これら各ゲ
ート電極の側壁面は絶縁材からなるサイドスペーサ１３
が形成されている。
なお、このように構成される２つのＭＯＳトランジスタ
は、♂型拡散層が共通となって、集積度を向上させる構
成となっている。また、ｒ１＋型拡散層１５．１６間に
おけるゲート酸化膜２０下のｐ型半導体層１９表面のい
わゆるチャネル形成領域は、比較的層厚の小さいｎ型半
導体層１８が形成されている。この理由は、このｎ型半
導体層１８が形成されている側のＭＯＳトランジスタは
そのゲート電極のうちゲート酸化膜２ｏに隣接する導体
層がｐ型多結晶シリコシ層９で形成されていることに対
し、他方側のＭＯＳトランジスタの上記相当する部分の
導体層がｎ型多結晶シリコ２層１０で形成されているた
めに、それぞれのしきい値電圧（Ｖｔｈ）が異なってし
まうのを補償するためのものである。
は、♂型拡散層が共通となって、集積度を向上させる構
成となっている。また、ｒ１＋型拡散層１５．１６間に
おけるゲート酸化膜２０下のｐ型半導体層１９表面のい
わゆるチャネル形成領域は、比較的層厚の小さいｎ型半
導体層１８が形成されている。この理由は、このｎ型半
導体層１８が形成されている側のＭＯＳトランジスタは
そのゲート電極のうちゲート酸化膜２ｏに隣接する導体
層がｐ型多結晶シリコシ層９で形成されていることに対
し、他方側のＭＯＳトランジスタの上記相当する部分の
導体層がｎ型多結晶シリコ２層１０で形成されているた
めに、それぞれのしきい値電圧（Ｖｔｈ）が異なってし
まうのを補償するためのものである。
そして、このようにして構成されるＭＯＳトランジスタ
の形成領域外におけるｐ型半導体層１９の表面には１選
択酸化法によって形成されるフィールド酸化膜１が形成
されている。この酸化膜１は通常前記バイポーラトラン
ジスタが形成されている領域上の酸化膜１と同時に形成
されるものである。
の形成領域外におけるｐ型半導体層１９の表面には１選
択酸化法によって形成されるフィールド酸化膜１が形成
されている。この酸化膜１は通常前記バイポーラトラン
ジスタが形成されている領域上の酸化膜１と同時に形成
されるものである。
第１図における２つのＭＯＳトランジスタは、たとえば
第２図に示すように、いわゆるスタテックＲＡＭ （Ｒ
ａｎｄｏ＋＊ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリ
セルのうちのトランスファＭＯＳトランジスタＱ、およ
びドライバＭＯＳトランジスタＱ２に相当するものであ
る。このトランスファＭＯＳトランジスタＱ工およびド
ライバＭＯＳトランジスタＱ２はいずれもＮチャンネル
型ＭＯＳトランジスタであり、該、トランスファＭＯＳ
トランジスタのソース、およびドライバＭＯＳトランジ
スタのドレインは記憶ノードＮ２にて共通接続されてい
ることから、第１図においては、上記ソース、ドレイン
が共通の♂型拡散層１６にて形成されている。なお、こ
の♂型拡散層１６には、第２図に示す回路に基づいて抵
抗Ｒ工を介して電源電圧（Ｖｃｃ）が供給されるように
なっている。また、トランスファＭＯＳトランジスタＱ
１のドレインであるｔ型拡散層１５にはデータ線りから
の信号が入力されるようになっており、ドライバＭＯＳ
トランジスタのソースであるｎ型拡散層１７はアースに
接続されている。
第２図に示すように、いわゆるスタテックＲＡＭ （Ｒ
ａｎｄｏ＋＊ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリ
セルのうちのトランスファＭＯＳトランジスタＱ、およ
びドライバＭＯＳトランジスタＱ２に相当するものであ
る。このトランスファＭＯＳトランジスタＱ工およびド
ライバＭＯＳトランジスタＱ２はいずれもＮチャンネル
型ＭＯＳトランジスタであり、該、トランスファＭＯＳ
トランジスタのソース、およびドライバＭＯＳトランジ
スタのドレインは記憶ノードＮ２にて共通接続されてい
ることから、第１図においては、上記ソース、ドレイン
が共通の♂型拡散層１６にて形成されている。なお、こ
の♂型拡散層１６には、第２図に示す回路に基づいて抵
抗Ｒ工を介して電源電圧（Ｖｃｃ）が供給されるように
なっている。また、トランスファＭＯＳトランジスタＱ
１のドレインであるｔ型拡散層１５にはデータ線りから
の信号が入力されるようになっており、ドライバＭＯＳ
トランジスタのソースであるｎ型拡散層１７はアースに
接続されている。
なお、第１図に示すバイポーラトランジスタは、前記ス
タテックＲＡＭのメモリセルとは間接的に電気的接続さ
れるが別個の回路を構成するトランジスタとして示すも
のである。
タテックＲＡＭのメモリセルとは間接的に電気的接続さ
れるが別個の回路を構成するトランジスタとして示すも
のである。
次に第１図に示す半導体装置の製造方法の一実施例につ
いて第３図（ａ）ないしくｊ）を用いて説明する。
いて第３図（ａ）ないしくｊ）を用いて説明する。
ここで第３図（ａ）の工程に入る前に用意する半導体基
板の表面加工について簡単に説明する。
板の表面加工について簡単に説明する。
まず、ｐ型半導体基板の表面にて、バイポーラトランジ
スタを形成すべき領域にに型拡散層を選択的に形成し、
その♂型拡散層の表面および他の領域のｐ型半導体基板
の表面に、不純物が含まれていない真性の半導体層をた
とえばエピタキシャル成長法等によって形成する、この
後、このエピタキシャル成長法によって形成された半導
体層の表面から、前記バイポーラトランジスタを形成す
べき領域にはｎ型の不純物を、またそれ以外の領域には
ｐ型の不純物を、それぞれ選択的にドーピングし、これ
らドープはそれぞれ前記を拡散層、およびｐ型半導体基
板に達する程度に行なう。
スタを形成すべき領域にに型拡散層を選択的に形成し、
その♂型拡散層の表面および他の領域のｐ型半導体基板
の表面に、不純物が含まれていない真性の半導体層をた
とえばエピタキシャル成長法等によって形成する、この
後、このエピタキシャル成長法によって形成された半導
体層の表面から、前記バイポーラトランジスタを形成す
べき領域にはｎ型の不純物を、またそれ以外の領域には
ｐ型の不純物を、それぞれ選択的にドーピングし、これ
らドープはそれぞれ前記を拡散層、およびｐ型半導体基
板に達する程度に行なう。
このようにして形成された半導体基板は第３図（ａ）に
示すように、バイポーラトランジスタの形成領域にあっ
てはｐ型半導体基板４上にｔ型半導体層３、ｎ型半導体
層２が順次形成されることになる。また、それ以外の領
域、すなわちＭＯＳトランジスタ形成領域にあってはｐ
型半導体基板４上に同導電型のｐ型半導体層１９が形成
されることになる。
示すように、バイポーラトランジスタの形成領域にあっ
てはｐ型半導体基板４上にｔ型半導体層３、ｎ型半導体
層２が順次形成されることになる。また、それ以外の領
域、すなわちＭＯＳトランジスタ形成領域にあってはｐ
型半導体基板４上に同導電型のｐ型半導体層１９が形成
されることになる。
そして、このように形成されたｎ型半導体層２、ｐ型半
導体層１９の表面において、それぞれバイポーラトラン
ジスタの配置領域およびＭＯＳトランジスタの配置領域
以外の領域を周知の選択酸化方法によって、比較的膜厚
の大きなフィールド酸化膜１を形成するとともに、この
フィールド酸化膜１から露呈されたｎ型半導体層２、ｐ
型半導体層１９面に比較的薄い酸化膜３７を形成する。
導体層１９の表面において、それぞれバイポーラトラン
ジスタの配置領域およびＭＯＳトランジスタの配置領域
以外の領域を周知の選択酸化方法によって、比較的膜厚
の大きなフィールド酸化膜１を形成するとともに、この
フィールド酸化膜１から露呈されたｎ型半導体層２、ｐ
型半導体層１９面に比較的薄い酸化膜３７を形成する。
この酸化膜３７は、ＭＯＳトランジスタのゲート酸化膜
なるものである０次に、２つのＭＯＳトランジスタのう
ち一方のＭＯＳトランジスタ形成領域にｎ型の不純物を
前記ゲート酸化膜３７を介してドーピングしｎ型半導体
層１８を形成する。このｎ型半導体層１８は前記一方の
ＭＯＳトランジスタのチャンネル層形成領域に形成され
る導電層となるものである（第３図（ａ））。
なるものである０次に、２つのＭＯＳトランジスタのう
ち一方のＭＯＳトランジスタ形成領域にｎ型の不純物を
前記ゲート酸化膜３７を介してドーピングしｎ型半導体
層１８を形成する。このｎ型半導体層１８は前記一方の
ＭＯＳトランジスタのチャンネル層形成領域に形成され
る導電層となるものである（第３図（ａ））。
次に、このよ゛うにして表面加工された酸化膜面の全域
に、ｎ型多結晶２０２２層１０．低抵抗からなるタング
ステンポリサイド層１１、および絶縁膜１２を順次形成
する（第３図（ｂ））。
に、ｎ型多結晶２０２２層１０．低抵抗からなるタング
ステンポリサイド層１１、および絶縁膜１２を順次形成
する（第３図（ｂ））。
周知のフォトエツチング技術によって、２つのＭＯＳト
ランジスタのうち前記ｎ型半導体層１８が形成されてい
ない側のＭＯＳトランジスタのゲート酸化膜３７上に形
成されている前記ｎ型多結晶シリコン層１０、タングス
テンポリサイド層１１、絶縁膜１２のみを残して、他を
除去する。
ランジスタのうち前記ｎ型半導体層１８が形成されてい
ない側のＭＯＳトランジスタのゲート酸化膜３７上に形
成されている前記ｎ型多結晶シリコン層１０、タングス
テンポリサイド層１１、絶縁膜１２のみを残して、他を
除去する。
このようにして、残存されたｎ型多結晶２０２２層１０
．タングステンポリサイド層１１、絶縁膜１２によって
ゲート電極が形成されることになる。
．タングステンポリサイド層１１、絶縁膜１２によって
ゲート電極が形成されることになる。
次に、ｎ型不純物を選択的にドーピングすることにより
ドレイン層およびソース層となるｎ型半導体層１６．１
７を形成する。なおこの場合、前記ゲート電極は前記ｎ
型不純物のドラピングの際のマスクとなるものであり、
これによって他のマスクを用いた場合に生ずるずれをな
くすことができるので、集積度を向上させたｎ型半導体
層１６゜１７を形成することができる（第３図（Ｃ））
。
ドレイン層およびソース層となるｎ型半導体層１６．１
７を形成する。なおこの場合、前記ゲート電極は前記ｎ
型不純物のドラピングの際のマスクとなるものであり、
これによって他のマスクを用いた場合に生ずるずれをな
くすことができるので、集積度を向上させたｎ型半導体
層１６゜１７を形成することができる（第３図（Ｃ））
。
そして、前記ゲート電極の端側面に絶縁膜３９を形成す
る。この絶縁膜３９はＣＶ Ｄ （ＣｈｅｎｉｃａｌＶ
ａｐｏｒ Ｐ ａｐｏｓｉｔｉｏｎ ）法により全体
に酸化膜を堆積し、さらに異方性のドライエッチによっ
てエッチバックすることにより形成する。この際、前記
酸化膜３７をも除去する。これにより半導体面は露呈し
、ゲート酸化膜として機能する酸化膜３７のみが残存す
るようになる（第３図（ｄ））。
る。この絶縁膜３９はＣＶ Ｄ （ＣｈｅｎｉｃａｌＶ
ａｐｏｒ Ｐ ａｐｏｓｉｔｉｏｎ ）法により全体
に酸化膜を堆積し、さらに異方性のドライエッチによっ
てエッチバックすることにより形成する。この際、前記
酸化膜３７をも除去する。これにより半導体面は露呈し
、ゲート酸化膜として機能する酸化膜３７のみが残存す
るようになる（第３図（ｄ））。
次に、熱処理等により露呈された半導体面に比較的薄い
酸化膜４０を形成し、その後、バイポーラ形成領域にお
けるベース層形成領域の前記酸化膜４０のみをたとえば
ウェットエツチングにより選択エツチングする。この酸
化膜４０はｎ型半導体層１８が形成されている側のＭＯ
Ｓトランジスタのゲート酸化膜となるものである（第３
図（ｅ））。
酸化膜４０を形成し、その後、バイポーラ形成領域にお
けるベース層形成領域の前記酸化膜４０のみをたとえば
ウェットエツチングにより選択エツチングする。この酸
化膜４０はｎ型半導体層１８が形成されている側のＭＯ
Ｓトランジスタのゲート酸化膜となるものである（第３
図（ｅ））。
このようにして、ｎ型半導体層２の一部が露呈している
表面全域に、ｐ型多結晶シリコン層９、タングステンポ
リサイド層１１、絶縁膜１２を順次形成する（第３図（
ｆ））。
表面全域に、ｐ型多結晶シリコン層９、タングステンポ
リサイド層１１、絶縁膜１２を順次形成する（第３図（
ｆ））。
ソシて、２つのＭＯＳトランジスタのうちｎ型半導体層
１８が形成されている側のＭＯＳトランジスタのゲート
電極、およ゛びバイポーラトランジスタのベース電極の
形成領域部に相当する部分を残し、他の領域におけるｐ
型多結晶シリコン層９、タングステンポリサイド層１１
、絶縁膜１２を除去する１次に、前記ゲート電極をマス
クの一部とし、イ型不純物を選択ドーピングしてドレイ
ン層であるｔ型半導体層１５を形成する。さらにバイポ
ーラトランジスタのコレクタを取り出す領域に♂型不純
物を選択ドーピングして♂型拡散層８をｔ型半導体層３
に達するまで形成する（第３図（ｇ））。
１８が形成されている側のＭＯＳトランジスタのゲート
電極、およ゛びバイポーラトランジスタのベース電極の
形成領域部に相当する部分を残し、他の領域におけるｐ
型多結晶シリコン層９、タングステンポリサイド層１１
、絶縁膜１２を除去する１次に、前記ゲート電極をマス
クの一部とし、イ型不純物を選択ドーピングしてドレイ
ン層であるｔ型半導体層１５を形成する。さらにバイポ
ーラトランジスタのコレクタを取り出す領域に♂型不純
物を選択ドーピングして♂型拡散層８をｔ型半導体層３
に達するまで形成する（第３図（ｇ））。
次に、前工程で形成された各電極の側端面に絶縁膜３９
を形成する。この絶縁膜３９はＣＶＤ法により全体に酸
化膜を堆積し、さらに異方性のドライエッチによってエ
ッチバックすることにより形成する。この際、酸化膜４
０をも除去する。これにより前記酸化膜４０のうちゲー
ト酸化族として機能する酸化膜４０のみが残存するよう
になる（第３図（ｈ））。
を形成する。この絶縁膜３９はＣＶＤ法により全体に酸
化膜を堆積し、さらに異方性のドライエッチによってエ
ッチバックすることにより形成する。この際、酸化膜４
０をも除去する。これにより前記酸化膜４０のうちゲー
ト酸化族として機能する酸化膜４０のみが残存するよう
になる（第３図（ｈ））。
次に、露呈した半導体面に酸化膜４２を形成し、このう
ち特にバイポーラのベース層形成領域に形成されている
ベース電極に囲まれた酸化膜４２を除去することによっ
て、ｎ型半導体層２面を露呈させる。そして、この露呈
されたｎ型半導体層２面にｐ型不純物をドーピングして
ｐ型半導体層６を形成する。この際のｐ型不純物のドー
ピングは前記ベース電極をマスクとして行なうものであ
り、これにより他のマスクを用いた場合に生ずるマスク
ずれをなくすことができるので集積度を向上させたｐ型
半導体層６を形成できるようになる（第３図（ｉ））。
ち特にバイポーラのベース層形成領域に形成されている
ベース電極に囲まれた酸化膜４２を除去することによっ
て、ｎ型半導体層２面を露呈させる。そして、この露呈
されたｎ型半導体層２面にｐ型不純物をドーピングして
ｐ型半導体層６を形成する。この際のｐ型不純物のドー
ピングは前記ベース電極をマスクとして行なうものであ
り、これにより他のマスクを用いた場合に生ずるマスク
ずれをなくすことができるので集積度を向上させたｐ型
半導体層６を形成できるようになる（第３図（ｉ））。
さらに、熱処理を施こすことによりベース電極を構成す
るｐ型多結晶シリコン層９内のｐ型不純物をｎ型半導体
層２内に拡散させ、ｐ＋型型温導体層７形成する。これ
により、前工程で形成したｐ型半導体層６が真性ベース
領域として、また前記〆型半導体層７が外部ベース領域
とし形成される。
るｐ型多結晶シリコン層９内のｐ型不純物をｎ型半導体
層２内に拡散させ、ｐ＋型型温導体層７形成する。これ
により、前工程で形成したｐ型半導体層６が真性ベース
領域として、また前記〆型半導体層７が外部ベース領域
とし形成される。
その後、前記ｐ型半導体層６が露呈した面にｎ型多結晶
２９３２層１４をやはりフォトエツチングにより形成し
、これをエミッタ電極として使用するとともに、熱処理
によって前記ｎ型多結晶シリコ２層１４内のｎ型不純物
を前記ｐ型半導体層６内に拡散させエミツタ層としての
ｔ型半導体層５を形成する（第３図（ｊ））。
２９３２層１４をやはりフォトエツチングにより形成し
、これをエミッタ電極として使用するとともに、熱処理
によって前記ｎ型多結晶シリコ２層１４内のｎ型不純物
を前記ｐ型半導体層６内に拡散させエミツタ層としての
ｔ型半導体層５を形成する（第３図（ｊ））。
その後は、各ＭＯＳトランジスタのソース層、ドレイン
層、およびバイポーラトランジスタのコレクタ層からア
ルミニウム等で電極を取り出しかつ配線層を形成して完
成する。
層、およびバイポーラトランジスタのコレクタ層からア
ルミニウム等で電極を取り出しかつ配線層を形成して完
成する。
次に第１図に示す基本的構成からなる半導体装置の表面
における配線の一実施例を第４図に示す。
における配線の一実施例を第４図に示す。
第４図におけるＡ−Ａ線の断面図は第５図に示すように
なっている。第５図は、特に第２図に示すＭＯＳトラン
ジスタのうちトランスファＭＯＳトランジスタＱ１、ド
ライバＭＯＳトランジスタＱ２が形成されている部分の
断面を示すもので、第１図と異なっているのはドライバ
ＭＯＳトランジスタＱ３にあってチャンネル長方向に沿
った断面図となっている。そして、第１図よりはさらに
具体的に眉間絶縁膜２３Ａ、２３Ｂを介した三層構造の
配線層が形成されたものとなっている。すなわち、ＭＯ
Ｓトランジスタの電極を被う眉間絶縁膜２３Ａがあり、
この眉間絶縁膜２３に形成した穴を通じてドライバＭＯ
ＳトランジスタＱ２のゲート電極に接続されたｎ型多結
晶２９３２層１４（このｎ型多結晶２９３２層１４はた
とえばバイポーラトランジスタのエミッタ電極であるｎ
型多結晶２９３２層１４と同時に形成される）およびこ
の多結晶シリコン層１４接続された高抵抗配線層からな
るｉ型多結晶シリコン層２２が前記層間絶縁膜２３Ａ上
に這って形成されている。さらに、眉間絶縁膜２３Ｂが
形成され、この眉間絶縁膜２３Ｂ上には穴あけによって
トランスファＭＯＳトランジスタＱ３のドレインである
に型半導体層１５と接続された金属配線Ｎ２４が這って
形成されている。
なっている。第５図は、特に第２図に示すＭＯＳトラン
ジスタのうちトランスファＭＯＳトランジスタＱ１、ド
ライバＭＯＳトランジスタＱ２が形成されている部分の
断面を示すもので、第１図と異なっているのはドライバ
ＭＯＳトランジスタＱ３にあってチャンネル長方向に沿
った断面図となっている。そして、第１図よりはさらに
具体的に眉間絶縁膜２３Ａ、２３Ｂを介した三層構造の
配線層が形成されたものとなっている。すなわち、ＭＯ
Ｓトランジスタの電極を被う眉間絶縁膜２３Ａがあり、
この眉間絶縁膜２３に形成した穴を通じてドライバＭＯ
ＳトランジスタＱ２のゲート電極に接続されたｎ型多結
晶２９３２層１４（このｎ型多結晶２９３２層１４はた
とえばバイポーラトランジスタのエミッタ電極であるｎ
型多結晶２９３２層１４と同時に形成される）およびこ
の多結晶シリコン層１４接続された高抵抗配線層からな
るｉ型多結晶シリコン層２２が前記層間絶縁膜２３Ａ上
に這って形成されている。さらに、眉間絶縁膜２３Ｂが
形成され、この眉間絶縁膜２３Ｂ上には穴あけによって
トランスファＭＯＳトランジスタＱ３のドレインである
に型半導体層１５と接続された金属配線Ｎ２４が這って
形成されている。
このような構成において、第５図の付帯に対応させた材
料からなる配線層が第４図に示されている。このうち特
にトランスファＭＯＳトランジスタＱ、、Ｑ、の各ゲー
ト電極を構成するｐ型多結晶シリコン層９と、ドライバ
ＭＯＳトランジスタＱ、のゲート電極を構成するｎ型多
結晶２９１２層１０との間との距離Ｑ＾、および前記ｐ
型多結晶シリコン層９と、ドライバＭＯＳトランジスタ
Ｑ４のゲート電極を構成するｎ型多結晶２９１２層１０
との間との距離ＱＢが従来よりも大幅に短くすることが
できるようになる。
料からなる配線層が第４図に示されている。このうち特
にトランスファＭＯＳトランジスタＱ、、Ｑ、の各ゲー
ト電極を構成するｐ型多結晶シリコン層９と、ドライバ
ＭＯＳトランジスタＱ、のゲート電極を構成するｎ型多
結晶２９１２層１０との間との距離Ｑ＾、および前記ｐ
型多結晶シリコン層９と、ドライバＭＯＳトランジスタ
Ｑ４のゲート電極を構成するｎ型多結晶２９１２層１０
との間との距離ＱＢが従来よりも大幅に短くすることが
できるようになる。
第７図は、第２図に示す各ＭＯＳトランジスタの配列を
異ならしめて、配線を施した場合の実施例を示す平面図
である。同図から明らかなように。
異ならしめて、配線を施した場合の実施例を示す平面図
である。同図から明らかなように。
トランスファＭＯＳトランジスタＱ、、 Ｑ、を、また
ドライバＭＯＳトランジスタＱ、、 Ｑ、をそれぞれ対
角線上に配置したものとなっている。この場合において
も、トランスファＭＯＳトランジスタＱユ、Ｑ３のゲー
ト電極はｐ型多結晶シリコン層９、ドライバＭＯＳトラ
ンジスタＱ、、Ｑ、のゲート電極はｎ型多結晶２９１２
層１０で構成したものである。
ドライバＭＯＳトランジスタＱ、、 Ｑ、をそれぞれ対
角線上に配置したものとなっている。この場合において
も、トランスファＭＯＳトランジスタＱユ、Ｑ３のゲー
ト電極はｐ型多結晶シリコン層９、ドライバＭＯＳトラ
ンジスタＱ、、Ｑ、のゲート電極はｎ型多結晶２９１２
層１０で構成したものである。
前記各ｎ型多結晶シリコン層１０はともにｐ型多結晶シ
リコン溜９の間に位置づけられるように配置され、それ
ぞれの離間距離りは従来よりも大幅に小さくすることが
できる。
リコン溜９の間に位置づけられるように配置され、それ
ぞれの離間距離りは従来よりも大幅に小さくすることが
できる。
次に第６図は本発明による半導体装置の他の実施例を示
す構成図である。第１図と同材料、同機能のものは同−
付帯で示している。第１図と異なる構成はＭＯＳトラン
ジスタに形成されている領域にあり、ドライバＭＯＳト
ランジスタＱ２はいわゆる縦型のＭＯＳトランジスタと
して構成されている。このため、ＭＯＳトランジスタが
構成される領域はイ型半導体層上にイ型半導体層４、ｐ
型半導体層１９が順次形成されたものとなり、このｐ型
半導体層１９表面に形成されたイ型半導体層１６を分断
させるように溝が形成され、この溝の底面および内側に
ゲート酸化膜２０が形成されているとともに、ｎ型多結
晶シリコン層１ｏからなるゲート電極が充填されている
。前記溝はり型半導体層４に達するまで形成され、前記
イ型半導体層４はドレイン層、前記を型半導体層４はソ
ース層として使用され、チャネル層は前記ゲート酸化膜
２０に沿って形成されるようになっている。
す構成図である。第１図と同材料、同機能のものは同−
付帯で示している。第１図と異なる構成はＭＯＳトラン
ジスタに形成されている領域にあり、ドライバＭＯＳト
ランジスタＱ２はいわゆる縦型のＭＯＳトランジスタと
して構成されている。このため、ＭＯＳトランジスタが
構成される領域はイ型半導体層上にイ型半導体層４、ｐ
型半導体層１９が順次形成されたものとなり、このｐ型
半導体層１９表面に形成されたイ型半導体層１６を分断
させるように溝が形成され、この溝の底面および内側に
ゲート酸化膜２０が形成されているとともに、ｎ型多結
晶シリコン層１ｏからなるゲート電極が充填されている
。前記溝はり型半導体層４に達するまで形成され、前記
イ型半導体層４はドレイン層、前記を型半導体層４はソ
ース層として使用され、チャネル層は前記ゲート酸化膜
２０に沿って形成されるようになっている。
このように、縦型ＭＯＳトランジスタをドライバＭＯＳ
トランジスタＱ２．Ｑ、と、して用い、かつ第７図に示
したと同様に配置することにより、第８図に示すような
配線層の配置が達成される。第８図におけるＭＯＳトラ
ンジスタの寸法は第７図におけるそれと同じものとした
ものであり、これにより、集積度の高い縦型ＭＯＳトラ
ンジスタの性質とはあいまって、集積度を大幅に向上さ
せることができるようになる。
トランジスタＱ２．Ｑ、と、して用い、かつ第７図に示
したと同様に配置することにより、第８図に示すような
配線層の配置が達成される。第８図におけるＭＯＳトラ
ンジスタの寸法は第７図におけるそれと同じものとした
ものであり、これにより、集積度の高い縦型ＭＯＳトラ
ンジスタの性質とはあいまって、集積度を大幅に向上さ
せることができるようになる。
上述の如く、本発明によれば、同一チャンネル型でゲー
ト電極を不純物を含有させた多結晶シリコン層で構成し
た２以上のＭＯＳトランジスタと。
ト電極を不純物を含有させた多結晶シリコン層で構成し
た２以上のＭＯＳトランジスタと。
ベース電極を不純物を含有させた多結晶シリコン層で形
成したバイポーラトランジスタと、を備える半導体装置
において、各ゲート電極を構成する多結晶シリコン層中
の不純物を異ならしめ、少なくとも一方の多結晶シリコ
ン層の側面を絶縁化させた状態でそれぞれ各多結晶シリ
コン層を別工程で形成すれば、各多結晶シリコン層は近
接した状態で配置させることができる。一方の多結晶シ
リコン層の側面は絶縁化されているため極端にいえば互
いに接触してもよいことになる。これにより、各ＭＯＳ
トランジスタは近接配置でき、集積度向上を図ることが
できる。
成したバイポーラトランジスタと、を備える半導体装置
において、各ゲート電極を構成する多結晶シリコン層中
の不純物を異ならしめ、少なくとも一方の多結晶シリコ
ン層の側面を絶縁化させた状態でそれぞれ各多結晶シリ
コン層を別工程で形成すれば、各多結晶シリコン層は近
接した状態で配置させることができる。一方の多結晶シ
リコン層の側面は絶縁化されているため極端にいえば互
いに接触してもよいことになる。これにより、各ＭＯＳ
トランジスタは近接配置でき、集積度向上を図ることが
できる。
この場合、前記各多結晶シリコン層を別工程で形成する
ことにより工程数は増大することになるが、一方の工程
をバイポーラトランジスタのベース電極が同じ不純物を
含む多結晶シリコン層であるから、この多結晶シリコン
層と同時に形成することにより、装置全体の製造からみ
れば工程数は増大しないことになる。
ことにより工程数は増大することになるが、一方の工程
をバイポーラトランジスタのベース電極が同じ不純物を
含む多結晶シリコン層であるから、この多結晶シリコン
層と同時に形成することにより、装置全体の製造からみ
れば工程数は増大しないことになる。
この場合、もう一方のＭＯＳトランジスタのベース電極
の側面をも絶縁化することにより、このゲート電極から
延在する配線層と多結晶シリコンで構成される他の配線
層との間において、近接配置することもできるようにな
る。
の側面をも絶縁化することにより、このゲート電極から
延在する配線層と多結晶シリコンで構成される他の配線
層との間において、近接配置することもできるようにな
る。
そして、前記バイポーラトランジスタのエミッタ電極が
不純物を含有させた多結晶シリコン層で形成するもので
ある場合、この多結晶シリコン層を前記各ＭＯＳトラン
ジスタの一方のゲート電極と同じ工程で形成するように
すれば、さらに工程数の減少を図ることができるように
なる。
不純物を含有させた多結晶シリコン層で形成するもので
ある場合、この多結晶シリコン層を前記各ＭＯＳトラン
ジスタの一方のゲート電極と同じ工程で形成するように
すれば、さらに工程数の減少を図ることができるように
なる。
同一のチャンネル型のＭＯＳトランジスタの場合、その
ゲート電極を構成する多結晶シリコン中に含有される不
純物が異なると、各ＭｄＳトランジスタのしきい値（Ｖ
ｔｂ）電圧に差が生じるが、同一にそろえることを欲す
る場合、チャネル型と異なる不純物を含有する多結晶シ
リコン層を形成するＭＯＳトランジスタにあって、その
ドレイン層とソース層との間のチャネル領域に前記ドレ
イン層とソース層とを接続する同型の半導体層を形成す
るようにすれば達成することができる。
ゲート電極を構成する多結晶シリコン中に含有される不
純物が異なると、各ＭｄＳトランジスタのしきい値（Ｖ
ｔｂ）電圧に差が生じるが、同一にそろえることを欲す
る場合、チャネル型と異なる不純物を含有する多結晶シ
リコン層を形成するＭＯＳトランジスタにあって、その
ドレイン層とソース層との間のチャネル領域に前記ドレ
イン層とソース層とを接続する同型の半導体層を形成す
るようにすれば達成することができる。
さらに、上述した半導体装置は、同一のチャンネル型の
ＭＯＳトランジスタが組み込まれているものであるが、
必ずしも同一でなくとも異なるチャンネル型のＭＯＳト
ランジスタが２以上組み込まれているものに適用させる
ことにより、特に、それぞれのゲート電極から延在する
配線層間においても近接配置させることができるように
なる。
ＭＯＳトランジスタが組み込まれているものであるが、
必ずしも同一でなくとも異なるチャンネル型のＭＯＳト
ランジスタが２以上組み込まれているものに適用させる
ことにより、特に、それぞれのゲート電極から延在する
配線層間においても近接配置させることができるように
なる。
第１図は本発明による半導体装置の一実施例を示す断面
構成図、第２図は前記半導体装置に組み込まれるＭＯＳ
トランジスタからなる回路の一実施例、第３図（ａ）な
いしくｊ）は本発明による半導体装置の製造方法の一実
施例を示す工程図、第４図は本発明による半導体装置の
配線レイアウトの一実施例を示した平面図、第５図は第
４図のＡ−Ａ線における断面を示した構成図、第６図は
本発明による半導体装置の他の実施例を示す断面構成図
、第７図は第６図に示す構成の半導体装置の配線レイア
ウトの一実施例を示した平面図、第８図は第６図に示す
構成の半導体装置の配線レイアウトの他の実施例を示し
た平面図である。 １・・・フィールド酸化膜、２・・・ｎ型半導体層、３
・・・♂型半導体層、４・・・ｐ型半導体基板。 ５・・・を型拡散層、６・・・ｐ型拡散層、７・・・を
型拡散層、８・・・を拡散層、９・・・ｐ型多結晶シリ
コン層、１０・・・ｎ型多結晶シリコン層、１１・・・
タングステンポリサイド層、１２・・・絶縁層、１３・
・・サイドスペーサ、１４・・・を型多結晶シリコン、
１５・・・イ型半導体層、１６・・・を型半導体層、１
７・・・を型半導体層、１８・・・ｎ型半導体層、２０
・・・ゲート酸化膜、Ｅ・・・エミッタ、Ｂ・・・ベー
ス、Ｃ・・・コレクタ、Ｄ・・・データ線、Ｖｃｃ・・
・電源電圧、Ｒ１・・・高抵抗、Ｑ・・・トランスファ
ＭＯＳトランジスタ、Ｑ２・・・ドライバＭＯＳトラン
ジスタ。
構成図、第２図は前記半導体装置に組み込まれるＭＯＳ
トランジスタからなる回路の一実施例、第３図（ａ）な
いしくｊ）は本発明による半導体装置の製造方法の一実
施例を示す工程図、第４図は本発明による半導体装置の
配線レイアウトの一実施例を示した平面図、第５図は第
４図のＡ−Ａ線における断面を示した構成図、第６図は
本発明による半導体装置の他の実施例を示す断面構成図
、第７図は第６図に示す構成の半導体装置の配線レイア
ウトの一実施例を示した平面図、第８図は第６図に示す
構成の半導体装置の配線レイアウトの他の実施例を示し
た平面図である。 １・・・フィールド酸化膜、２・・・ｎ型半導体層、３
・・・♂型半導体層、４・・・ｐ型半導体基板。 ５・・・を型拡散層、６・・・ｐ型拡散層、７・・・を
型拡散層、８・・・を拡散層、９・・・ｐ型多結晶シリ
コン層、１０・・・ｎ型多結晶シリコン層、１１・・・
タングステンポリサイド層、１２・・・絶縁層、１３・
・・サイドスペーサ、１４・・・を型多結晶シリコン、
１５・・・イ型半導体層、１６・・・を型半導体層、１
７・・・を型半導体層、１８・・・ｎ型半導体層、２０
・・・ゲート酸化膜、Ｅ・・・エミッタ、Ｂ・・・ベー
ス、Ｃ・・・コレクタ、Ｄ・・・データ線、Ｖｃｃ・・
・電源電圧、Ｒ１・・・高抵抗、Ｑ・・・トランスファ
ＭＯＳトランジスタ、Ｑ２・・・ドライバＭＯＳトラン
ジスタ。
Claims (1)
- 【特許請求の範囲】 １、少なくとも、同一チャンネル型でゲート電極を不純
物を含有させた多結晶シリコン層で構成した２以上のＭ
ＯＳトランジスタと、ベース電極を不純物を含有させた
多結晶シリコン層で構成したバイポーラトランジスタと
、を備える半導体装置において、一方のＭＯＳトランジ
スタのゲート電極を第１導電型多結晶シリコン層で形成
する工程と、この第１導電型多結晶シリコン層の側面を
絶縁膜で被覆する工程と、他方のＭＯＳトランジスタの
ゲート電極を前記第１導電型多結晶シリコン層とは異な
る導電型の多結晶シリコン層で形成する工程と、を有し
、前記バイポーラトランジスタのベース電極は、前記第
１導電型多結晶シリコン層を形成する前記工程および前
記第１導電型多結晶シリコン層とは異なる導電型の多結
晶シリコンを形成する前記工程のいずれか一方の工程と
同時に形成するようにしたことを特徴とする半導体装置
の製造方法。 ２、請求項第１記載において、第１導電型多結晶シリコ
ン層と異なる導電型の多結晶シリコン層の側面を絶縁膜
で被覆する工程を備えてなることを特徴とする半導体装
置の製造方法。 ３、請求項第１記載において、バイポーラトランジスタ
のエミッタ電極も不純物を含有させた多結晶シリコン層
で構成するようにし、この多結晶シリコン層を、前記第
１導電型多結晶シリコン層を形成する前記工程および前
記第１導電型多結晶シリコン層とは異なる導電型の多結
晶シリコンを形成する前記工程のうち、バイポーラトラ
ンジスタのベース電極と同時に形成した工程以外の工程
と同時に形成するようにしたことを特徴とする半導体装
置の製造方法。 ４、請求項第１ないし第３記載のうちいずれかにおいて
、各ＭＯＳトランジスタのうち、チャネル型と異なる不
純物を含有する多結晶シリコン層を形成するＭＯＳトラ
ンジスタにあっては、そのドレイン層とソース層との間
のチャネル領域に前記ドレイン層とソース層とを接続す
る同型の半導体層を形成する工程とを加えたことを特徴
とする半導体装置の製造方法。 ５、異なるチャンネル型でゲート電極を不純物を含有さ
せた多結晶シリコン層で構成した２以上のＭＯＳトラン
ジスタと、ベース電極を不純物を含有させた多結晶シリ
コン層で構成したバイポーラトランジスタと、を備える
半導体装置において、一方のＭＯＳトランジスタのゲー
ト電極を第１導電型多結晶シリコン層で形成する工程と
、この第１導電型多結晶シリコン層の側面を絶縁膜で被
覆する工程と、他方のＭＯＳトランジスタのゲート電極
を前記第１導電型多結晶シリコン層とは異なる導電型の
多結晶シリコン層で形成する工程と、を有し、前記バイ
ポーラトランジスタのベース電極は、前記第１導電型多
結晶シリコン層を形成する前記工程および前記第１導電
型多結晶シリコン層とは異なる導電型の多結晶シリコン
を形成する前記工程のいずれか一方の工程と同時に形成
するようにしたことを特徴とする半導体装置の製造方法
。 ６、少なくとも、同一チャンネル型でゲート電極を不純
物を含有させた多結晶シリコン層で構成した２以上のＭ
ＯＳトランジスタと、を備える半導体装置において、一
方のＭＯＳトランジスタのゲート電極を第１導電型多結
晶シリコン層で形成する工程と、この第１導電型多結晶
シリコン層の側面を絶縁膜で被覆する工程と、他方のＭ
ＯＳトランジスタのゲート電極を前記第１導電型多結晶
シリコン層とは異なる導電型の多結晶シリコン層で形成
する工程と、からなることを特徴とする半導体装置の製
造方法。 ７、少なくとも、同一チャンネル型でゲート電極を不純
物を含有させた多結晶シリコン層で構成した２以上のＭ
ＯＳトランジスタと、ベース電極を不純物を含有させた
多結晶シリコン層で構成したバイポーラトランジスタと
、を備える半導体装置において、一方のトランジスタは
、第１導電型多結晶シリコン層で形成され、かつ側面が
絶縁膜で被覆されたゲート電極を、他方のトランジスタ
は前記第１導電型多結晶シリコン層と異なる導電型の多
結晶シリコン層で形成されたゲート電極と、を有し、前
記バイポーラトランジスタは、不純物を含有させた多結
晶シリコン層で形成されたベース電極を有することを特
徴とする半導体装置。 ８、請求項第７記載において、第１導電型多結晶シリコ
ン層と異なる導電型の多結晶シリコン層の側面は絶縁膜
で被覆されていることを特徴とする半導体装置。 ９、請求項第７記載において、バイポーラトランジスタ
は、多結晶シリコン層で形成されたエミッタ電極を有す
ることを特徴とする半導体装置。 １０、請求項第９記載において、各ＭＯＳトランジスタ
のうち、チャネル型と異なる不純物を含有する多結晶シ
リコン層を形成するＭＯＳトランジスタにあっては、そ
のドレイン層とソース層との間のチャネル領域に前記ド
レイン層とソース層とを接続する同型の半導体層が形成
されていることを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1067985A JPH02246264A (ja) | 1989-03-20 | 1989-03-20 | 半導体装置およびその製造方法 |
| KR1019900003459A KR900015311A (ko) | 1989-03-20 | 1990-03-15 | 반도체장치 및 그 제조방법 |
| US07/495,762 US5055904A (en) | 1989-03-20 | 1990-03-19 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1067985A JPH02246264A (ja) | 1989-03-20 | 1989-03-20 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02246264A true JPH02246264A (ja) | 1990-10-02 |
Family
ID=13360784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1067985A Pending JPH02246264A (ja) | 1989-03-20 | 1989-03-20 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5055904A (ja) |
| JP (1) | JPH02246264A (ja) |
| KR (1) | KR900015311A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0518611A2 (en) * | 1991-06-10 | 1992-12-16 | Motorola, Inc. | Method of fabricating a semiconductor structure having MOS and bipolar devices |
| FR2678429A1 (fr) * | 1991-06-27 | 1992-12-31 | Samsung Electronics Co Ltd | Dispositif bicmos et procede de fabrication correspondant. |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5422499A (en) * | 1993-02-22 | 1995-06-06 | Micron Semiconductor, Inc. | Sixteen megabit static random access memory (SRAM) cell |
| US5453636A (en) * | 1994-08-16 | 1995-09-26 | Waferscale Integration, Inc. | MOS SRAM cell with open base bipolar loads |
| US5536962A (en) * | 1994-11-07 | 1996-07-16 | Motorola, Inc. | Semiconductor device having a buried channel transistor |
| US5942786A (en) * | 1996-02-01 | 1999-08-24 | United Microelectronics Corp. | Variable work function transistor high density mask ROM |
| US5896313A (en) * | 1997-06-02 | 1999-04-20 | Micron Technology, Inc. | Vertical bipolar SRAM cell, array and system, and a method of making the cell and the array |
| US6100568A (en) * | 1997-11-06 | 2000-08-08 | Motorola, Inc. | Semiconductor device including a memory cell and peripheral portion and method for forming same |
| TW521226B (en) * | 2000-03-27 | 2003-02-21 | Semiconductor Energy Lab | Electro-optical device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254653A (ja) * | 1984-05-30 | 1985-12-16 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63174354A (ja) * | 1987-01-14 | 1988-07-18 | Hitachi Ltd | 半導体記憶装置 |
| DE3778533D1 (de) * | 1987-01-28 | 1992-05-27 | Advanced Micro Devices Inc | Statische ram-zellen mit vier transistoren. |
-
1989
- 1989-03-20 JP JP1067985A patent/JPH02246264A/ja active Pending
-
1990
- 1990-03-15 KR KR1019900003459A patent/KR900015311A/ko not_active IP Right Cessation
- 1990-03-19 US US07/495,762 patent/US5055904A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0518611A2 (en) * | 1991-06-10 | 1992-12-16 | Motorola, Inc. | Method of fabricating a semiconductor structure having MOS and bipolar devices |
| FR2678429A1 (fr) * | 1991-06-27 | 1992-12-31 | Samsung Electronics Co Ltd | Dispositif bicmos et procede de fabrication correspondant. |
Also Published As
| Publication number | Publication date |
|---|---|
| US5055904A (en) | 1991-10-08 |
| KR900015311A (ko) | 1990-10-26 |
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