KR930010087B1 - 반도체 장치 및 그의 제조방법 - Google Patents

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슈지 이게다
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미쓰다 가쓰시게
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Abstract

내용 없음.

Description

반도체 장치 및 그의 제조방법
제 1 도는 본 발명의 1실시예를 설명하기 위한 SRAM의 메모리셀을 도시한 등가 회로도.
제 2 도는 본 발명의 1실시예를 설명하기 위한 SRAM의 메모리셀을 도시한 평면도.
제 3 도는 제 2 도의 Ⅲ-Ⅲ선에 따른 단면도.
제 4 도는∼제 10 도는 본 발명의 1실시예의 제조과정을 설명하기 위한 여러 가지 제조공정에서의 SRAM의 메모리셀을 도시한 도면으로서,
제 4 도∼제 6도는 그의 평면도.
제 7 도∼제 10 도는 그의 단면도.
제 11 도는 본 발명의 1실시예의 개략적인 단면도.
제 12 도는 제 11 도의 주요부의 확대 단면도.
본 발명은 반도체 장치와 그의 제조방법에 관한 것으로, 특히 다결정 실리콘으로 저항을 구성해서 이루어지는 반도체 장치에 관한 것이다.
다결정 실리콘으로 형성한 고저항을 갖는 반도체 장치, 예를들면 메모리셀의 부하저항으로서 이러한 종류의 고저항을 사용하는 SRAM(스테이틱형 RAM)에서는 이 고저항 위에 직접 겟터링 기능을 갖는 층간 절연막으로서의 PSG(Phosphoric Silicate Glass)막을 형성하는 것이 바람직하지 않으므로, 표면을 가볍게 열산화한 실리콘 산화막(SiO2)을 고저항의 표면에 얇게 형성하고 있다. 즉, 이 고저항은 도전층으로서 구성한 다결정 실리콘층의 확산 불순물이 첨가되어 있지 않은 인트린식(intrinsic)의 부분을 저항으로서 이용하고 있으므로, 이 위에 PSG막을 직접 형성하면 PSG막중의 인이 상기 인트린식부내로 확산하여 고저항의 저항값을 저하시키거나 또는 이것을 불안정한 것으로 해버린다. 상기 실리콘 산화막은 이 확산을 방지하기 위한 차폐막으로서 구성된다.
그러나, 이와같은 구성을 사용하더라도 상기 저항의 표면에 상기 실리콘 산화막을 열산화해서 형성할 때는 약 900도의 온도로 가열할 필요가 있으므로, 다결정 실리콘의 고저항 이외의 부분에 도전성을 가지게 하기 위해서 도입한 불순물(인 등)이 이 열처리시에 인트린식부에 오토 도프되어, 상기와 마찬가지로 고저항의 저항값의 불안정화를 일으키게 된다.
또, 상술한 바와같은 얇은 실리콘 산화막과 PSG막의 층간 절연막에서는 평탄성이 나빠, 그 위에 형성하는 배선용의 알루미늄막의 커버리지성이 나쁘게 된다는 문제도 있다.
본 발명의 목적은 다결정 실리콘으로 형성한 저항의 저항값이 변동을 방지하여 그 안정화를 도모하고, 이것에 의해 반도체 장치의 특성의 향상을 도모할 수 있는 반도체 장치와 그의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 층간 절연막의 평탄화를 도모하여, 알루미늄 배선의 커버리지성을 향상할 수 있는 반도체 장치와 그의 제조방법을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적 및 새로운 특징은 본 명세서의 기술 및 첨부 도면으로부터 명확하게 될 것이다.
본원에 있어서 개시되는 발명중 대표적인 것은 개요를 간단하게 설명하면, 다음과 같다.
즉, 다결정 실리콘으로 저항을 구성하는 반도체 장치의 층간 절연막으로서, CVD법에 의해 형성한 실리콘 산화막과 겟터링 기능을 갖는 막과의 2층막을 사용하는 것에 의해, 다결정 실리콘의 저항중으로의 불순물의 도입을 방지할 수 있고, 이것에 의해 저항의 안정화를 도모하여 반도체 장치의 특성을 향상할 수 있다.
[실시예 1]
본 실시예는 반도체 직접회로 장치에 관한 것으로서, 특히 스테이틱 랜덤 액세스 메모리를 구비한 반도체 집적회로 장치(이하, SRAM이라 한다)에 적용하여 유효한 기술에 관한 것이다.
SRAM의 메모리셀은 1쌍의 인버터 회로를 교차결합한 플립플롭 회로로 이루어진다. 인버터 회로는 부하소자와 구동용 MISFET와를 직렬로 접속해서 이루어진다. 2개의 부하소자의 공통단자에는 전원전압이 인가된다. 2개의 구동용 MISFET의 공통 소오스에는 회로의 접지전위가 공급된다.
SRAM은 부하소자로서 소비전력을 작게하기 위해 저항소자로서의 저항값이 매우 큰(1011Ω/�) 달결정 실리콘으로 이루어지는 저항소자를 사용하는 형식의 메모리셀이다. 이 형식의 메모리셀은 저항소자를 구동용 MISFET상에 형성할 수 있으므로, 고집적화에 적합하다.
이하, 본 발명을 2개의 저항소자와 2개의 MISFET로 메모리셀의 플립플롭회로를 구성한 SRAM에 적용한 실시예에 대해서 설명한다.
제 1 도는 본 발명의 1실시예를 설명하기 위한 SRAM의 메모리셀을 도시한 등가 회로도이다.
또한, 실시예의 모든 도면에 있어서 동일 기능을 갖는 것은 동일 부호를 붙이고, 그 반복적인 설명은 생략한다.
제 1 도에 있어서 WL은 워드선으로서, 행방향으로 연장하고 열방향으로 여러개 마련되어 있다(이하, 워드선이 연장하는 방향을 행방향이라 한다).
DL,
Figure kpo00001
는 상보 데이타선으로서, 열방향으로 연장하고 행방향으로 여러개 마련되어 있다(이하, 데이타선이 연장하는 방향을 열방향이라 한다).
SRAM의 메모리셀은 1쌍의 입출력 단자를 갖는 플립플롭회로와 상기 입출력 단자의 각각에 접속된 수위치용 MISFET QS1,QS2로 구성되어 있다. 그리고, 메모리셀은 워드선 WL과 데이타선 DL,
Figure kpo00002
와의 소정의 교차부에 여러개 배치되어 마련되어 있고, 메모리셀 어레이를 구성하고 있다.
스위치용 MISFET의 소오스 및 드레인 영역의 한쪽의 데이타선 DL,
Figure kpo00003
에 접속되고, 다른쪽이 상기 플립플롭회로의 입출력 단자에 접속되어 있다. 스위치용 MISFET QS1,QS2의 게이트 전극에는 워드선 WL이 접속된다. MISFET QS1,QS2는 워드선 WL에 의해서 제어되는 스위치로서, 플립플롭 회로와 데이타선 DL,
Figure kpo00004
를 선택적으로 접속하기 위한 것이다.
플립플롭 회로는 MISFET Q1,Q2와 저항소자 R1,R2로 구성되어 있다. 이 플립플롭 회로는 상기 데이타선 DL,
Figure kpo00005
로부터 전달되는 "1","0"의 정보를 축적한다. 플립플롭 회로는 교차 결합된 2개의 인버터 회로로 이루어진다. 각각의 인버터 회로는 부하로서의 저항소자 R1및 R2와 구동용 MISFET Q1및 Q2로 이루어진다. 한쪽의 인버터 회로의 출력이 각각 다른쪽의 인버터 회로의 입력으로서 구동용 MISFET의 게이트 전극에 공급된다.
인버터 회로에는 저항 R1, R2를 통해서 전원전압 VCC가 공급된다. 이 저항소자 R1,R2는 전원 VCC로부터 흐르는 전류량을 제어하여 라이트된 정보를 안정하게 유지한다. 저항소자 R1,R2는 본 발명에서는 다음에 기술하지만, 셀프 바이어스된다. 즉, 인버터 회로가 출력할 신호에 대응해서 그 저항값이 변화시켜진다.
2개의 인버터 회로는 공통의 배선에 의해서 고정전위, 예를들면 회로의 접지전위 VSS에 접속된다. 이 때문에, 2개의 구동용 MISFET의 소오스는 공통의 접지전위 배선에 접속된다.
메모리셀에 있어서, 라이트된 정보는 기생용량 C에 축적된다고 간주할 수 있다. 기생용량 C는 주로 MISFET Q1,Q2의 게이트 전극의 용량 및 한쪽의 반도체 영역(소오스 영역 또는 드레인 영역)과 기판과의 사이의 접합 용량이다.
제 2 도는 본 발명의 SRAM의 메모리셀을 도시한 평면도, 제 3 도는 제 2 도의 Ⅲ-Ⅲ절단선에 있어서의 단면도이다. 또한, 제 2 도 및 다음에 기술하는 제 4 도∼제 6 도에 도시한 평면도는 본 실시예의 구성을 알기쉽게 하기 위해서, 각 도전층 사이에 마련되는 필드 절연막 이외의 절연막은 도시하지 않는다.
제 2 도 및 제 3 도에 있어서, (1)은 n-형 다결정 실리콘으로 이루어진 반도체 기판이다. (2)는 p-형 웰 영역으로서, 반도체 기판(1)의 소정의 주면부에 마련되어 있다. (3)은 필드 절연막으로서, 반도체 기판(1) 및 웰영역(2)의 주면 상부에 마련되어 있다. 이 필드 절연막(3)은 반도체 소자 사이를 분리한다. 필드 절연막(3) 아래의 웰영역(2)에 p형 채널 스톱퍼 영역(4)가 마련되어 있다. 이 채널 스톱퍼 영역(4)는 기생 MISFET가 동작하는 것을 방지하고, 반도체 소자 사이를 전기적으로 분리한다.
본 실시예의 SRAM에 있어서, 메모리셀은 n채널 MISFET로 이루어진다. n채널 MISFET는 p-형 웰영역(2)내에 형성된다. 또, 메모리셀의 주변회로(센스앰프, 디코더, 타이밍 신호 발행회로, 입출력 회로 등)은 도시하고 있지 않지만, 상보형 MIS회로로 구성된다. 상보형 MIS회로를 구성하는 n채널 및 p채널 MISFET는 각각 p-형 웰영역 및 n-형 반도체 기판(1)에 형성된다. 각각의 MISFET는 필드 절연막(3)에 의해서 실질적으로 그 주위를 둘러싸고, 또한 그 형상이 규정된다. 즉, MISFET는 필드 절연막(3)이 형성되어 있지 않은 영역(활성영억)에 형성된다.
스위치용 MISFET QS1,QS2는 게이트 절연막으로서의 절연막(5), 게이트 전극으로서의 도전층(7A), 소오스 및 드레인 영역으로서의 n-형 및 n+형 반도체 영역(8) 및 (10), 소프트에러 방지를 위한 p+형 반도체영역(11)로 이루어진다. MISFET Q1은 게이트 절연막으로서의 절연막(5), 게이트 전극으로서의 도전층(7D), 소오스 및 드레인 영역으로서의 n-형 및 n+형 반도체 영역(8) 및 (10), 소프트에러 방지를 위한 p+형 반도체 영역(11)로 이루어진다. MISFET Q2는 게이트 절연막으로서의 절연막(5), 게이트 전극으로서의 도전층(7C), 소오스 및 드레인 영역으로서의 n-형 및 n+형 반도체 영역(8) 및 (10), 소프트에러 방지를 위한 p+형 반도체 영역(11)로 구성된다.
MISFET Q1,Q2,QS1및 QS2는 웰영역(2)내에 형성된다.
게이트 절연막(5)는 활성영역인 반도체 기판(1) 및 웰영역(2)의 주면상에 형성된 SiO2막으로 이루어진다.
게이트 전극(7A),(7C) 및 (7D)는 다결정 실리콘막 및 그 위에 형성한 실리콘과 고융점 금속과의 화합물인 실리사이드막으로 이루어지는 2층막(폴리사이드 구조)으로 구성한다. 또, 도전층(7A),(7C) 및 (7D)는 실리사이드막, 고융점 금속막 등으로 구성하여도 좋다. 게이트 전극(7A)는 필드 절연막(3)상에 행방향으로 연장된다. 즉, 도전층(7A)는 워드선 WL로서 사용된다.
소오스 및 드레인 영역은 반도체 영역(8) 및 (10)에 의해서, 소위 LDD(Lightly Doped Drain)구조로 된다. LDD구조를 형성하기 위해서, 절연막(9)가 도전층(7A)∼(7D)의 양측에 그들에 대해서 자기정합으로 마련되어 있다.
불순물 도입용 마스크(9)는 반도체 영역(10) 및 p+형의 반도체 영역(11)을 구성한 후에 제거하여도 좋다. 반도체 영역(8)은 반도체 영역(10)에 비해 낮은 불순물 농도를 갖고 있다. 이것에 의해서, 반도체 영역(8)과 웰영역과의 pn접합부에 있어서의 전계 강도를 완화할 수 있다. 반도체 영역(8)의 접합 깊이(xj)가 얕기 때문에, 게이트 전극 아래(채널이 형성되는 영역)로의 돌아들어감을 작게 할 수 있다. 반도체 영역(8)은 주로 게이트 전극(7A),(7C),(7D)를 마스크로서 사용하여 이온주입에 의해서 형성한다. 반도체 영역(10)은 실질적인 소오스 영역 또는 드레인 영역, 또는 플립플롭 회로의 교차결합용 배선을 구성한다. 반도체 영역(10)은 상기 불순물 도입용 마스크(9)를 사용하여 이온주입에 의해서 불순물을 도입하여 형성한다. 또한, 절연막(9) 및 반도체 영역(8)은 모든 평면도에서 생략하고 있다.
다음에, 본 실시예의 제조방법에 대해서 설명한다.
제 4 도∼제 10 도는 SRAM의 제조방법을 성명하기 위한 도면이다.
제 4 도∼제 6 도는 각 제조공정에 있어서의 SRAM의 메모리셀의 평면도이고, 제 7 도∼제 10 도는 그의 단면도이다. 또한, 제 7 도는 제 4 도의 Ⅶ-Ⅶ 절단선에 있어서의 단면을 도시하고, 제 9 도는 제 5 도의 Ⅸ-Ⅸ절단선에 있어서의 단면을 도시하고 있으며, 제 10 도는 제 6 도의 Ⅹ-Ⅹ 절단선에 있어서의 단면을 도시하고 있다.
우선, 단결정 실리콘으로 이루어지는 n-형 반도체 기판(1)을 준비한다. 이 반도체 기판(1)의 소정의 주면부에 p-형 웰영역(2)를 형성한다. 상기 웰영역(2)는, 예를들면 2×1012[atoms/cm2] 정도의 BF2이온을 60[KeV]정도의 에너지의 이온주입에 의해서 도입하고, 연장확산을 실시하는 것에 의해서 형성된다.
반도체 기판(1) 및 웰영역(2)의 소정의 부분에 필드 절연막(3)을 형성한다. 또, 웰영역(2)의 소정의 부분에 p형의 채널 스톱퍼 영역(4)를 형성한다. 필드 절연막(3)은 선택적인 열산화 기술로 형성한 산화 실리콘막을 사용한다. 채널 스톱퍼 영역(4)는, 예를들면 3×1013[atoms/cm2] 정도의 BF2이온은 60[KeV]정도의 에너지의 이온주입에 의해서 도입하고, 필드 절연막(3)의 형성공정에서 어닐을 실시하는 것에 의해 형성한다.
다음에, 제 4 도 및 제 7 도에 도시한 바와 같이, 반도체 소자 형성영역으로 되는 반도체 기판(1) 및 웰영역(2)의 주면 상부에 절연막(5)를 형성한다. 절연막(5)는, 예를들면 열산화로 형성한 200∼300[Å]의 산화 실릴콘막이다.
절연막(5)를 형성한 후에, 절연막(5)의 소정부를 제거하여 접속구멍(6)을 형성한다.
그리고, 제 8 도에 도시한 바와 같이, 필드 절연막(3)위 및 절연막(5) 위에 도전층(7A)∼(7D)를 형성한다. 동전층(7A)∼(7D)는 접속구멍(6)을 통해서 소정의 웰영역(2)의 주면과 접속한다. 도전층(7A)∼(7D)는 2층막으로 이루어진다. 즉, 예를들면CVD(Chemical Vapor Deposition)로 형성하고, 저항값을 저감하기 위해서 인을 도입한 다결정 실림콘(71)과 그 상부에 스퍼터링으로 형성한 몰리브덴 실리사이드막(72)로 형성한다. 다결정 실리콘(71)의 막두께는 예를들면 2000[Å] 정도, 몰리브덴 실리사이드막(72)는 예를들면 3000[Å] 정도이다. 도전층(7A)∼(7D)는 몰리브덴 실리사이드 (7a)를 포함하고 있으므로, 그 저항값은 수[Ω/�] 정도로 할 수가 있다.
또한, 접속구멍(6)을 통해서 도전층(7B),(7C) 또는 (7D)와 접속된 웰영역(2)의 주면부는 도시되어 있지 않지만, 다결정 실리콘막(71)에 도입된 인이 확산하여 n형 반도체 영역이 형성되도록 되어 있다.
다음에, 제 8 도에 도시한 바와 같이, 절연막(5)를 거친 도전층(7A),(7C),(7D)의 양측부의 웰영역(2)의 주면에 LDD구조를 구성하기 위해서, n-형 반도체 영역(8)를 형성한다. 도전층(7A),(7C),(7D) 및 필드 절연막(3)를 불순물 도입을 위한 마스크로서 사용하고, 인을 예를들면 50[KeV] 정도의 에너지로 1×1013[atoms/cm2] 정도 이온주입한다. 그후, 어닐하는 것에 의해서 반도체 영역(8)을 형성한다.
반도체 영역(8)을 형성한 후에, 도전층(7A)∼(7D)의 양측에 불순물 도입용 마스크(9)를 형성한다. 불순물 도입용 마스크(9)는, 예를들면 CVD로 기판상 전면에 산화 실리콘막을 형성한 후, 이것을 반응성 이온 에칭하여 형성한다. 마스크(9)는 도전층(7A)∼(7D)에 자기정합으로 형성된 절연막이다.
불순물 도입용 마스크(9) 및 도전층(7A)∼(7D)를 이온주입의 마스크로 사용하여 웰영역(2)의 소정의 주면부에 n+형 반도체 영역(10)을 형성한다. 반도체 영역(10)은 MISFET의 소오스 영역 또는 드레인 영역을 구성한다. 예를들면, 비소를 80[KeV] 정도의 에너지로 1×1016[atoms/cm2] 정도 이온주입한 후 어닐한다.
그후, 주로 소프트 에러를 방지하기 위한 p+형 반도체 영역을 형성하기 위해서, 불순물 도입용 마스크를 형성한다. 이 마스크는 제 5 도의 1점쇄선(11)에 의해서 둘러싸인 영역을 제외한 부분을 덮는다. 이 불순물 도입용 마스크를 형성한 상태에서 마스크(9) 및 도전층(7C),(7D)를 마스크로서 이용하는 이온주입을 실행한다. 이것에 의해서, 제 5 도 및 제 9 도에 도시한 바와 같이, 소정의 반도체 영역(10) 아래에 p+형 반도체 영역(11)을 형성한다. 예를들면, 붕소를 50[KeV] 정도의 에너지로 1×1013[atoms/cm2] 정도 이온주입한후 어닐한다. 제 5 도에 있어서, 반도체 영역(11)을 형성하는 불순물은 1점쇄선(11)로 둘러싸인 영역내에 절연막(5)를 통해서 도입된다.
도전층(7A)∼(7D), 반도체 영역(8),(10)은 주변회로를 구성하는 MISFET의 형성공정과 동일 제조공정에 의해서 형성된다. 또, 반도체 영역(11)을 소정의 n+형 반도체 영역의 하부, 예를들면 입력 보호회로를 구성하는 MISFET의 소오스 영역 및 드레인 영역 하부에 형성하여도 좋다.
반도체 영역(11)을 형성하는 공정 후에, 절연막(12)를 형성한다. 이 절연막(12)는, 예를들면 CVD에 의해서 형성한 막두께 1000∼2000[Å] 정도의 산화 실리콘막이다. 그리고, 소정의 도전층(7C),(7D) 및 반도체 영역(10)의 상부의 절연막(12)를 제거하여 접속구멍(13)을 형성한다.
그후, 전원전압용 배선(14A) 및 저항소자(14B)를 형성하기 위해서, 접속구멍(13)을 통해서 소정의 반도체 영역(10)과 접속하는 다결정 실리콘(14)를 형성한다. 다결정 실리콘은, 예를들면 CVD에 의해서 막두께를 1000∼2000[Å] 정도로 형성하면 좋다. 저항소자(14B) 형성영역 이외, 즉 전원전압용 배선(14A)로 되는 다결정 실리콘막에 저항값을 저감하기 위한 불순물을 도입한다. 불순물로서 비소를 사용하고 이온주입에 의해서 도입한 후 어닐한다. 이온주입에 의해서 불순물을 도입하고 있으므로, 저항값의 제어성이 좋다. 또, 이온 주입을 사용하고 있으므로, 불순물 도입용 마스크 아래로 불순물이 돌아들어가는 것이 작다. 따라서, 가공치수의 여유를 작게 할 수 있어, 저항 소자(14B)를 충분히 길게 구성할 수가 있다.
그후, 제 6 도 및 제 10 도에 도시한 바와 같이, 상기 다결정 실리콘막을 패터닝하여 전원전압용 배선으로서 사용되는 도전층(14A) 및 저항소자 R1,R2로서 사용되는 저항소자(14B)를 형성한다. 도전층(14A)를 형성하기 위해서 도입되는 불순물은 제 6 도의 1점쇄선(14B)로 둘러싸인 영역 이외의 다결정 실리콘막으로 도입된다.
도전층(14A) 및 저항소자(14B)를 형성한다. 이 절연막(15)는 막두께 3000∼4000[Å] 정도의 막이다. 소정의 반도체 영역(10)의 상부의 절연막(5),(12),(15)를 제거하여 접속구멍(16)을 형성한다.
그후, 상기 제 2 도 및 제 3 도에 도시한 바와 같이, 접속구멍(16)을 통해서 소정의 반도체 영역(10)과 전기적으로 접속하는 도전층(17)을 형성한다. 도전층(17)은 절연막(15) 위를 도전층(7A)와 교차하도록 열방향으로 연장한다. 도전층(17)은, 예를 들면 스퍼터링에 의해서 형성된 알루미늄막이다. 그후에 보호막 등의 처리공정을 실시한다. 이들 일련의 제조공정에 의해서 본 실시예의 SRAM은 완성된다.
본 발명의 반도체 장치의 특징인 상기 절연막(15)는 고온저압 CVD법에 의해 확산 불순물이 포함되어 있지 않은 논도프(non-do ped)의 실리콘 산화막, 그 위에 형성한 겟터링막으로서의 PSG막 및 상기 PSG막상에 형성한 SOG(Spin On Glass)막으로 이루어지는 3층막이다. 이것을 더욱 상세하게 설명하면 다음과 같다.
다결정 실리콘의 일부에 고저항으로서의 인트린식부를 형성한 동전층의 상면에는 고온저압 CVD법에 의해 확산 불순물이 포함되어 있지 않은 논도프의 실리콘 산화막을 퇴적하고, 그 위에 겟터링막으로서의 PSG막을 형성하며, 또 그 위에 SOG막을 도포 형성하여 3층 구조의 상기 층간 절연막(15)를 구성한다. 상기 고온 저압 CVD실리콘 산화막은 약 650℃ 이상의 온도이기는 하지만 실리콘의 열산화 온도보다 낮은 약 750도의 온도에서 압력으로서는 0.1∼10Torr 정도에서 실리콘 산화막을 퇴적하여 형성할 수 있고, 따라서 이 퇴적 처리시에 도전층 이외의 부위에 도입한 불순물이 인트린식부에 칩입한다고 하는, 소위 오토 도프는 방지된다. 또, PSG막은 플라즈마 CVD법 등 여러 가지의 퇴적법에 의해서 형성할 수 있고, SOG막은 스핀도포법에 의해서 형성할 수 있다.
이상의 구성에 의하면 고저항, 즉 다결정 실리콘으로 이루어지는 도전층의 인트린식부의 직접 상면에는 고온저압 CVD법에 의한 실리콘 산화막을 형성하고 있으므로, 종래의 열산화법보다 낮은 온도에서의 성막이 가능하게 되고, 이 성막시에 있어서의 인트린식부로의 불순물의 오토 도프를 방지할 수 있다. 또, 이 실리콘 산화막을 형성한 위에 PSG막을 형성하고 있으므로. PSG막에 의한 겟터링 효과(실리콘 기판으로의 오염 불순물의 침입방지 효과)가 얻어지는 한편, 실리콘 산화막의 차폐작용에 의해서 이 PSG막 중의 인이도전층, 즉 다결정 실리콘의 인트린식부로 확산하는 것이 방지된다. 이 결과, 인트린식부로의 불순물의 도입은 확실하게 방지할 수 있고, 그 저항값, 즉 고저항(2)의 저항값의 변동을 방지해서 안정하고 양호한 특성을 얻을 수 있다.
한편, PSG막상에는 SOG막을 도포 형성하고 있으므로, 실리콘 산화막 및 PSG막에서 생긴 표면의 오목볼록을 이 SOG막 의해서 평탄화할 수 있고, 그 위의 알루미늄 배선의 커버리지성을 향상할 수 있다.
[실시예 2]
제 11 도는 본 발명을 SRAM에 적용한 실시예를 나타낸 것으로서, 특히 그 메모리셀의 단면 구조를 개략적으로 도시한 것이다.
도면에 있어서, (100)은 n형 MOSFET, (102)는 그 부하저항으로서의 고저항이며, 이들과 도면에 도시되어 있지 않은 MOSFET나 고저항으로 공지의 스테이틱형 메모리셀을 구성하고 있다.
즉, p형 실리콘 기판(110)의 주면을 선택적으로 산화하여 SiO2로 이루어지는 필드 절연막(111)과 게이트 절연막(112)를 형성하고, 게이트 절연막(112) 상에는 제 1다결정 실리콘층의 일부에서 게이트(113)을 형성하고 있다. 또, 이 게이트(113)을 이용한 자기정합법에 의해, 상기 실리콘 기판(110)의 주면에 n형 불순물을 도입하여 n형 소오스 및 드레인 영역(114)를 형성하고, 이들 게이트(113)과 소오스 및 드레인 영역(114)로 상기 MOSFET(100)을 구성하고 있다. 그리고, 게이트(113) 표면을 산화한 후 상기 드레인 영역(114)상의 절연막에 콘택트홀(115)를 마련하고, 그후에 제2다결정 실리콘층을 전면에 형성하며, 또한 이것을 선택 에칭하는 것에 의해 도전층(116)을 구성한다. 이 때, 이 도전층(116)에는 도전성을 지니게 하기 위해서 불순물을 도입하지만, 일부에는 그 불순물을 도입하지 않고 저항값이 1011[Ｑ/�] 정도의 인트린 식부(117)을 형성해 두고, 이것을 상기 고저항(102)로서 구성한다. 그리고, 그 위에 층간 절연막(118)을 형성하며, 또한 필요에 따라서 이 층간 절연막(118)에 스루홀(119)를 형성하여 알루미늄 배선(120)을 형성하는 것에 의해 메모리셀을 완성하고 있다.
상기 제 12 도는 상기 고저항(102)의 근방 부위를 상세하게 도시한 것이다. 그 일부에 고저항(102)로서의 인트린식부(117)을 형성한 도전층(116)의 상면에는 고온저항 CVD법에 의해 확산 불순물이 포함되어 있지않은 논도프의 실리콘 산화막(121)을 퇴적하고, 그 위에 겟터링막으로서의 PSG막(122)를 형성하고, 또 그 위에 SOG막(123)을 도포 형성하여 3층 구조의 상기 층간 절연막(118)을 구성하고 있다. 상기 고온저압 CVD실리콘 산화막(121)은 약 650℃이상의 온도이기는 하지만, 실리콘의 열산화 온도보다 낮은 약 750도의 온도에서 압력으로서는 0.1∼10Torr 정도에서 실리콘 산화막을 퇴적하여 형성할 수 있고, 따라서 이 퇴적 처리시에 도전층(116) 이외의 부위에 도입한 불순물이 인트린식부(117)에 침입한다고 하는, 소위 오토 도프는 방지된다. 또, PSG막(122)는 플라즈마 CVD법 등 여러 가지 퇴적법에 의해서 형성할 수 있고, SOG막(123)은 스핀 도포법에 의해서 형성할 수 있다.
이상의 구성에 의하면, 고저항(102), 즉 다결정 실리콘으로 이루어지는 도전층(116)의 인트린식부(117)의 직접 상면에는 고온저압 CVD법에 의한 실리콘 산화막(121)을 형성하고 있으므로, 종래의 열산화법보다 낮은 온도에서의 성막이 가능하게 되고, 이 성막시에 있어서의 인트린식부(117)로의 불순물의 오토 도프를 방지할 수 있다. 또, 이 실리콘 산화막(121)을 형성한 위에 PSG막(122)를 형성하고 있으므로, PSG막(122)에 의한 겟터링 효과(실리콘 기판으로의 오염 불순물의 침입 방지효과)가 얻어지는 한편, 실리콘 산화막(121)의 차폐작용에 의해서 이 PSG막(122)중의 인이 도전층(116), 즉 다결정 실리콘의 인트린식부(117)로 확산하는 것이 방지된다. 이 결과, 인트린식부(117)로의 물순물의 도입은 확실하게 방지할 수 있고 그 저항값 즉 고저항(102)의 저항값의 변동을 방지해서 안정하고 양호한 특성을 얻을 수가 있다.
한편, PSG막(122)상에는 SOG막(123)을 도포하여 형성하고 있으므로, 실리콘 산화막(121) 및 PSG막(122)에서 생긴 표면의 오목볼록을 이 SOG막(123)에 의해서 평탄화할 수 있으며, 그 위의 알루미늄 배선(120)의 커버리지성을 향상할 수가 있다.
본 발명에 의해 얻어지는 효과를 기재하면 다음과 같다.
(1) 다결정 실리콘으로 형성한 고저항 위에 형성하는 층간 절연막에 고온저압 CVD 실리콘 산화막을 형성하고 있으므로, 열산화법에 의한 실리콘 산화막의 성막에 대해서 낮은 온도에서의 성막이 가능하게 되고, 이것에 의해서 고저항으로의 불순물의 오토 도프를 방지하여 고저항의 저항값의 변동을 방지할 수 있다.
(2) PSG등의 겟터링막의 아래쪽에 실리콘 산화막을 형성하고 있으므로, PSG막 중에 포함되는 인 등의 불순물이 이 실리콘 산화막에 의해서 차폐되게 되고, 고저항으로의 불순물의 도입을 방지하여 저항값의 변동을 방지할 수 있다.
(3) 고저항의 저항값의 변동을 확실하게 방지할 수 있으므로, 반도체 장치의 안정화를 도모하는 등의 특성을 향상할 수 있다.
(4) 고온저압 CVD에 의해 형성한 실리콘 산화막은 열산화막에 비해 스텝 커버리지가 좋다. 또, 상층에 SOG막을 도포하여 형성하고 있으므로, 층간 절연막 상면의 평탄화를 도모하여 상층의 알루미늄 배선 등의 커버리지성을 향상하고 신뢰성을 향상할 수 있다.
이상, 본 발명자에 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않은 범위내에서 여러 가지로 변경가능한 것은 물론이다. 예를 들면, 겟터링막은 PSG막 이외의 BSG(Boric Silicate Glass) 막 또는 그 이외의 막을 사용하여도 좋다. 또, 평탄성이 문제로 되지 않는 경우에는 상층의 SOG막은 생략하여도 좋다.
이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 그 배경으로 된 이용분야인 반도체 장치의 SRAM의 메모리셀에 적용한 경우에 대해서 설명하였지만, 그것에 한정되는 것은 아니고 저항을 다결정 실리콘층으로 형성하는 반도체 장치이면 마찬가지로 적용할 수 있다.

Claims (24)

  1. 불순물이 도포된 부분과 도프되지 않은 부분을 갖는 다결정 실리콘으로 구성된 적어도 하나의 저항소자를 갖는 반도체 장치의 제조방법에 있어서, 불순물이 도프된 부분과 도프되지 않은 부분을 갖는 상기 다결정실리콘상에 실리콘 산화막을 고온저압 CVD법에 의해 형성하는 스텝과 상기 실리콘 산화막상에 겟터링막을 형성하는 스텝을 포함하는 반도체 장치의 제조방법.
  2. 특허청구의 범위 제 1 항에 있어서, 상기 다결정 실리콘의 도프되지 않은 부분은 인트린식 부분인 반도체 장치의 제조방법.
  3. 특허청구의 범위 제 1 항에 있어서, 상기 불순물이 상기 다결정 실리콘의 도프된 부분에서 도프되지 않은 부분내로 확산하지 않도록, 상기 CVD법은 저온에서 실행되는 반도체 장치의 제조방법.
  4. 특허청구의 범위 제 1 항에 있어서, 상기 다결정 실리콘의 부분은 상기 저항소자를 구성하는 도프되지 않은 부분인 반도체 장치의 제조방법.
  5. 특허청구의 범위 제 4 항에 있어서, 상기 불순물이 상기 다결정 실리콘의 도프된 부분에서 도프되지 않은 부분내로 확산하지 않도록, 상기 CVD법은 저온에서 실행되는 반도체 장치의 제조방법.
  6. 특허청구의 범위 제 1 항 또는 제 3 항에 있어서, 상기 실리콘 산화막은 650∼750℃의 온도에서, 또한, 0.1∼10Torr의 압력에서 CVD법에 의해 형성되는 반도체 장치의 제조방법.
  7. 특허청구의 범위 제 1 항에 있어서, 상기 겟터링막은 PSG막인 반도체 장치의 제조방법.
  8. 특허청구의 범위 제 1 항에 있어서, 상기 겟터링막은 BSG막인 반도체 장치의 제조방법.
  9. 특허청구의 범위 제 1 항에 있어서, 상기 실리콘 산화막은 상기 다결정 실리콘의 도프되지 않은 부분상에 직접 형성되는 반도체 장치의 제조방법.
  10. 특허청구의 범위 제 1 항에 있어서, 상기 저항소자는 SRAM의 부하소자로 이루어지는 반도체 장치의 제조방법.
  11. 불순물이 도프된 부분과 도프되지 않은 부분을 갖는 다결정 실리콘으로 구성된 적어도 하나의 저항소자를 갖는 반도체 장치의 제조방법에 있어서, 불순물이 도프된 부분과 도프되지 않은 부분을 갖는 상기 다결정 실리콘상에 실리콘 산화막을 고온저압 CVD법에 의해 형성하는 스텝, 상기 실리콘 산화막상에 겟터링막을 형성하는 스텝 및 상기 겟터링막상에 SOG막을 형성하는 스텝을 포함하는 반도체 장치의 제조방법.
  12. 특허청구의 범위 제 11 항에 있어서, 상기 SOG막은 상기 실리콘 산화막상에 겟터링막을 형성한 후, 겟터링막의 표면보다 더 평탄한 면을 마련하도록 형성되는 반도체 장치의 제조방법.
  13. 특허청구의 범위 제 12 항에 있어서, 또 상기 SOG막상에 배선층을 형성하는 스텝을 포함하는 반도체 장치의 제조방법.
  14. 특허청구의 범위 제 11 항에 있어서, 또 상기 SOG막상에 배선층을 형성하는 스텝을 포함하는 반도체 장치의 제조방법.
  15. 특허청구의 범위 제 11 항에 있어서, 상기 겟터링막은 PSG막인 반도체 장치의 제조방법.
  16. 특허청구의 범위 제 11 항에 있어서, 상기 겟터링막은 BSG막인 반도체 장치의 제조방법.
  17. 특허청구의 범위 제 11 항에 있어서, 상기 다결정 실리콘의 도프되지 않은 부분은 인트린식 부분인 반도체 장치의 제조방법.
  18. 특허청구의 범위 제 11 항에 있어서, 상기 불순물이 상기 다결정 실리콘의 도프된 부분에서 도프되지 않은 부분내로 확산하지 않도록, 상기 CVD법은 저온에서 실행되는 반도체 장치의 제조방법.
  19. 특허청구의 범위 제 11 항에 있어서, 상기 다결정 실리콘의 부분은 상기 저항소자를 구성하는 도프되지 않은 부분인 반도체 장치의 제조방법.
  20. 특허청구의 범위 제 19 항에 있어서, 상기 불순물이 상기 다결정 실리콘의 도프된 부분에서 도프되지 않은 부분내로 확산하지 않도록, 상기 CVD법은 저온에서 실행되는 반도체 장치의 제조방법.
  21. 특허청구의 범위 제 11 항에 있어서, 상기 겟터링막은 PSG막인 반도체 장치의 제조방법.
  22. 특허청구의 범위 제 11 항에 있어서, 상기 겟터링막은 BSG막인 반도체 장치의 제조방법.
  23. 특허청구의 범위 제 20 항에 있어서, 상기 저항소자는 SRAM의 부하소자로 이루어지는 반도체 장치의 제조방법.
  24. 특허청구의 범위 제 11 항 또는 제 18 항에 있어서, 상기 실리콘 산화막은 650∼750℃의 온도에서, 또한 0.1∼10Torr의 압력에서 CVD법에 의해 형성되는 반도체 장치의 제조방법.
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