KR100450723B1 - 반도체 디바이스 형성 방법 및 게이트 전도체의 지연된 도핑 방법 - Google Patents

반도체 디바이스 형성 방법 및 게이트 전도체의 지연된 도핑 방법 Download PDF

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Abstract

본 발명에 따라 자기정렬된 절연 캡을 갖는 이중 일 함수 게이트 전도체와 그 제조방법이 제공된다. 기판에는 두 개의 확산 구역이 형성되고, 확산 구역 간의 기판 사에 게이트 스택이 형성된다. 게이트 스택은 기판 상에 형성된 게이트 절연층과 그 상부의 폴리실리콘 층을 포함한다. n-형으로 도핑될 수 있는 폴리실리콘 층은 진성(intrinsic)으로 남을 수 있다. 배리어(barrier) 층은 폴리실리콘 층의 상부에 형성되고, 도펀트 소스(dopant source) 층은 배리어 층의 상부에 형성된다. 배리어 층은 p-형 도펀트를 함유한다. 무경계로 확산 콘택트가 게이트에 형성되도록 게이트 스택이 절연 캡으로 밀봉된다. 폴리실리콘 층을 도핑하기 위한 도펀트 소스 층의 활성화는 원하는 시간까지 지연시킬 수 있다.

Description

반도체 디바이스 형성 방법 및 게이트 전도체의 지연된 도핑 방법{METHOD FOR FORMING A SEMICONDUCTOR DEVICE AND METHOD FOR DELAYED DOPING}
본 발명은 집적회로 칩을 제조하는 방법에 관한 것으로서, 특히 이중 일 함수 반도체 디바이스와 그 제조방법에 관한 것이다.
이중 일 함수 디바이스는 증강된 PMOS 성능을 제공하기 위해 CMOS 디바이스에서의 용도를 증가시키고 있다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)으로 구성된다. 당분야에서 통상 실행되는 이중 일 함수 디바이스에 있어서, 소스와 드레인이 N+로 도핑되면, 폴리실리콘 게이트 또한 n-형으로 도핑되어야 한다. 이와 반대로 소스와 드레인이 P+로 도핑되면, 폴리실리콘 게이트는 p-형으로 도핑된다.
이중 일 함수 디바이스를 형성할 때는 여러 가지 문제가 발생한다. 폴리실리콘 게이트가 n-형 또는 p-형으로 도핑되면, 도펀트는 게이트 유전체로 침투하여 기판으로 진입하려는 경향을 보인다. 이로 인해 디바이스를 형성하는데 사용되는 프로세싱 조건과 DRAM 트랜스퍼 디바이스의 선택 뿐 아니라 게이트 유전체로서 사용될 수 있는 재료를 제한하게 된다. 도펀트의 추가 주입과 이에 따른 생산 시간의 증가로 인해 발생하는 다수의 정렬 문제 또한 있다. 이중 일 함수 논리 디바이스를 형성하기 위해 다수의 방법이 제안되어 왔다. 그러나 ULSI에서 계속 증가하는 회로밀도와 함께, 고밀도 DRAM으로 고성능의 논리를 집적시킬 필요가 있다. 고성능 논리와 고밀도 DRAM용 게이트 전도체를 형성하기 위한 현재의 기술은 불행하게도 매우 뒤떨어져있다.
도 1은 이중 일 함수 논리 디바이스에서 PFET와 NFET를 별도로 형성하는 종래기술의 방법을 도시한 것이다. 소스/드레인 구역(2,3)과 게이트(4,5)를 동시에 모두 도핑한다. 게이트는 웰(well) 상에 형성한다. 도 1에 도시된 바와 같이, p-웰(7)과 NFET 상에 포토레지스트(6)를 형성한 후, 폴리실리콘 게이트(4)를 P+로 도핑할 뿐 아니라, n-웰(8)에 P+ 도펀트를 주입하여 소스/드레인 구역(2)을 형성하고, NFET는 n-형 도펀트를 PFET 상의 포토레지스트에 유사한 방식으로 주입하여 형성된다.
Frenette 등의 미국 특허 제 5,770,490호는 이중 일 함수 논리 디바이스를 형성하는 다른 방법을 기술하고 있다. 이 방법에서는 먼저 제 1 도핑 재료 층을 전체 기판 상에 형성한다. 다음에 제 1 층을 제 1 층과 반대의 도핑이 희망되는 선택된 영역에서 제거하고, 반대로 도핑된 재료의 제 2 층을 전체 표면 상에 형성한다. 어닐링에서의 드라이브-인(drive-in)이 행해져서, 도펀트를 인접 영역 내로 확산시킨다.
Appel의 미국 특허 제 5,605,861호는 이중 일 함수 논리 디바이스를 형성하기 위한 유사한 방안을 제시하고 있다. 여기서는 P+ 도펀트를 갖는 글라스 층을 기판 상에 형성한다. 다음에 이 층을 p-웰 상에서 제거한 후, 이 구역에서의 폴리실리콘 게이트를 n-형으로 도핑한다. 상기 구조를 가열하여 P+ 도펀트가 글라스에서 n-형 구역 상으로 확산하게끔 한다.
고성능 논리 디바이스를 형성하기 위한 공지의 방법은 트랜스퍼 디바이스가 표면 채널 PFET인 고밀도 DRAM을 형성하는 데에는 사용하지 못한다. 트렌치 셀(trench cell)을 위한 MOSFET와 같이 표면 채널 PFET 트랜스퍼 디바이스를 갖는 것이 논리 프로세스에서는 유리할 수 있다. 이것은 고성능 벌크(bulk) 실리콘 논리에 규칙적으로 사용된 기존의 P+ 기판으로 집적되어 있다.
고밀도 DRAM은 게이트 전도체에 자기정렬되는 절연 캡을 필요로 한다. 이 구조는 인접 워드선(word line)으로의 무경계 비트선(bit line) 콘택트를 형성하는데 필요하다. 전형적인 고밀도 DRAM은 도 2에 도시되어 있다. 도 1 및 2에 도시된 바와 같이, 고성능 논리 디바이스를 위한 현 기술 상태의 게이트 스택은 단일 폴리실리콘 게이트 전도체(4,5)로 구성되고, 고밀도 DRAM은 다층 게이트 스택(10)을 갖고 있다. DRAM의 게이트 스택(10)은 전형적으로 폴리실리콘 게이트의 저항을 낮추기 위해 그 위에 형성되는 금속 층(12)과 함께 폴리실리콘 게이트 전도체(11)를 포함한다. 게이트 구조는 다음에 캡(capping) 층(13)으로 모든 면이 완전히 둘러싸이게 된다. 캡 층(13)이 제공되어서 무경계 콘택트 스터드(14, stud)가 게이트 스택(10)에 단락되지 않고 형성될 수 있다. 무경계 콘택트 스터드를 갖는 이러한 구조는 DRAM 셀 어레이(array)에서 요구되는 고밀도를 얻는데 필요하다.
논리 디바이스를 형성하기 위한 현재의 프로세스는 자기정렬된 절연 캡을 제공하지 않고, 또 DRAM 프로세스는 이중 일 함수 게이트 도핑을 쉽게 따르지 않는다. 따라서 병합된 고성능/고밀도 DRAM 용도를 위해 쉽게 이루어질 수 있는 자기정렬된 절연 캡을 갖는 이중 일 함수 게이트 전도체를 제공할 필요성이 요구되는 것이다. 또한, 무경계 콘택트는 표준 셀 밀도를 증가시키기 위해 논리에 적용될 수 있다(예로서, SRAM, 가산기(adder) 등).
병합된 고성능 논리/고밀도 DRAM 어플리케이션을 위한 자기정렬 절연 캡을 갖는 이중 일 함수 게이트 전도체를 형성하기 위한 방법이 본 발명에 따라 제공된다.
본 발명의 한 실시예에서는 무경계 콘택트에 필요한 캡 층 이전에, 폴리실리콘 게이트 스택 상에 두 개의 추가 층을 피착한다. 추가 층은 폴리실리콘 게이트에 형성된 배리어(barrier) 층과, 배리어 층 상에 형성되며 프로세스의 후단계에서 활성화되어 게이트 전극 내로 드라이브-인될 수 있는 도펀트 소스(dopant source)이다.
본 발명의 다른 실시예에 따르면, 게이트 절연층을 기판 상에 형성하고, 그 후 도핑되지 않은 폴리실리콘 층을 게이트 절연층의 상부에 피착한 후, 상기 폴리실리콘의 상부에 배리어 층을 형성한다. 다음에, 제 1 도전형의 도펀트를 폴리실리콘의 선택된 영역으로 주입한다. 다른 방법으로서, 배리어 층의 형성단계와 도펀트 주입 단계를 원한다면 바꿀 수 있다. 다음에 제 2 도전형의 도펀트를 함유하는 제 2 층을 배리어 층의 상부에 형성하고, 제 2 층 상에 캡(capping) 층을 형성한다. 게이트 스택을 규정하여 에칭하고, 제 2 도전형의 도펀트를 제 2 층으로부터 배리어 층을 거쳐 폴리실리콘 층 내로 드라이브-인한다.
본 발명의 또 다른 실시예에서는 실리사이드 층을 폴리실리콘 층과 배리어 층 사이에 형성한다.
본 발명의 또 다른 실시예에서는 도펀트를 수소 어닐링에 의해 제 2 층으로부터 배리어 층을 거쳐 하부 폴리실리콘 내로 드라이브-인한다.
본 발명의 또 다른 실시예에서는 습식 또는 증기 산화법을 사용하여 게이트 스택의 측벽 상에 산화물 층을 형성하고, 또 수소의 존재로 인해 도펀트를 폴리실리콘 내로 드라이브-인하는데 도움이 되도록 한다.
본 발명의 또 다른 실시예에서, 규정되고 에칭된 후의 게이트 스택 상에 실리콘 질화물 스페이서(spacer)를 형성한다. 실리콘 질화물 스페이서는 진성 폴리실리콘 게이트 층의 도핑을 변경하기를 원하는 선택된 게이트로부터 제거한다. 다음에 습식 또는 증기 산화법을 사용하여 측벽을 형성하고, 또 실리콘 질화물 스페이서가 제거된 게이트 스택에서 도펀트를 폴리실리콘 내로 드라이브-인한다.
본 발명의 또 다른 실시예에서는 복수의 어닐링 프로세스를 실행하여 동일한 기판 상에 인핸스먼트형(enhancement mode)과 공핍형(depletion mode) 디바이스를 형성한다.
도 1은 고성능 논리 디바이스에 트랜지스터를 별도로 형성하기 위한 방법을 설명하는 구조의 단면도.
도 2는 무경계 콘택트를 갖는 NFET의 단면도.
도 3-7은 본 발명에 따라서 디바이스를 형성하는데 사용된 프로세스 단계를 설명하는 구조의 단면도.
도 8은 본 발명의 방법의 공정도.
도 9는 본 발명의 방법을 사용하여 형성할 수 있는 반도체 디바이스의 단면도.
도 10은 본 발명의 다른 실시예의 반도체 디바이스의 단면도.
도 11은 습식 또는 증기 산화법을 사용하여 형성한 반도체 디바이스의 단면도.
도 12a는 포지티브 스페이서뿐 아니라 성장된 스페이서를 갖는 반도체 디바이스의 단면도.
도 12b는 도 12a에 도시된 트랜지스터 타입의 전류 대 전압의 그래프.
도 13의 (a) 및 도 13의 (b)는 복수의 어닐링을 받은 반도체 디바이스의 단면도.
도 14는 도 13의 (b)의 반도체 디바이스의 전류 대 전압의 그래프.
도 15는 P+기판의 n-웰에 PFET 트랜스퍼 디바이스를 가진 DRAM 셀의 사시도.
도 16은 p-기판의 p-웰에 NFET 트랜스퍼 디바이스를 가진 DRAM 셀의 사시도.
<도면의 주요 부분에 대한 부호의 설명>
2,3 : 소스/드레인 구역
4,5 : 게이트
6 : 포토레지스트
7 : p-웰
8 : n-웰
10 : 게이트 스택
11 : 게이트 전도체
12 : 금속 층
13 : 캡 층
14 : 콘택트 스터드
20 : 기판
21 : 절연 구역
24 : 게이트 절연층
26,26a : 게이트 전도체 폴리실리콘 층
27 : N+ 도펀트
28 : 배리어 층
29 : 포토레지스트
30 : 도펀트 소스
32 : 캡 층
33,34 : 게이트 스택
36 : 소스/드레인 확산 구역
40 : 실리사이드 층
43,44 : 측벽 스페이서
46 : 실리콘 질화물 스페이서
S1,S2,S3,S4 : 부임계 기울기
Vt : 임계 전압
본 발명은 병합된 고성능 논리/고밀도 DRAM 용도를 위한 자기정렬된 절연 캡을 갖는 이중 일 함수 게이트 전도체와 그 제조방법을 제공한다. 본 발명은 통상의 반도체 디바이스 제조 환경에서 구현된다. 두 개의 새로운 층, 배리어(barrier) 층과 도펀트 소스(dopant source)를 캡 층 이전에 폴리실리콘 게이트 스택 상에 피착한다. 배리어 층에 의해 폴리실리콘 게이트 전도체와 도펀트 소스를 분리시킨 다음, 도펀트 소스의 상부에 캡 층을 형성한다. 이 구조는 프로세스의 후단계에서 활성화되어 폴리실리콘 게이트 전도체로 드라이브-인될 수 있는 폴리실리콘 게이트 전도체를 도핑하기 위한 도펀트 소스를 제공하게 된다. 이와 같은 방식으로, 고밀도 DRAM에 필요한 무경계 캡이 보존되고, 게이트 절연체를 통해 기판 내로의 도펀트 진입이 방지된다.
도 3과 도 8의 공정도를 참조하면, 웰(well) 구역이 웰 구역 사이에 형성된 절연 구역(21)을 갖는 실리콘 기판(20)에 규정되어 있다. 이 실시예에 사용된 절연체는 쉘로우 트렌치(shallow trench) 절연체(21)이지만, 다른 타입의 절연체도 사용할 수 있다. 단계(101)에 이어서, 게이트 절연층(24)을 기판(20)의 표면 상에 형성한다. 게이트 절연층(24)은 단일 유전체 층이거나 또는 복수 유전체 층, 예로서 NO 또는 ONO 막으로 이루어질 수 있다. 게이트 절연층의 두께, 종류 및 존재여부는 특정 프로세스에 따라서 달라진다. 진성 폴리실리콘 층(26)은 게이트 절연층(24)의 상부에 피착하고, 배리어 층(28)은 단계(102,103)에 따라서 층(26)에 형성한다. 배리어 층(28)은 두께가 약 5 내지 약 15㎚ 사이인 산화물인 것이 바람직하다. 상기 언급한 각각의 층은 기판(20)의 전체 표면 상에 바람직하게 형성한다.
단계(104)에서, N+ 도펀트(27)는 도 4에 도시된 바와 같이 진성 폴리실리콘 층(26)의 선택된 영역 내에 주입한다. 표준 DRAM 또는 논리 게이트 마스크를 사용하여 N+ 폴리실리콘 구역(26a)을 규정하고, 포토레지스트(29)를 패터닝(patterning)한다. 다음에, n-형으로 도핑하기 위해 선택되는 폴리실리콘(26)의 영역(26a), 예로서 NFETs가 형성되는 영역 내로 N+ 도펀트(27)를 주입한다. N+ 주입의 도우스(dose)는 바람직하게 충분히 높게 하여 폴리실리콘 영역(26a)에서의 N+ 도핑 농도가 단계(108)에 관하여 후술한 P+ 도펀트의 후속 활성화에 의해 보상되지 않도록 한다. 또 다른 실시예에서는 N+ 도펀트를 주입하는 단계(104)와 배리어 층(28)을 형성하는 단계(103)가 바뀔 수 있다.
다음에 포토레지스트(29)를 제거하고, 도펀트 소스 층(30)을 도 5에 도시된 바와 같이 단계(105)에 따라서 얇은 배리어 층(28) 상에 형성한다. 도펀트 소스(30)는 예로서 보론과 같은 P+ 불순물을 함유할 수 있는 예를 들어, 글라스 층이다. 도펀트 소스(30)로서 사용할 수 있는 전형적인 글라스 또는 막은 BSG, SiGeB, TiB2, B2O3, B-도핑형 폴리실리콘 및 B-도핑형 실리사이드를 포함한다. 도펀트 소스(30)는 충분히 두껍게 하여 단계(108)에서의 후속 도펀트 활성화 중에 도펀트가 공핍(depletion)되지 않도록 해야 한다. 도펀트 소스(30)의 층의 정확한 두께는 폴리실리콘 층(26)의 두께에 따라서 달라진다.
다음에 바람직하게 실리콘 질화물로 이루어진 캡(capping) 층(32)을 단계(106)에서 도펀트 소스(30) 상에 피착한다. 도 6에 도시된 바와 같이, 단계(107)에서 표준 게이트 규정(definition)과 에칭을 실행하여 게이트 스택(33,34)을 형성한다. 소스와 드레인 확산구역(36)에 이제 주입이 이루어진다. 그러나 소스와 드레인 구역이 이 시점에서 활성화될 필요는 없다. 부가적으로, 700 내지 1000℃ 사이의 고온이 아닌 프로세스가 바람직하다.
이 시점까지의 프로세스는 수소 없이 실행한 것이다. 상기한 바와 같이 배리어 층(28)을 형성하고 또 프로세스를 실행함으로써, P+ 도펀트는 도펀트 소스(30)에 포획되어 얇은 배리어 층(28)을 침투하지 않게 된다. 이와 같은 방식으로 P+ 게이트 전도체의 도핑을 원하는 시간까지 지연시킬 수 있다.
다음에 단계(108)를 원하는 시간에서 실행하고, 바람직하게는 수소 어닐링이 사용되어 P+ 도펀트를 활성화시켜서 도 7에 도시된 바와 같이 도펀트 소스 층(30)으로부터 배리어 층(28)을 거쳐 폴리실리콘(26,26a) 내로 확산되도록 한다. 도면에는 게이트 스택(34) 상에만 도시되어 있지만, 도펀트 소스(30)로부터의 도펀트의 확산은 양자의 게이트 스택(33,34)에서 일어날 것이다. 그러나, 단계(104)에서 폴리실리콘(26a) 내로 주입된 N+ 도펀트의 도우스가 단계(108) 중에 N+ 폴리실리콘의 역 도핑(counter doping)을 방지하기 위해 충분히 높게 선택되었기 때문에, P+게이트를 갖도록 희망되는 디바이스만이 수소 어닐링의 영향을 받는다. 게이트 절연층(24)과 배리어 층(28)의 조합은 이 단계 중에 P+ 도펀트가 기판(20)으로 들어가는 것을 방지해준다. 부가적으로, 캡 층(32)이 실리콘 질화물로 이루어지면, 사용된 실리콘 질화물은 드라이브-인(drive-in) 단계(108) 중에 분위기 수소의 함량에 영향을 미칠 수 있다. 따라서 P+ 도펀트의 확산 계수를 캡 층(32)의 실리콘 질화물에서의 수소량으로 제어할 수 있다. 예로서, PECVD 질화물은 고농도의 수소를 갖는데 반해 LP 및 HDP 질화물은 낮은 수소 함량을 가져서 낮은 확산 계수를 원하는 경우에 사용하게 될 것이다.
단계(108)에서 도펀트의 폴리실리콘 내로의 드라이브-인 후에, 게이트 전도체 폴리실리콘(26a,26)은 열 예산(thermal budget) 내에서 제어된 방식으로 활성화시키고, 디바이스의 제조는 표준 방식으로 계속될 것이다.
전술한 방법을 활용하여 도 9에 도시된 새로운 구조를 형성할 수 있다. 이 구조는 P+ 폴리실리콘으로 이루어진 게이트 전도체(26)를 가지며, 게이트에 경계가 없는 확산 구역에 콘택트를 허용한다. 게이트 스택은 P+ 확산 구역 사이의 기판 위로 형성된다. 게이트 스택은 기판(20) 상에 형성된 게이트 절연층(24)과, 게이트 절연층(24) 상부의 P+ 폴리실리콘 게이트 전도체(26)를 포함한다. P+ 폴리실리콘은 두 개의 추가 층, 배리어 층(28)과 도펀트 소스 층(30)을 이용하여 형성한다. 캡 층(32)은 도펀트 소스 층의 상부에 형성하고, 실리콘 질화물 스페이서(33)는 게이트 스택의 측면에 형성한다. 이 구조는 콘택트 스터드(14)가 확산 구역에 접촉되도록 하고, 또 게이트에 무경계를 이루게, 즉 단락 없이 게이트 스택(34)의 상부에 형성되도록 한다. 게이트 전도체로의 콘택트는 스택 높이가 어느 전극에 대해서 우선적으로 변경되지 않기 때문에 N 및 P 게이트에 대해서 동일하다는 것에 유의하기 바란다. 이것은 또한 균일한 소스/드레인 및 콘택트 프로세스를 가능하게 해준다.
상기한 방법 및 구조에 추가하여, 추가 실리사이드 층을 사용하여 폴리실리콘을 통한 P+ 도펀트의 분포를 용이하게 할 수 있다. 매우 높은 도펀트 확산을 갖는 층은 예로서 텅스텐 실리사이드이다. 실리사이드 층을 포함시키면, 게이트 전극의 저항을 약 100Ω/에서 약 3-5Ω/로 감소시키는 이점이 추가된다. 도 10에 도시된 바와 같이, 얇은 실리사이드 층(40)은 폴리실리콘 층(26)의 상부에 형성하고, 배리어 층(28)은 실리사이드 층(40)의 상부에 형성한다. 도 8의 프로세스는 단계(102) 이후에 실리사이드 층을 형성하는 단계를 삽입하여 수정한 것이다. 본 발명의 남은 구조와 프로세스 단계는 전술한 바와 동일하다.
이제 도펀트 소스의 활성화를 참조하면, 상기한 수소 어닐링에 부가하여 단계(108)를 실행할 수 있는 방법, 즉 P+ 도펀트를 폴리실리콘 내로 드라이브-인할 수 있는 방법에는 다수의 상이한 것이 있다. 수소 어닐링에 부가하여 습식 또는 증기 산화법을 사용할 수 있다. 도 11에 도시된 바와 같이, 습식 또는 증기 산화법은 통상의 방식으로 실행하여 게이트 스택(33,34) 상에 측벽 스페이서(43,44)를 성장시킨다. 측벽 스페이서의 형성 중에 증기로부터의 수소는 충분한 양으로 존재하여 측벽 스페이서가 형성됨과 동시에 증기로부터의 수소는 배리어 층과 폴리실리콘을 침투하여 배리어 층(28)을 통해 진성 폴리실리콘(26) 내로 보론 확산을 촉진시킨다. 수소는 폴리실리콘으로 들어가서 도 9에 표시된 바와 같이 배리어 층을 열화시킨다. 이 실시예에서, 단계(108) 중에 부가적인 수소를 도입할 필요는 없다.
도 12a는 실리콘 질화물 스페이서와 같은 포지티브 스페이서(positive spacer)가 에칭 이후 모든 게이트 스택 상에 바람직하게 형성되어 있는 또 다른 실시예를 도시한 것이다. 포지티브 스페이서는 게이트 스택의 전체 측벽에 바람직하게 형성한 후, 실리콘 질화물 스페이서를 P+로 도핑된 폴리실리콘 층을 갖기를 원하는 선택된 게이트 스택으로부터 제거한다. 다음에 상기한 바 있는 측벽 스페이서 형성을 위한 습식 산화 단계 또는 수소 어닐링을 실행한다. 수소는 실리콘 질화물 스페이서가 제거된 게이트 구조에만 영향을 미친다.
도 12a는 측면에 형성된 실리콘 질화물 스페이서(46)를 갖는 스택(33)과, 실리콘 질화물 스페이서가 제거된 스택(34)을 도시한 것이다. 측벽 스페이서(44)는 습식 또는 증기 산화법에 의해 스택(34) 상에 형성되어 있다. 측벽 스페이서(44)는 노출된 폴리실리콘 측벽을 갖는 게이트 상에만 형성한다. 이와 같이 해서 산화물은 실리콘 질화물 스페이서(46) 상에서 성장하지 않는다. 따라서, 수소는 단지 스택(34)을 관통하기만 하여 폴리실리콘(26)이 P+로 도핑된다. 스택(33)은 수소에 영향을 받지 않는다. P+ 도펀트는 단계(108)에 의해 아직 폴리실리콘 게이트 전도체 내로 확산되지 않았기 때문에, 스택(33)에서의 폴리실리콘 층(26)은 진성 폴리실리콘으로 있거나 또는 단계(104)에서 n-형 도핑된 폴리실리콘으로 된다. 이 실시예의 방법을 사용하면, 측벽 스페이서를 형성하고, 수소 어닐링을 현장에서 실행하는 것이 가능해진다.
이와 같이 본 발명의 방법을 이용하여 동일한 기판 상에 형성할 수 있는 디바이스에는 3가지 타입이 있다. 첫 번째 타입의 디바이스는 게이트 스택의 측벽 상에 형성된 실리콘 질화물 스페이서와 N+ 도펀트로 예비 주입(pre-implant)된 폴리실리콘(26)을 포함한다. 이것은 NFET, 예로서 도 7에 도시된 NFET의 일부로서 사용할 수 있는 N+ 게이트 전극을 낳는다. 이 타입의 디바이스에 대한 log│I│ 대 전압의 그래프는 도 12b에 도시되어 있다. 디바이스는 Vt가 포지티브인 특정 턴-온(turn-on) 특성과, 특정 부임계(sub-threshold) 기울기(S1)를 갖는다.
세 번째 타입의 디바이스는 도 12a에 도시된 스택(34)과 유사한 게이트 스택을 포함한다. 이 타입의 디바이스는 제거된 실리콘 질화물 스페이서; 증기 또는 습식 산화법에 의해 성장된 산화물 스페이서를 갖고 있다. 도펀트 소스는 상기한 방식으로 활성화되어 P+ 게이트 전극으로 되어 있다. 이 타입의 디바이스는 또한 도 12b에 도시되어 있다. 이 타입의 디바이스는 첫 번째 디바이스에 대해 상보형이며, 그 그래프는 첫 번째 디바이스의 것과 본질적으로 좌우 대칭이다. 세 번째 타입의 디바이스는 턴-온 전압(VT3)과 부임계 기울기(S3)를 도시된 바와 같이 갖는다.
두 번째 타입의 디바이스에서는 실리콘 질화물 스페이서가 측벽 상에 형성되어 있고, 폴리실리콘 층은 본래 그대로, 즉 단계(104)에서 n-형으로 도핑되지 않고 그대로 남아 있다. 이 경우에 실리콘 질화물 스페이서는 제거하지 않으므로 게이트 전극은 P+로 도핑되지 않고 본래 그대로 남는다. 수소는 막을 침투하지 않고, P+ 도펀트는 도펀트 소스에 포획되어 남게된다. 두 번째 타입의 디바이스는 n-웰에 형성될 때는 PFET이고, p-웰에 형성될 때는 NFET이다. 이 타입의 디바이스에 대한 log│I│ 대 전압의 그래프는 또한 도 12b에 도시되어 있다. 진성 게이트 전극을 갖는 트랜지스터는 첫 번째 또는 세 번째 타입의 디바이스로부터 0.55 볼트만큼 일정하게 오프셋(offset)된 임계 전압을 제공한다. 이 타입을 사용할 때의 불리한 점은 NFET에 대한 부임계 기울기(sub-slope)(S2a)와 PFET에 대한 부임계 기울기(S2b)가 나빠져서 S2a가 S1보다 커지고, S2b가 S3보다 커진다는 점에 있다. 두 번째 타입의 기울기(S2a, S2b)는 서로 거의 같다. 본 발명의 방법을 이용하여 이러한 서로 다른 3가지 타입의 디바이스를 동일한 기판 상에 형성할 수 있다.
최종 언급한 실시예의 수정으로서, 복수의 어닐링 프로세스를 사용하여 네 번째 타입의 디바이스를 형성할 수 있다. 여기서 포지티브 스페이서는 게이트 스택 중 선택된 스택으로부터 제거하고, 전술한 방식으로 활성화시켜서 선택된 게이트 스택 p-형의 진성 폴리실리콘 게이트 전도체를 도핑한다. 활성화는 상기한 습식 또는 증기 산화법을 사용하나, 바람직하게는 수소 어닐링을 사용한다. 다음에 상술한 선택된 게이트 스택들 외에 더 많은 게이트 구조로부터 포지티브 스페이서를 제거하고, 활성화 단계를 다시 반복한다. 이 결과로서, 먼저 제거된 포지티브 스페이서를 갖는 게이트 구조의 선택된 스택은 두 번 활성화되고, 더 멀리 드라이브-인되어 주입된 P+ 도펀트를 가져서 공핍형 및 인핸스먼트형 디바이스를 형성하게 된다. 이 프로세스는 원한다면 두 번 이상 반복할 수 있다.
도 13의 (a) 및 b는 게이트 스택의 복수의 어닐링 프로세스를 설명하기 위한 것이다. 도 13의 (a)에서, 선택된 게이트 스택에서 실리콘 질화물 스페이서를 제거한 후, 제 1 어닐링, 바람직하게는 수소 어닐링을 실행하여 P+ 도펀트를 도펀트 소스로부터 폴리실리콘(26)으로 확산시켜서 이것을 P+로 바꾼다. 이렇게 함으로써 PFET 디바이스의 임계 전압의 크기를 제로 볼트 이하로 낮춘다. 다음에 실리콘 질화물 스페이서를 추가 게이트 스택(도시 않음)으로부터 제거하고, 제 2 어닐링 단계를 실행한다. 제 1 어닐링 단계에서 제거된 실리콘 질화물 스페이서, 즉 도 13의 (a)의 스택을 갖는 디바이스는 다음에 제 2 어닐링을 받는다. 도 13의 (b)는 제 2 어닐링된 도 13의 (a)의 동일 게이트 스택을 도시한 것이다. P+ 도펀트는 게이트 전극과 게이트 절연층에 침투하여 n-웰에 P+ 층을 형성한다. 이 결과로서 임계 전압, Vt가 제로 볼트보다 크게된다. 제 2 어닐링만을 받는 게이트 스택은 두 번째 타입의 디바이스를 형성한다.
즉 전술한 3가지 타입의 디바이스에 부가하여 네 번째 타입의 디바이스가 동일 기판 상에 형성되는 것이다. 폴리실리콘 게이트와 게이트 절연층을 통해 실리콘 기판 내로 P+ 도펀트를 이동시킴으로써, 정상적으로 도전되는 PFET 공핍형 디바이스가 형성된다.
도 14는 네 번째 타입의 디바이스의 임계 전압의 이동 그래프와 세 번째 타입의 그래프를 도시한 것이다. 전압 축이 반대로 되어 있는, 즉 도면의 우측 방향으로는 -이고 , 좌측 방향으로는 +인 점에 유의하기 바란다. 네 번째 타입의 디바이스는 제로 게이트 바이어스에서 정상적으로 온(on)되어 디바이스가 도전되도록 되어 있다. 세 번째 타입의 디바이스의 부임계 기울기(S3)는 네 번째 타입의 디바이스의 부임계 기울기(S4)와 동일함에 또한 유의하기 바란다. 즉 이 경우에는 떨어진 기울기의 불이익은 없는 것이다.
본 발명의 방법은 동일한 기판에 인핸스먼트형과 공핍형 FETs가 형성될 수 있도록 해준다.
공지된 16Mbit 기술에 있어서, DRAM 트랜스퍼 디바이스는 도 15에 도시된 바와 같이 p-웰 구역 상에 N+게이트를 갖는 매립형 채널 PFETs이다. 매립형 채널 PFETs는 셀의 보유시간을 제한하는 진성 오프-스테이트(off-state) 디바이스 누설로 인하여 딥 서브-미크론(deep sub-micron) 트랜스퍼 디바이스로서 연장되지 않음은 공지의 사실이다. 그러나 셀 디바이스 복합 구조는 P+ 기판에 접속된 저장 트렌치 캐패시터의 한 플레이트(plate)를 갖고 있는데, 이것은 (낮은 노이즈, 우수한 접지 평면에 대해서) 기본적인 논리 빌딩 블록(building block)이고, 또 병합 DRAM 및 논리 제품의 집적을 용이하게 해준다.
딥 서브-미크론 셀 디자인으로의 이동을 위하여, 도 16에 도시된 바와 같은 DRAM 디바이스를 사용한다. 이것은 표면 NFET 디바이스로 구성되고(즉 탁월한 오프-스테이트 제어를 갖게 되고), 도 15와 비교하여 게이트 전극이 캡핑되어 비트 선이 게이트 전극에 무경계로 이루어질 수 있어서(즉 워드 선에 단락이 없다) 셀 사이즈를 축소시키게 된다. 이와 같은 무경계 특징부는 도 2에서 먼저 설명한 바 있다. 이 셀은 P-기판에서 디자인된다. 기판이 P+인 경우에는 외부 N- 셀 플레이트는 제조될 수 없다. 이와 같은 셀이 DRAM 기술에 대해서 이상적이지만, 웰 구조와 기판 선택은 병합된 DRAM 논리 용도에 최적이 아니다. 래취-업(latch-up)과 노이즈에 대한 증가된 민감성으로 인하여 디자인의 지지부에는 상당한 재설계(redesign)가 요구된다.
즉, 다음과 같은 제한이 P+ 폴리실리콘 게이트 표면 채널 PFET(세 번째 타입의 디바이스)의 지연 활성화에 의해 해결된다.
① 이 디바이스는 표면 채널 디바이스(세 번째 타입)이고, 셀을 연장시키는 특성을 가져서 게이트 길이는, 낮은(즉, 우수한) 오프-스테이트 특성을 가진 딥 서브-미크론 계이다.
② 게이트(또는 워드 선)가 예비 주입(pre-implant)되고 캡핑되어 있기 때문에, 셀은 64Mbit와 같이 조밀하게 이루어지며, 또 장래의 소형화를 위해 연장될 수 있다.
③ 셀이 PFET 디자인이기 때문에, 셀은 16Mbit의 웰 구조를 가지며, 또 병합된 DRAM 및 논리 기술로 직접적으로 집적된다.
이에 따라서 병합된 고성능 논리/고밀도 DRAM 용도를 위한 자기정렬 절연 캡을 갖는 이중 일 함수 게이트 전도체를 위한 구조와 방법이 제공되었다. 게이트 전도체를 도핑하기 위해 사용된 도펀트는 밀봉(sealed-off)되어 프로세스의 후단계에서 활성화될 수 있다.
이상 본 발명의 바람직한 실시예를 설명했지만, 당업자는 본 발명에 변형예가 가능함을 이해할 것이므로 본 발명은 상기한 특정 실시예에 한정되는 것으로 해석해서는 안될 것이다.
병합된 고성능 논리/고밀도 DRAM 용도를 위한 자기정렬 절연 캡을 갖는 이중 일 함수 게이트 전도체를 위한 구조와 방법이 본 발명에 따라 제공됨으로써 서두에서 언급한 종래 기술에서의 문제점을 해소할 수 있다.

Claims (26)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    a) 기판 상에 게이트 절연층을 형성하는 단계;
    b) 상기 게이트 절연층 상에 폴리실리콘층을 형성하는 단계;
    c) 상기 폴리실리콘층 상에 실리사이드층을 형성하는 단계;
    d) 상기 실리사이드층 상에 배리어(barrier) 층을 형성하는 단계;
    e) 상기 폴리실리콘층의 선택된 영역 내에 제1 도전형의 도펀트를 주입하는 단계;
    f) 상기 배리어층 상에 제2 도전형의 도펀트를 함유한 도펀트 소스(dopant source)층을 형성하는 단계;
    g) 상기 도펀트 소스층 상에 캡핑(capping) 층을 형성하는 단계;
    h) 게이트 스택들을 규정(define)하는 단계; 및
    i) 상기 배리어층을 거쳐 상기 폴리실리콘층 내로 상기 제2 도전형의 도펀트를 드라이브(drive)하는 단계를 포함하는 반도체 디바이스 형성 방법.
  2. 제1항에 있어서,
    상기 배리어층은 두께가 대략 5-15 nm인 반도체 디바이스 형성 방법.
  3. 제1항에 있어서,
    상기 h) 단계 이후 상기 게이트 스택들 상에 실리콘 질화물 스페이서를 형성하는 단계;
    상기 게이트 스택들 중 선택된 스택들로부터 상기 실리콘 질화물 스페이서를 제거하는 단계; 및
    상기 게이트 스택들 상에 측벽 스페이서를 성장시키는 단계를 포함하고,
    상기 성장 단계는 상기 i) 단계의 일부로서 역할을 하는 것인 반도체 디바이스 형성 방법.
  4. 게이트 전도체의 지연된 도핑 방법에 있어서,
    도핑되지 않은 폴리실리콘층, 배리어층 및 도펀트층을 포함하는 게이트 스택을 기판 상에 제공하는 단계;
    상기 게이트 스택을 캡(cap)으로 밀봉하는 단계;
    선택된 게이트 스택들의 측벽들로부터 상기 캡을 제거하는 단계; 및
    상기 캡이 제거된 상기 게이트 스택들에서, 상기 도펀트층으로부터 상기 배리어층을 거쳐 상기 폴리실리콘층 내로 도펀트를 수소 어닐링하여 확산시키는 단계를 포함하는 게이트 전도체의 지연된 도핑 방법.
  5. 제4항에 있어서,
    상기 게이트 스택들 중 부가적인 스택들의 측벽들로부터 상기 캡을 제거하는 단계; 및
    제2 확산 단계를 실행하는 단계를 더 포함하는 게이트 전도체의 지연된 도핑 방법.
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    상기 게이트 절연층은 NO 막을 포함하는 반도체 디바이스 형성 방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 제1항에 있어서,
    상기 게이트 절연층은 ONO 막을 포함하는 반도체 디바이스 형성 방법.
  20. 제1항에 있어서,
    상기 도펀트 소스층은 BSG, TiB2,SiGeB, 및 보론 도핑된 폴리실리콘 중 어느 하나인 반도체 디바이스 형성 방법.
  21. 제1항에 있어서,
    상기 i) 단계는 고농도의 수소 분위기에서 상기 g) 단계에서 형성된 구조를 가열하는 단계를 포함하는 반도체 디바이스 형성 방법.
  22. 제1항에 있어서,
    상기 i) 단계는 습식 산화법 또는 증기 산화법으로 측벽 스페이서를 성장시키는 단계를 포함하는 반도체 디바이스 형성 방법.
  23. 제1항에 있어서,
    상기 기판은 벌크 기판 또는 SOI 기판인 반도체 디바이스 형성 방법.
  24. 제1항에 있어서,
    상기 e) 단계는 상기 d) 단계 이전에 수행되는 반도체 디바이스 형성 방법.
  25. 제3항에 있어서,
    상기 성장 단계는 습식 산화법 또는 증기 산화법을 포함하는 반도체 디바이스 형성 방법.
  26. 제5항에 있어서,
    상기 제2 확산 단계는 증기 산화법 또는 습식 산화법으로 측벽 스페이서를 성장시키는 단계를 포함하는 게이트 전도체의 지연 도핑 방법.
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