KR100255014B1 - 고용융점의 금속을 포함하는 고저항 소자를 갖는 반도체 장치 - Google Patents

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마사끼 와따나베
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가네꼬 히사시
닛본 덴기 가부시키가이샤
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Abstract

반도체 장치는 제1 부분 및 제2 부분을 갖는 기판(101), 기판의 제1 부분 상에 형성된 필드 절연막(102), 기판의 제2 부분 상에 형성된 게이트 절연막(103), 필드 절연막 및 게이트 절연막 상에 선택적으로 형성된 제1 도전층(104), 필드 절연막, 게이트 절연막 및 제1 도전층 상에 형성된 제1 절연층(108), 제1 도전층의 표면을 노출하는 제1 절연층에 형성된 홀(109), 홀 및 제1 절연막의 전표면 상에 선택적으로 형성된 제2 도전층(110) 및 제2 도전층 상에 선택적으로 형성된 고용융점의 금속을 포함한다.

Description

고용융점의 금속을 포함하는 고저항 소자를 갖는 반도체 장치
본 발명은 반도체 장치에 관한 것으로, 특히 고용융점의 금속을 포함하는 고저항 소자를 갖는 반도체 장치에 관한 것이다.
최근에, 고저항 소자는 SRAM 메모리 셀의 부하로서 사용되어왔다. 예컨데, SRAM 메모리 셀이 제4도에 도시되어 있다. 제4도는 상기의 고저항 부하형의 4개의 트랜지스터로 구성된 SRAM 메모리 셀의 회로 구성을 도시한다. Vcc용 전원선(11)은 고저항 부하(12)를 통해 직접 접촉부(15)에 접속된다. 이러한 구성의 특이한 특성은 하나의 드라이버 트랜지스터(16)의 게이트가 직접 접촉부(15)에서 다른 드라이버 트랜지스터(16)의 드레인에 직접 접속된다는 점이다. 데이타는 비트선(14) 및 워드 트랜지스터(13)을 통해 입력 및 출력된다.
제11도는 종래의 전형적인 SRAM 내의 셀 구성을 도시한 단면도이다. SRAM 내의 각각의 셀은 실리콘 기판(101) 상에 구성되며, 디바이스를 분리하기 위한 필드 산화막(102), 트랜지스터의 소스 영역, 드레인 영역 및 게이트 영역 등으로 이루어진 제1 도전층(104), 실리콘 산화막(108 및 112) 및 도전층을 절연하기 위한 인 글래스(113)의 절연층, 제1 절연층(108) 상에 그리고 그 절연층을 통해 형성된 폴리실리콘(이하, 폴리 Si라 칭함)의 제2 도전층(401 및 402) 배선, 및 알루미늄 배선(115) 등에 접속된 접촉부(114)를 포함한다. 일반적으로, 제2 도전층은 제2 층 상의 폴리 Si 배선으로 형성되며, 고저한 영역(402)가 고저항 디바이스용으로 사용되며, 저저항 영역(401)의 일부가 전원선용으로 사용된다.
매우 널리 사용되는 제2 도전층 형성 방법은 디비젼 일치 노광 기술(devision fitting technique)에 의해 저저항 영역 및 고저항 영역이 비자기 매칭(non-self matching)으로 각각 제조되는 방법이다. 이러한 방법을 응용하면 게이트 전극 및 확산층을 직접 접촉되게 하는 직접 접촉 공정, 2 폴리를 게이트 전극의 폴리 Si에 접속하기 위한 폴리 폴리 접촉 공정, 2 폴리 형성 공정, 및 2 폴리 저항 제어 공정 중에서 4개의 스케일 디비젼을 일치시키는 노광 기술이 필요하다. 그러나, 이러한 방법은 많은 공정이 필요하며, 2 폴리 형성은 개선된 미소 배선 형성 기술이 요구되며, 2 폴리의 저저항 영역의 저항을 감소시키기 어려우며, 화학 진공 증착(CVD)법 등을 이용하여 후속 공정에서 2 폴리 저항이 변화된다.
제조 공정을 줄이기 위해, 제14(a)도 및 제14(b)도에 도시된 바와 같은 셀 구조를 구성함으로써 직접 접촉 공정 또는 폴리 폴리 접촉 공정을 감소시키는 것이 제안되었다. 그리고, 2 폴리의 가공 정밀도를 향상시키기 위해, Si 배선층을 증가시키는 것과 3차원 구조를 구성하는 것이 고려될 수 있으며, 이것은 불균일한 표면을 증가시킬 뿐만 아니라 공정을 대량 증가시켜 후속 알루미늄 배선을 어렵게 한다. 이러한 결함을 극복하기 위해, 층면(bedding) 게이트 불균일부가 2 폴리 배선을 형성하기 전에 화학적 기계적 폴리싱(CMP)을 사용하여 평탄화되어 가공 정밀도를 향상시키는 방법, 관통 홀의 내벽 상에 고저항 폴리 Si가 형성되며 알루미늄 배선은 금속 접촉부 형성시 고저항 폴리 Si에 전기적으로 접속되어, 접촉 부분 내에 부하 저항을 형성하는 방법, 접촉 관통 홀의 하부에서 Si 산화막 및 Si 질화막이 박막화되어 고저항 부하로서 사용되는 방법이 개시되었다.
고저항 부하의 저항 변화를 방지하기 위한 대책으로서, 약 50 옹스크롬(이하, Å로 표시)의 열 산화막을 형성하는 방법이 실용화되었다. 2 폴리 CVD 산화막 계면의 차지 트래핑을 저하시키기 위해, 인 글래스층으로부터의 인 확산에 대한 장벽등으로 사용된다.
상술된 각 방법이 각각의 문제점에 대한 대책으로서 효과적이더라도, 다른 문제점에 대한 대책으로서 효과가 없거나, 이러한 문제점을 해결하기 위해서는 고도의 개선된 기술이 필요하므로 실용화에 문제가 있다.
이러한 문제점을 해결하기 위해, 일본 특허 공개 공보 평 제1-124250호에는, 관통 홀의 내부가 고저항성 폴리 Si으로 채워진 구조가 개시되어 있다. 제12도 및 제13(a)도 내지 제13(g)도는 이러한 구성의 제조 방법의 개요를 도시한다.
(a) 먼저, 공지된 방법을 사용하여 N형 Si 기판(101) 상에 소자 분리막으로 약 700Å의 필드 산화막(102)가 형성된다.
(b) 그 후@, 약 300Å의 게이트 산화막(103)의 형성된 후, 약 4000Å의 게이트 폴리 Si 막(104)이 임의의 배선에 형성된다.
(c) 그 후, 공지된 방법을 사용하여, N 채널의 소스 및 드레인 층이 트랜지스터로서 형성된다. SD 어닐링 온도는 950℃이다. 그 후, 대기압에서 약 4000Å의 산화막이 형성되며, SOG가 도포되어 표면을 평탄하게 만든 후, 제2 층 배선을 게이트 전극에 접속시키는 관통 홀(109)가 개구 직경이 약 1.2㎛로 형성된다.
(d) 그 후, 감압 CVD법을 사용하여 약 1.2㎛의 폴리 Si 막(110)이 2 폴리로서 형성된다.
(e) 그 후, 에칭 맥을 사용하여 폴리 Si 막(110)이 평탄층으로부터 완전히 제거된다. 여기서, 고저항 폴리 Si(601)은 관통홀(109)의 내부에 남아 상부면에 채워진다.
(f) 그 후, 비소(As)가 80 keV, 1 exp 16 atoms/㎠ 정도로 주입된 전 표면상에 약 2500Å의 폴리 Si 막(602)이 형성되어 막의 저항이 저하된다.
(g) 그 후, 저저항 배선(602)가 패터닝되고, 인 글래스(113), 접촉부(114) 및 알루미늄 배선(115)가 형성된다.
이러한 제안은 상술된 모든 문제점을 해결할 수 있고, 구조가 단순하며 이러한 방법에서 유리한 현재의 설비가 제조에 사용될 수 있다. 그러나, 관통홀 내부가 고저항 폴리 Si으로 채워 고저항 부하를 형성하는 구성의 경우 여전히 다음과 같은 문제점이 존재한다.
폴리 폴리 접촉부의 내부 전체가 고저항성으로 제조되기 때문에 제14(c)도에 도시된 구성에 의해 직접 접촉 공정이 삭감될 수 없다. 2 폴리 저항을 제어하기 위해 디비젼 일치 노광 공정만이 종래 방법에서 제거될 수 있다.
관통 홀의 내부에 형성된 고저항 폴리 Si의 저항은 폴리 Si의 고유 저항에 크게 영향을 받으며, 저항 제어를 어렵게 하며, 제조 라인 사이의 매칭을 어렵게 한다.
관통홀 직경이 큰 경우, 홀을 채우도록 두껍게 2 폴리를 피착할 필요가 있다. 그러므로, 2 폴리막 형성 후 에칭 백 공정이 필수적이며, 2 폴리 에칭 속도의 웨이퍼의 의존 문제 뿐만 아니라 공정 증가를 초래한다.
그러므로, 본 발명의 목적은 반도체 장치를 제공하여, 직접 접촉부에서 2개의 디비젼 일치 노광 공정 및 2개의 폴리실리콘 저항 제어 공정이 동시에 삭감될 수 있으며, 큰 직경의 관통홀이 사용되는 경우에도 고저항 부하의 저항이 쉽게 제어될 수 있으며, 안정된 제조가 유지될 수 있다.
상기 목적을 달성하기 위해, 본 발명의 반도체 장치는 제1 부분 및 제2 부분을 갖는 기판, 상기 기판의 상기 제1 부분 상에 형성된 필드 절연막, 상기 기판의 제2 부분 상에 형성된 게이트 절연막, 상기 필드 절연막 및 상기 게이트 절연막 상에 선택적으로 형성된 제1 도전층, 상기 필드 절연막, 상기 게이트 절연막 및 상기 제1 도전층 상에 형성된 제1 절연층, 상기 제1 도전층의 상기 표면을 노출시키는 상기 제1 절연층 내에 형성된 홀, 상기 홀 및 상기 제1 절연막의 전 표면 상에 선택적으로 형성된 제2 도전층, 및 상기 제2 도전층 상에 선택적으로 형성된 고 용융점 금속을 갖는다.
본 발명의 반도체 장치에서, 상술된 바와 같이 제2 도전층은 고 용융점 금속막 및 고저항 폴리 Si막이 박막화된 구조를 사용하므로, 제2 도전막을 두껍게 형성할 필요가 없으며, 제1 및 제2 도전성 막의 접속 영역의 저항은 쉽게 제어될 수 있다.
제1 도전층은 관통홀 내부의 표면이 산화되는 저저항 도체, 고 용융점 금속 또는 상술된 금 속의 금속 실리사이드이기 때문에, 상부층으로부터 불순물의 확산에 기인한 저항 변화가 거의 무시할 정도가 된다. 그러므로, 후속 공정시의 열 히스테리시스에 대한 제조 마진이 증가되며, 2 폴리막의 박막화가 효율적으로 된다. 이러한 금속의 저항이 폴리 Si 저항보다 낮기 때문에, 전원선의 저항을 줄이는 것이 효율적이다.
제1도는 본 발명의 제1 실시예에 따른 반도체 장치의 구조를 도시한 부분적 단면도.
제2도는 본 발명의 제2 실시예에 따른 반도체 장치의 구조를 도시한 부분적 단면도.
제3도는 본 발명의 제3 실시예에 따른 반도체 장치의 구조를 도시한 부분적 단면도.
제4도는 고저항 부하형의 4개의 트랜지스터 SRAM 메모리의 회로 구성도.
제5도는 제1 실시예의 표면 레이아웃.
제6도는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정의 한 예를 설명하는 부분적 단면도.
제7도는 제6도의 제조 공정을 설명하는 흐름도.
제8도는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정의 다른 예를 설명하는 부분적 단면도.
(a)는 제조 공정순의 부분적 구조 단면도.
(b)는 (a)의 제조 공정을 설명하는 흐름도.
제9도는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 공정의 한 예를 설명하는 부분적 구조 단면도.
제10도는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 공정의 한 예를 설명하는 부분적 단면도.
제11도는 종래의 전형적인 반도체 장치의 구조 단면도.
제12도는 종래의 제조 공정순의 구조 단면도.
제13도는 제12도의 제조 공정을 설명하는 흐름도.
제14도는 종래의 다른 예의 구조 단면도.
* 도면의 주요부분에 대한 부호의 설명
101 : 기판 102 : 소자 분리막
104 : 제1 도전층 108 : 제1 절연층
109 : 관통홀 109a : 폴리 폴리 접촉부
110 : 2폴리 111 : 고용융점의 금속
112 : 제2 절연막 113 : 인 글래스
114 : 접촉부 115 : 알루미늄 배선
이제, 첨부된 도면을 참조하여 본 발명의 양호한 실시예를 설명하기로 한다.
제1도는 본 발명의 제1 실시예에 따른 반도체 장치의 단면도이며, 제5도는 제1도에 도시된 반도체 장치의 표면 레이아웃을 도시하며, 제6도는 제1도의 반도체 디버이스의 제조 공정순으로 도시된 부분적 단면도이며, 제7도는 제6도에 도시된 반도체 장치의 제조 흐름을 설명한 차트이다.
제1도에서, 제1 실시예의 반도체 장치는 N형 실리콘(Si) 기판(101) 상에 구성되며, 소자 분리막(102), 게이트 산화막(103), 폴리 Si(104a) 및 규산화된 텅스텐(WSi; 104b)의 폴리사이드 게이트로 구성된 제1 도전층(104), 제1 절연막(108), 제1 절연막(108) 상의 관통홀(109)를 채워 폴리 폴리 접촉부(109a) 뿐만 아니라 제1 도전층(104)에 도달하는 2 폴리(110) 및 고용융점의 금속(111)으로 구성된 제2 도전층, 제2 절연막(112), 인 글래스(113), 알루미늄 배선(115) 및 게이트 산화막(103)으로부터 알루미늄 배선(115)에 도달하는 접촉부(114)를 포함한다.
제6도 및 제7도의 제1 실시예에 대한 반도체 장치의 제조 방법에 있어서,
(a) 먼저, N형 실리콘 기판(101) 상에 약 4800Å 두께의 아래쪽 볼록형 소자 분리막(102)가 형성된다.
(b) 그 후, VT 전압을 제어하기 위한 채널 불순물 주입 후, 약 75Å의 게이트 산화막(103)이 형성된 후, 게이트 및 확산층이 직접 결합되는 직접 접촉 부분(106)으로부터 게이트 산화막이 제거된다.
이러한 공정은 상기의 종래 공정에 명시되지 않았지만, 종래의 경우 필요한 공정이다. 이 공정이 생략되면, 제14(a)도에 도시된 금속 접촉을 사용하는 직접 접촉부(505)가 필요하게 되므로, 알루미늄 배선(508)에 대한 레이아웃이 제한된다. 실용적으로, 알루미늄 배선의 수가 증가되어야 한다. 더욱이, 제14(c)도에 도시된 바와 같은 폴리 폴리 접촉부를 통해 직접 접촉부를 형성하는 것은 확산층과 게이트 전극 사이에 고저항을 형성하는 것이며 실용적이지 못하다.
(c) 그 후, 공지된 방법에 의해 게이트 전극(104)가 형성되어 트랜지스터 영역을 형성한다. 이 경우, 게이트 전극(104)는 WSi 1500Å 및 폴리 Si 1500Å이 박막화된 폴리사이드 구조 또는 티타늄(Ti) 또는 코발트(Co)를 사용하는 실리사이드 구조를 사용한다.
(d) 그 후, 제1 절연층의 산화막(108)이 약 1000 내지 2000Å의 두께로 형성된다. 막 두께를 증가시키면 인접한 게이트 사이의 공동(void)를 발생하며, 막 두께를 감소시키면 2 폴리(110)과 게이트 전극(104) 사이의 층간 용량을 증가시키며, 고 레벨이 되는 그 각각은 무시되지 않는다.
그 후, 폴리 폴리 접촉부(109a)용의 관통홀(109)가 2 폴리(110) 및 게이트 전극(104)를 접속하도록 형성된다. 이 경우 홀 직경은 0.6 내지 0.8㎛로 설정된다. 종래의 기술에서, 작은 홀 직경이 양호하지만, 본 발명에서는 큰 홀 직경이 양호하다.
상술된 공정 (a) 내지 (d)는 종래 기술과 거의 동일하다.
(e) 그 후, CVD법에 의해 약 670℃ 온도에서 약 1000 내지 1500Å의 2 폴리(110)이 성장된다. 관통홀(109) 내부에 남게 되는 2 폴리(110)은 고저항 부하로서 사용된다.
이러한 공정에서, 2 폴리막은 얇으며, 관통홀의 내부는 완전히 채워지지 않는다. 2 폴리막은 얇기 때문에, 종래의 2 폴리 에칭 백 공정이 불필요하므로, 에칭백에 기인한 공정 분산이 사라지며 제조 마진을 향상시킨다. 더욱이, 2 폴리 하부의 단차는 이러한 방법에 어떠한 영향도 미치지 않기 때문에, 2 폴리 하부의 표면의 종래의 평탄화 공정이 전체적으로 불필요해지며, 그 공정을 상당히 감소시킨다. 어떠한 불편함도 없이 2 폴리의 재료로서 다공성 Si가 사용될 수 있다.
2 폴리(110) 형성 이후, 종래의 것과 동일한 방식으로 수소 어닐링이 적용되어 2 폴리(110)을 여전히 고저항화할 수도 있다.
2 폴리는 관통홀 내부에 채워지는 두께로 제조될 수도 있다. 관통홀 직경이 셀 크기의 조건으로부터 작게 제조되어야 하는 경우, 얇은 2 폴리는 관통홀을 채우기에 충분하며, 폴리 폴리 접촉부의 내부는 필연적으로 채워진다. 이 경우, 관통홀 내부의 저항은 층간막 박막화 기술에 의해 제어될 수 있다.
(f) 그 후, 전표면에 50 keV, 5 exp 12 내지 3 exp 13 atoms/㎠의 인 이온이 주입된다.
관통홀 내부의 저항은 관통홀 내부의 중앙부의 저항에 따라 결정되므로, 인 이온의 주입은 폴리 폴리 접촉부의 저항을 자유롭게 조절할 수 있게 한다. 폴리 Si의 고유 저항이 사용될 필요가 있는 경우, 인 주입 공정은 불필요하다. 메모리 트랜지스터에 대한 VT 전압 저하를 통해 동작 속도가 향상되는 경우, 고저항 부하의 저항이 불필요하게 높아지며 보존 불량이 발생되므로, 저항 제어의 가능성이 중요해진다.
더우기, 종래 기술에서, 관통홀이 2 폴리로 채워지기 때문에, 폴리 Si 막은 고저항 영역 내에서 두꺼워지므로, 이온 주입에 의해 저항 제어가 수행되는 경우, 가속화 에너지가 증가될 필요가 있다. 저항이 불순물 프로파일의 피크 부분이 아닌 테일 부분에서 결정되는 경우, 제조 분산이 커진다.
(g) 그 후, WSi와 같은 고용융점의 금속(111) 막이 약 300 내지 700Å의 두께로 형성된다. 이러한 공정은 불순물 이온 주입에 의해 저저항층이 형성되는 것과 같은 종래의 기술과 상이하며, 상부 층 WSi으로부터 불순물 확산에 기인한 저항변화는 무시할만한 레벨이 된다. 그러므로, 열 히스테리시스에 대한 제조 마진은 향상되며, 2 폴리막 박막화의 효과가 나타날 수 있다. 더우기, 이러한 금 속의 저항이 폴리 Si 저항보다 낮기 때문에, 전원선의 저항 감소가 효율적이다.
(h) 그 후, 2 폴리(110)은 임의의 형태로 패터닝된다. 제5도에 도시된 바와 같이, 2 폴리(204)의 레이아웃에서, 금속 접촉부(201)의 주변만이 제거될 필요가 있으며 미세 패터닝이 불필요하다. 따라서, 배선 사이의 단락 가능성은 크기 감소되어 생산 수율을 향상시킨다.
(i) 다음의 공정들은 종래 기술의 공정들과 크게 다르다. 즉, 본 실시예에서는 종래에서와 동일하게, 2 폴리(110)의 형성 후에 가해진 800℃ 이상의 열처리는 초단위로 제어가능한 RTA(Rapid Thermal Anneal)법을 사용하는 제어가 필요하다. 이것은 N채널 트랜지스터의 게이트 폴리 Si으로 도핑된 인 또는 비소 우너자가 폴리 폴리 접촉부로 확산되는 것을 방지하는 것이다. RTA법이 사용되더라도, 관통홀 하부의 폴리 Si는 약간의 불순물이 확산되어 저항이 감소되며, 접촉부의 하부가 고저항의 저항체인 종래 구조와 다르다.
이하, 제8도를 참조하여 제1 실시예와 관련된 반도체 장치의 다른 제조 방법을 설명하기로 한다.
이러한 방법은 제1 실시예의 공정 (a) 내지 (d)와 동일한 공정 방법으로 관통홀 개구가 형성된(a) 후, 650 내지 700℃, 2% 산소 주변 대기로 5분간 열처리 공정을 수행한(b) 후, 제1 실시예에서의 공정 (e) 및 그 후속 공정을 수행한다(c). 이러한 공정의 경우, 제8(b)도에 도시된 바와 같이, 관통홀 하부의 게이트 전극 ASix의 노출 부분(301)은 산화되어 고저항층이 안정하게 형성될 수 있다. 고저항층(301)은 제1 폴리 Si층으로부터의 인 확산을 방지하는 장벽으로서 기능한다.
상술된 설명에서, WSix가 2 폴리(110) 상의 고용융점의 금속(111)로서 사용되더라도, 티타늄 또는 코발트가 사용될 수도 있다.
2 폴리(110) 전표면 상에 제공된 WSi 또는 그와 같은 저저항 배선으로 인해, 후속 공정에 기인한 2 폴리 저항의 변화는 무시할 정도로 감소된다. 그러므로, 일부 분야에서 필요하다고 여겨졌던 열 산화막 또는 그와 같은 막에 의해 2 폴리 표면을 보호하기 위한 표면 보호막이 불필요하다.
주입되어 2 폴리 저항을 제어하디 위해 확산될 재료로서, 상기 P(인) 이외에 As(비소), Sb(안티몬) 또는 그와 같은 재료가 효율적이다. 그리고, 2 폴리막을 형성한 후, 수소(H2) 어닐링이 부하 저항을 높게 만든다.
관통홀의 개구 직경이 1/2 서브미크론 이하인 경우, 2 폴리가 관통홀을 채운다. 여기서, 에칭 백을 수행하지 않고 As가 표면 상에 주입될 때 2 폴리가 남겨지는 방식으로 저저항층이 형성될 수도 있다. 이 경우, 2 폴리막은 관통홀 직경의 1/2 이상의 두께가 되며, 접속홀의 상부가 필수적으로 평탄하지는 않지만 평탄화될 필요는 없다.
또한, 2 폴리를 성장하는 중에 산소(O2)를 도입하여 산소 누설에 대한 박막을 형성하는 것은 그레인 크기를 제어할 수 있게 한다. 일반적으로, O2누설층을 사용하면 폴리 접촉부의 저항을 증가시키기 쉬우며, 이러한 방식은 표준 SRAM을 제조하는 효율적인 방법이다.
그 후, 제2도 및 제9도를 참조하여 본 발명의 제2 실시예를 기술하기로 한다.
제2도에 도시된 바와 같이, 제2 실시예의 반도체 장치는 저저항막이 남겨진 그 측부에 관통홀을 갖는 폴리사이드 게이트(104a, 104b)의 제1 도전층, 저저항과 고용융점의 금속막 WSi(111)의 제2 도전층 및 제1 도전층과 제2 도전층 사이의 고저항 폴리 Si막을 포함한다.
제2 실시예의 반도체 장치의 제조 방법은 제9도에 도시되어 있다.
(a) 먼저, 약 4800Å의 소자 분리막(102)가 제1 실시예의 제6(a)도와 동일한 방식으로 N형 Si 기판(101) 상에 형성되며, VT 제어용의 채널 불순물이 주입된 후, 약 75Å의 게이트 산화막(103)이 형성된다.
제1 실시예의 이 단계에서, 직접 접촉 부분을 형성하기 위해 게이트 산화막의 선택적 에칭 공정이 필요하다. 이러한 선택적 에칭 공정이 없으면, 확산층 및 게이트 전극을 알루미늄 배선 Al을 통해 접속되어야 하며, 알루미늄 배선의 레이아웃은 제한된다. 3층 이상의 알루미늄 배선층이 불가능한 경우, 알루미늄 배선층을 통한 접속은 극히 어렵다. 그러나, 이 실시예에서, 직접 접촉부에 대한 선택적 에칭 공정이 불필요하다.
(b) 그 후, 게이트 전극(104a, 104b)이 패터닝되어 트랜지스터 영역을 형성한다. 게이트 전극(104a, 104b)는 규산화된 텅스텐(WSi) : 1500Å/폴리 Si : 1500Å이 박막화된 폴리사이드 구조 또는 티타늄 Ti 또는 코발트 Co를 사용하는 살리사이드 구조를 사용한다.
(c) 그 후, 비교적 저온에서 형성하기에 적합한 상압 CVD법을 사용하여 약 2000Å의 두께로 제1 산화막(108)이 형성된다. 그 후, 디비젼 일치 기술에 의해, 2 폴리 및 게이트 전극을 접속하기 위한 폴리 폴리 접촉부(109a)의 개구가 형성된다. 개구 직경은 게이트 전극보다 크다. 일반적으로, 직경은 길이 방향으로 약 1.0㎛로 설정되어야 한다. 폴리 폴리 접촉부가 형성되면, 산화막은 게이트 전극의 벽상에 사실상 남지 않는다.
(d) 그 후, CVD법을 사용하여, 약 670℃의 온도에서 제1 2 폴리(110)이 약 500Å까지 성장된다. 그 후, 30° 경사도로 회전 주입법에 의해 제1 2 폴리의 전표면 상에 약 1 exp 13 atoms/㎠의 이온이 주입된다. 게이트 전극 및 확산층은 이러한 동작에 의해 2 폴리(110)을 통해 접속된다.
(e) 그 후, 이방성 에칭(전표면 에칭)에 의해 전표면 상의 폴리 Si이 제거된다. 게이트 전극이 수직이기 때문에, 폴리 Si은 전체적으로 에칭 백되지 않고 게이트 전극의 측벽 상에 남게 된다. 잔여 부분은 게이트 전극과 확산층을 직접 접속하기 위한 직접 접촉부(106)으로서 기능한다. 더우기, 인 이온을 주입하기 위해 에너지를 최적화하면, 2 폴리(110) 및 실리콘 기판 계면 상에 존재하는 저연적으로 만들어진 산화막을 효율적으로 제거할 수 있다.
(f) 그 후, 제2 폴리 Si막이 1000 내지 2000Å까지 성장되며, 그 상부에 WSi와 같은 고용융점의 금속으로 약 400Å의 막이 형성된다. 그리하여, 제2층의 배선은 폴리사이드 구조가 된다. 제2의 성장 WSi 하의 폴리 Si막은 고저항 부하로서 기능한다.
후속 공정은 제1 실시예의 제6(h)도와 이후와 동일하다. 금속 접촉 주변의 폴리사이드만을 제거하면, 제2도의 메모리 셀이 완성된다.
N채널 트랜지스터용 게이트 폴리 Si 막 확산층에 도핑된 인 또는 비소 원소가 폴리 폴리 접촉부로 확산되는 것을 방지하기 위해, 2 폴리 형성 후 800℃ 이상의 열처리가 사용되는 경우, 이 실시예에서의 열처리는 초단위는 제어가능한 RTA법을 사용하여 제어할 필요가 있다.
그 후, 제3도 및 제10도를 참조하여, 제3 실시예의 반도체 장치를 설명하겠다.
제3도에 도시된 바와 같이, 제3 실시예의 반도체 장치에서, 게이트 전극 및 확산층용의 직접 접촉부(106)이 남게 되며, 이 실시예에서는 TiSi2(121)이 남게 된다.
제10도는 제3 실시예의 반도체 장치 제조 방법을 공정순으로 도시한 일련의 부분적 단면도이다.
이 방법의 (a) 내지 (c)는 제2 싱의 (a) 내지 (c)와 동일하며, 폴리 폴리 접촉부의 개구가 형성될 때까지의 공정을 보여준다.
(d) 그 후, 전표면 상에 50 keV, 약 1 exp 15 atoms/㎠의 AS(비소)가 주입된 후, 금속 티타늄(120) 막이 약 300Å 정도 형성된다. 그 후, 690℃에서 약 30초간 열처리가 수행되어, 실리콘 노출 부분에서만 폴리 폴리 접촉부 내부에 티타늄 실리사이드(TiSi2; 121)를 형성한다.
(e) 이러한 상태에서, 암모니아 및 과산화수의 혼합 용액에 침지하면 폴리 폴리 접촉부 내부의 TiSi2(121)만이 남게 되며 실리콘 산화막 상의 티타늄 막이 제거된다. TiSi2(121)은 게이트 전극과 확산층의 직접 접촉부로서 기능한다. 이것은 소위 살리사이드 공정과 같은 원리이다.
(f) 그 후, 870℃에서 약 10초간의 열처리가 수행되어 TiSi2(121)의 저항을 감소시킨 후, 제2 폴리 Si(110) 및 WSi(111)은 제2 실시예와 동일한 방식으로 형성된다.
그 후, 후속 공정은 제1 및 제2 실시예에서와 동일하며, 이러한 모든 공정 후에, 제3 실시예의 직접 접촉부를 형성하는 공정에서, TiSi2대신에 고용융점의 금속 스퍼터링 및 에칭 백이 수행된다. 이 경우, 고용융점의 금속의 평탄부만이 제거될 필요가 있다.
제1 실시예의 직접 접촉부를 형성하는 공정에서, 선택적 W 성장이 관통홀의 내부를 채울 수도 있다. W는 관통홀을 제외한 위치에서 성장되기 때문에, 최소 공정으로 직접 접촉부가 형성될 수 있다.
제2 및 제3 실시예에서, 폴리 폴리 접촉부 내부의 직접 접촉부(106)을 고용융점의 금속과 같은 도전성 재료로 완전히 채워, 관통홀 내부 전체가 도전성 재료로 채워진다. 특히, 폴리 폴리 접촉부가 작은 경우, 필연적으로 관통홀의 내부 전체가 도전성 물질로 채워지므로, 이러한 특징이 효율적이다.
직접 접촉부의 접속은 양측 대신에 게이트 전극의 한측에서만 이루어진다.
본 발명의 반도체 장치에서, 상술된 바와 같이 제2 도전층을 고용융점의 금속막 및 고저항 폴리 Si막이 박막화되는 구조로 구성하므로, 제2 도전막이 박막화될 필요가 없으며 제1 및 제2 도전막의 접속 영역의 저항이 쉽게 제어될 수 있다.
제1 도전층이 관통홀 내부의 표면이 산화된 저저항 도체, 고용융점의 금속 또는 상기 금 속의 금속 실리사이드이기 때문에, 상부 층으로부터 불순물의 확산에 기인한 저항 변화는 무시할 정도가 된다. 그러므로, 후속 공정에서 열 히스테리시스에 대한 제조 마진이 향상되며, 2 폴리막의 효율적으로 박막화된다. 금 속의 저항이 폴리 Si 저항체의 저항보다 작기 때문에, 전원선의 저항을 감소시키는 것이 효율적이다.
제2 도전층 상의 관통홀의 개구 직경이 제1 도전층의 쇼트 암(short arm)의 폭 이상이 되도록 구성되고, 관통홀 내부의 제1 도전층의 게이트 전극의 측벽은 저저항의 제3 도전층을 포함하며, 제3 도전층의 상부 영역은 고저항 실리콘막을 포함하기 때문에, 직접 접촉부에 대한 PR 공정은 Al 배선층의 수를 증가시키지 않고 제거되어, 메모리 셀이 고집적화될 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에 따르면, 제2 도전층은 제1 도전막 상의 절연층의 전표면 상에 관통홀을 채우지 않도록 폴리 Si막이 형성되어, 폴리 Si막의 표면 상에 고용융점의 금속막이 적층 구조로 형성된다. 그러므로 저저항층이 고용융점의 금속으로 형성되며, 폴리 Si 저항체보다 낮은 저항을 얻을 수 있으며, 저저항 배선으로부터 불순물의 확산은 무시될 수 있으며, 열 히스테리시스에 대한 제조 마진이 향상될 수 있다. 그리고, 폴리 Si막이 관통홀을 채우지 않도록 형성되기 때문에, 큰 직경의 관통홀이 형성된 때 이러한 방법이 적절히 사용될 수 있으며, 제2 도전막의 폴리 Si에 대한 에칭 백 공정이 제거되어 공정 감소 뿐만 아니라 제조 품질이 안정화될 수 있다.
폴리 Si막이 형성된 후, 폴리 Si막의 표면 상에 불순물 이온이 주입되어 제2 도전막 상에 전원선의 저항이 감소될 수 있다.
폴리 Si막을 형성하기 전에, 관통홀의 내부 표면 상의 제1 도전막의 표면을 산화하면 고저항층을 안정하게 형성할 수 있다.
폴리 Si막이 형성된 후, 및 저저항과 고용융점의 금속막이 형성되기 전에, 폴리 Si막에 수소 어닐링이 수행되어 부하 저항이 커질 수 있다.
제2 제조 방법에 따르면, 폴리 폴리 접촉부의 관통홀의 내부 전체가 고저항화를 방지할 수 있으며, 3층 이상의 알루미늄 배선이 불필요하다.

Claims (4)

  1. 실리콘 기판 상에 형성된 제1 도전막, 상기 제1 도전막 상에 형성된 절연층, 및 상기 절연층의 상부로부터 상기 절연층을 관통하는 관통홀(through-hole)을 통해 상기 제1 도전막을 전기적으로 접속된 제2 도전막을 포함하는 반도체 장치에 있어서, 상기 제2 도전막은 저저항과 고용융점의 금속막, 및 적어도 상기 제1 도전막과 접촉하는 영역을 갖도록 형성된 고저항의 폴리실리콘 막을 포함하는 적층 구조인 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제2 도전막은 고저항의 폴리실리콘층 및 저저항과 고용융점의 금속층을 포함하는 2층 구조이며, 상기 금속층은 상기 폴리실리콘층의 상층인 것을 특징으로 하는 반도체 장치.
  3. 실리콘 기판 상에 제1 도전막, 상기 제1 도전막 상에 형성된 절연층, 및 상기 절연층의 상부로부터 상기 절연층을 관통하는 관통홀을 통해 상기 제1 도전막에 전기적으로 접속된 제2 도전막을 포함하는 반도체 장치에 있어서, 상기 제2 도전막 상의 상기 관통홀의 개구 직경은 상기 제1 도전막의 쇼트 암(short arm) 방향의 폭보다 크며, 상기 관통홀 내부의 적어도 상기 제1 도전막인 게이트 전극의 측벽은 저저항의 제3 도전막을 포함하며, 고저항의 실리콘 막은 상기 제3 도전막의 상층인 것을 특징으로 하는 반도체 장치.
  4. 반도체 장치에 있어서, 제1 부분 및 제2 부분을 갖는 기판; 상기 기판의 상기 제1 부분 상에 형성된 필드 절연막; 상기 기판의 상기 제2 부분 상에 형성된 게이트 절연막; 상기 필드 절연막 및 상기 게이트 절연막 상에 선택적으로 형성된 제1 도전층; 상기 필드 절연막, 상기 게이트 절연막 및 상기 제1 도전층 상에 형성된 제1 절연층; 상기 제1 도전층의 표면을 노출하는, 상기 제1 절연층 내에 형성된 홀; 상기 홀 및 상기 제1 절연막의 전표면 상에 선택적으로 형성된 제2 도전층; 및 상기 제2 도전층 상에 선택적으로 형성된 고용융점의 금속을 포함하는 것을 특징으로 하는 반도체 장치.
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