JP5581106B2 - 半導体装置の作製方法 - Google Patents
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Description
本明細書に開示される発明は、半導体装置の作製方法に関する。
近年、絶縁基板上に設けられた半導体素子を転置する技術開発が進められている。このような技術として、例えば半導体素子と絶縁基板の間に分離層を設けて、当該分離層を除去することにより、半導体素子を絶縁基板から分離する技術がある（特許文献１及び特許文献２参照）。
また分離した薄膜集積回路を積層して、３次元化された半導体装置を作製する技術がある（特許文献３参照）。
上述のような分離工程を用いて分離した半導体素子を、別の素子に積層及び電気的に接続させるには、分離工程で外部への接続配線を露出させなければならない。接続配線を露出させるには、分離層と接続配線との界面で分離させる必要がある。
しかしながら、特に分離層と接続配線に金属膜を用いた場合、分離層と接続配線が密着性が強く、分離層と接続配線が分離しない恐れがある。また分離したとしても、分離した表面に接続配線が露出しない恐れがある。
また分離層と接続配線が密着性が強いと、半導体素子全体が基板から分離しない恐れがある。また分離したとしても、分離した表面に接続配線が露出しないので、別の素子を積層しても、電気的に接続できない恐れがある。そのため、立体的に作製された半導体装置を作製できない恐れがある。
接続配線を形成するために、絶縁層にまずスルーホールを形成する。そしてスルーホールの底面に分離層を露出させる。次いでスルーホール底部に露出した分離層に酸化工程を行う。これにより、露出した分離層表面と、接続配線との密着性を弱めることができる。
またスルーホール底部に露出した分離層への酸化工程によって、分離層表面と接続配線との密着性を弱めると、半導体素子全体を基板から完全に分離させることができる。このような接続配線を有する半導体素子層を積層させることによって、３次元化された半導体装置を作製することが可能である。
第１の基板上に、互いに密着性の弱い第１の層と第２の層を形成する。前記第２の層上に、第１の半導体素子層及び第１の絶縁層を形成する。前記第１の絶縁層中に、前記第１の層に達するスルーホールを形成する。前記スルーホール底部に露出した第１の層を酸化させる。前記第１の絶縁層上及び前記スルーホール内部に、前記第１の半導体素子層と電気的に接続される配線を形成する。前記第１の層と第２の層を分離する。これにより、前記第１の基板から、前記第２の層、前記第１の半導体素子層、前記第１の絶縁層、前記配線を分離して配線を露出させる。以上のようにして作製されることを特徴とする半導体装置の作製方法に関する。
第１の基板上に、互いに密着性の弱い第１の層と第２の層を形成する。前記第２の層上に、第１の半導体素子層及び第１の絶縁層を形成する。前記第１の絶縁層中に、前記第１の層に達するスルーホールを形成する。前記スルーホール底部に露出した第１の層を酸化させる。前記第１の絶縁層上及び前記スルーホール内部に、前記第１の半導体素子層と電気的に接続される配線を形成する。前記第１の層と第２の層を分離することにより、前記第１の基板から、前記第２の層、前記第１の半導体素子層、前記第１の絶縁層、前記配線を分離して配線を露出させる。さらに、第２の基板上に、互いに密着性の弱い第３の層と第４の層を形成する。前記第４の層上に、第２の半導体素子層を形成する。前記第３の層と第４の層を分離することにより、前記第２の基板から、前記第４の層、前記第２の半導体素子層を分離する。前記第２の半導体素子層と前記配線との間に、異方性導電接着剤を設ける。前記第１の半導体素子層と前記第２の半導体素子層は、前記異方性導電接着剤及び前記配線によって電気的に接続されている。以上のようにして作製されることを特徴とする半導体装置の作製方法に関する。
前記第１の層及び前記第３の層のそれぞれは、タングステン膜であり、前記第２の層及び前記第４の層それぞれは、酸化珪素膜である。
前記酸化工程は、過酸化水素水に浸す工程、あるいは、酸素プラズマを照射する工程である。
分離工程において、不完全な分離を抑制することができ、半導体装置の信頼性が低下することを抑制することができる。
以下、本明細書に開示された発明の実施の態様について、図面を参照して説明する。但し、本明細書に開示された発明は多くの異なる態様で実施することが可能であり、本明細書に開示された発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
なお本明細書に開示された発明において、半導体装置とは、半導体を利用することで機能する素子及び装置全般を指し、電子回路、表示装置、発光装置等を含む電気装置およびその電気装置を搭載した電子機器をその範疇とする。
［実施の形態１］
本実施の形態を、図１（Ａ）〜図１（Ｄ）、図２（Ａ）〜図２（Ｃ）を用いて説明する。
本実施の形態を、図１（Ａ）〜図１（Ｄ）、図２（Ａ）〜図２（Ｃ）を用いて説明する。
まず、基板３０１上に、互いに密着性の弱い第１の層３１１及び第２の層３１２を積層する。後述する基板３０１と半導体素子層３０２の分離工程は、第１の層３１１と第２の層３１２を界面から分離することにより行われる。
第１の層３１１及び第２の層３１２は、例えば、金属膜と酸化珪素膜などが挙げられる。具体的には、第１の層３１１としてタングステン膜やモリブデン膜、第２の層３１２として酸化珪素膜を、スパッタリング法により成膜してもよい。また、成膜時は密着性が低くなくても、成膜後に処理を加えることにより、密着性が低下する膜の組み合わせでもよい。例えば、第１の層３１１として非晶質珪素膜及び第２の層３１２として酸化珪素膜を積層し、成膜後に加熱または基板３０１の裏面からレーザビームを照射すると、非晶質珪素膜が結晶化され、結晶化された珪素膜と酸化珪素膜の密着性が低下する。
次に、第１の層３１１及び第２の層３１２上に、下地層３０４、島状半導体膜３２１、ゲート絶縁膜３２２、ゲート電極３２４、サイドウォール３２３ａ、サイドウォール３２３ｂ、島状半導体膜３３１、ゲート絶縁膜３３２、ゲート電極３３４、サイドウォール３３３ａ、サイドウォール３３３ｂを形成する。島状半導体膜３２１及び島状半導体膜３３１には、それぞれ一導電型を付与する不純物元素が含まれており、必要に応じてチャネル形成領域、高濃度不純物領域、低濃度不純物領域が形成される。
島状半導体膜３２１、ゲート絶縁膜３２２、ゲート電極３２４、サイドウォール３２３ａ、サイドウォール３２３ｂ、島状半導体膜３３１、ゲート絶縁膜３３２、ゲート電極３３４、サイドウォール３３３ａ、サイドウォール３３３ｂを覆って、保護層３０５が形成される（図１（Ａ）参照）。
保護層３０５上に、絶縁膜３０７が形成される。また、第２の層３１２、下地層３０４、保護層３０５、絶縁膜３０７の積層中に、スルーホール３１５を形成する。
ここで、スルーホール３１５が第１の層３１１まで貫通してしまうと、後に分離工程が行えなくなる恐れがある。そのため、第１の層３１１を除去しないようにスルーホール３１５を形成する。
次に、スルーホール３１５の底面に露出している第１の層３１１の表面を酸化させる。第１の層３１１の表面を酸化させるためには、過酸化水素水等の酸化力を有する溶液に浸す、あるいは、酸素プラズマを照射する（「Ｏ２アッシング」ともいう）等の方法を用いればよい。特にスルーホール３１５の底面の径が小さい場合は、過酸化水素水等の酸化力を有する溶液がスルーホール３１５の内部に進入しない恐れがあるため、酸素プラズマを照射することが望ましい（図１（Ｂ）参照）。
次いで、スルーホール３１５を介して第１の層３１１に接する配線３０６を形成する（図１（Ｃ）参照）配線３０６はアルミニウム、チタンとアルミニウムの積層、銅のいずれかを含んでよい
次に、保護層３０５及び絶縁膜３０７中に、島状半導体膜３２１及び島状半導体膜３３１に達するコンタクトホールを形成する。コンタクトホールを介して、島状半導体膜３２１に接する配線３１６ａ及び配線３１６ｂ、並びに、島状半導体膜３３１に接する配線３１６ｂ及び配線３１６ｃが形成される。なお、配線３１６ｃは、配線３０６と電気的に接続されている。
以上により、島状半導体膜３２１、ゲート絶縁膜３２２、ゲート電極３２４、サイドウォール３２３ａ、サイドウォール３２３ｂ、配線３１６ａ、配線３１６ｂを有する薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ））３２５ａ、並びに、島状半導体膜３３１、ゲート絶縁膜３３２、ゲート電極３３４、サイドウォール３３３ａ、サイドウォール３３３ｂ、配線３１６ｂ、配線３１６ｃを有するＴＦＴ３２５ｂが形成される。本実施の形態では、下地層３０４、ＴＦＴ３２５ａ、ＴＦＴ３２５ｂ、保護層３０５、絶縁膜３０７の積層を半導体素子層３０２と呼ぶ。また、基板３０１及び半導体素子層３０２を総じて、積層構造体３４１と呼ぶこととする（図１（Ｄ）参照）。
次に、半導体素子層３０２上に平坦化膜３０３を形成する（図２（Ａ）参照）。平坦化膜３０３は、例えばエポキシ樹脂のような有機樹脂を用いればよい。
次いで平坦化膜３０３の表面上に、後の工程で除去可能な支持基板３０９を、接着剤３０８を用いて貼り合わせる。
支持基板３０９として、柔軟性のあるフレキシブル基板を用いると、基板３０１から半導体素子層３０２等を分離する際に、半導体素子層３０２等を傷つけることなく効率よく工程を進めることができる。また、接着剤３０８は、熱可塑性樹脂や光可塑性樹脂を用いることができる。
次いで、半導体素子層３０２及び配線３０６を基板３０１から分離させる工程を行う（図２（Ｂ）参照）。この分離工程は、第１の層３１１と第２の層３１２を、第１の層３１１と第２の層３１２の界面から分離することから行われる。第１の層３１１は基板３０１に残留し、第２の層３１２は剥離された半導体素子層３０２側に付着する。このようにして半導体素子層３０２及び配線３０６を基板３０１から分離すると、基板３０１と接していた面には、配線３０６が露出していることになる。
次いで支持基板３０９を除去する（図２（Ｃ）。可能であれば接着剤３０８も除去してもよい。
以上の作製工程により、配線３０６を露出させた半導体装置を作製することができる。
［実施の形態２］
本実施の形態を、図３（Ａ）〜図３（Ｂ）、図８（Ａ）〜図８（Ｂ）、図９（Ａ）〜図９（Ｄ）を用いて説明する。
本実施の形態を、図３（Ａ）〜図３（Ｂ）、図８（Ａ）〜図８（Ｂ）、図９（Ａ）〜図９（Ｄ）を用いて説明する。
まず実施の形態１の図１（Ａ）〜図１（Ｄ）、図２（Ａ）〜図２（Ｂ）に述べる作製工程に基づいて、半導体素子層３０２及び配線３０６を基板３０１から分離させる工程を行う。なお図３（Ａ）と図２（Ｂ）は同じ図面である。
次いで、分離した第２の層３１２、半導体素子層３０２、配線３０６を、新たに積層構造体３４３とアニソルム等の異方性導電接着剤３４２を用いて貼り合わせる（図３（Ｂ）参照）。積層構造体３４３は図１（Ｄ）や図３（Ｂ）に示す積層構造体３４１と同一でも異なっていても良い。以上の工程により、半導体素子層３０２と、新しく貼り合わせた積層構造体３４３中の半導体素子層３６０は、異方性導電接着剤３４２により電気的に接続される。ただし、新たな積層構造体３４３が最下層に配置される場合は、スルーホール３５５、配線３５６は形成しなくてもよい。
次いで、新しく貼り合わせた積層構造体３４３中の第１の層３５１及び第２の層３５２を、それらの界面から分離することにより、新しく貼り合わせた積層構造体３４３中の基板３５０及び第１の層３５１と、第２の層３５２、半導体素子層３０２、３６０の積層体、接着剤３０８、支持基板３０９を分離する（図８（Ａ）参照）。
露出した第２の層３５２をフレキシブル基板３４５と貼り合わせ、支持基板３０９を分離する（図８（Ｂ）参照）。
あるいは、別の作製方法で図８（Ｂ）に示す構造と同様の構造を得る方法を以下に述べる。まず、新たに積層構造体３４３を作製し、積層構造体３４３上に、接着剤３５８及び支持基板３５９を設ける（図９（Ａ）参照）。
次いで、積層構造体３４３中の基板３５０及び第１の層３５１と、第２の層３５２、半導体素子層３６０、接着剤３５８、支持基板３５９を分離する（図９（Ｂ）参照）。
分離した第２の層３５２、半導体素子層３６０、接着剤３５８、支持基板３５９から、接着剤３５８及び支持基板３５９を除去し、配線３６６ａ、配線３６６ｂ、配線３６６ｃ、配線３５６を露出させる。次いで、第２の層３５２をフレキシブル基板３４５に貼り合わせる。
次いで、図２（Ａ）の工程で基板３０１及び第１の層３１１を分離した、第２の層３１２、半導体素子層３０２、配線３０６、接着剤３０８と、新たに作製したフレキシブル基板３４５、第２の層３５２、半導体素子層３６０、配線３５６を、異方性導電接着剤３４２で貼り合わせることにより、図９（Ｄ）に示す半導体装置を作製してもよい。なお図９（Ｄ）と図８（Ｂ）は同じ図面である。
以上により配線３０６により互いに電気的に接続された半導体素子を有する３次元化された半導体装置を作製することができる。
本実施例を、図４（Ａ）〜図４（Ｅ）、図５（Ａ）〜図５（Ｂ）、図６（Ａ）〜図６（Ｂ）、図７（Ａ）〜図７（Ｂ）を用いて説明する。
まず基板４０１上に第１の層４０２、第２の層４０３、絶縁層４０５を形成する（図４（Ａ）参照）。本実施例では、第１の層４０２として、タングステン膜をスパッタ法にて形成する。また、第２の層４０３として酸化珪素膜を形成する。さらに絶縁層４０５として、酸素を含む窒化珪素膜及び酸化珪素膜を積層した積層膜を用いる。
絶縁層４０５及び第２の層４０３にスルーホール４０６ａ及びスルーホール４０６ｂを、ドライエッチング法にて形成する。本実施例では、スルーホール４０６ａ及びスルーホール４０６ｂを総じて、スルーホール４０６と呼ぶこととする。
スルーホール４０６底面に露出している第１の層４０２に、酸化工程としてＯ２アッシングを行う。これにより、スルーホール４０６底面に露出している第１の層４０２の一部が除去される（図４（Ｃ）参照）。
絶縁層４０５上及びスルーホール４０６内部に、配線４０７を形成する。次いで絶縁層４０５及び配線４０７上に、絶縁層４０８を形成する（図４（Ｄ）参照）。
絶縁層４０８上に平坦化膜４０９を形成し、平坦化膜４０９上に後に除去できる支持基板４１１を貼り合わせる。次いで、絶縁層４０５、配線４０７、絶縁層４０８、平坦化膜４０９、支持基板４１１を、基板４０１から分離する（図４（Ｅ）参照）。この分離工程は、第１の層４０２と第２の層４０３の界面を分離することにより行われる。
ここで、Ｏ２アッシングを行ってから分離工程を行ったものと、Ｏ２アッシングを行わないで分離工程を行ったものを比較したものを、図６（Ａ）〜図６（Ｂ）に示す。
図６（Ａ）に示す基板にはＯ２アッシングを行わないで分離工程を行い、図６（Ｂ）に示す基板にはＯ２アッシングを行った後分離工程を行っている。図６（Ａ）に示す基板には、分離がうまくいかず、基板上に分離すべき材料が残ってしまった領域が存在することが分かる。
分離工程において、第１の層４０２と配線４０７の分離が行われないと、配線４０７の一部と共に、配線４０７の周りに存在する絶縁層４０８の一部が、第１の層４０２に貼り付いたまま基板４０１側に残ってしまう（図５（Ａ）参照）。
図５（Ａ）では、第１の層４０２に貼り付いた配線４０７の一部を領域４２１ｂ、第１の層４０２に貼り付いた配線４０７の一部及び絶縁層４０８の一部を領域４２１ａとし、領域４２１ａ及び領域４２１ｂを総じて領域４２１とする。領域４２１ａの拡大図を図５（Ｂ）に示す。領域４２１ａには、配線４０７の一部である配線４２７、絶縁層４０８の一部である絶縁層４２８が含まれている。このように、本来分離されるべき配線４２７及び絶縁層４２８が基板４０１上に残ってしまうため、素子として機能しない恐れがある。
図７（Ａ）及び図７（Ｂ）に、Ｏ２アッシングを行なわず、分離工程で分離できずに基板４０１上に残った領域のＳＥＭ写真を示す。
図７（Ａ）において、配線４０７の一部である配線４２７が基板４０１上に残存している。図７（Ｂ）は図７（Ａ）の拡大写真であるが、配線４２７が基板４０１上に残っていることが鮮明に示されている。
３０１ 基板
３０２ 半導体素子層
３０３ 平坦化膜
３０４ 下地層
３０５ 保護層
３０６ 配線
３０７ 絶縁膜
３０８ 接着剤
３０９ 支持基板
３１１ 第１の層
３１２ 第２の層
３１５ スルーホール
３１６ａ 配線
３１６ｂ 配線
３１６ｃ 配線
３２１ 島状半導体膜
３２２ ゲート絶縁膜
３２３ａ サイドウォール
３２３ｂ サイドウォール
３２４ ゲート電極
３２５ａ ＴＦＴ
３２５ｂ ＴＦＴ
３３１ 島状半導体膜
３３２ ゲート絶縁膜
３３３ａ サイドウォール
３３３ｂ サイドウォール
３３４ ゲート電極
３４１ 積層構造体
３４２ 異方性導電接着剤
３４３ 積層構造体
３４５ フレキシブル基板
３５０ 基板
３５１ 第１の層
３５２ 第２の層
３５５ スルーホール
３５６ 配線
３５８ 接着剤
３５９ 支持基板
３６０ 半導体素子層
３６６ａ 配線
３６６ｂ 配線
３６６ｃ 配線
４０１ 基板
４０２ 第１の層
４０３ 第２の層
４０５ 絶縁層
４０６ スルーホール
４０６ａ スルーホール
４０６ｂ スルーホール
４０７ 配線
４０８ 絶縁層
４０９ 平坦化膜
４１１ 支持基板
４２１ 領域
４２１ａ 領域
４２１ｂ 領域
４２７ 配線
４２８ 絶縁層
３０２ 半導体素子層
３０３ 平坦化膜
３０４ 下地層
３０５ 保護層
３０６ 配線
３０７ 絶縁膜
３０８ 接着剤
３０９ 支持基板
３１１ 第１の層
３１２ 第２の層
３１５ スルーホール
３１６ａ 配線
３１６ｂ 配線
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３２１ 島状半導体膜
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３２３ａ サイドウォール
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３３１ 島状半導体膜
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３４２ 異方性導電接着剤
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３５６ 配線
３５８ 接着剤
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４０１ 基板
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４０３ 第２の層
４０５ 絶縁層
４０６ スルーホール
４０６ａ スルーホール
４０６ｂ スルーホール
４０７ 配線
４０８ 絶縁層
４０９ 平坦化膜
４１１ 支持基板
４２１ 領域
４２１ａ 領域
４２１ｂ 領域
４２７ 配線
４２８ 絶縁層
Claims (1)
- 基板上に、タングステンまたはモリブデンを有する第１の層を形成し、
前記第１の層上に、酸化珪素を有する第２の層を形成し、
前記第２の層上に、半導体素子を形成し、
前記半導体素子上に、第１の絶縁層を形成し、
前記第１の絶縁層を貫通し、前記第１の層に達するスルーホールを形成し、
前記スルーホールの底部において露出した前記第１の層を酸化させ、
前記第１の絶縁層上及び前記スルーホール内部に、前記半導体素子と電気的に接続され、アルミニウム、または、チタンとアルミニウムの積層、または、銅を有する配線を形成した後、
前記第１の層と前記第２の層とを、前記第１の層と前記第２の層との界面から分離することによって、前記スルーホールの底部において前記配線の一部の領域を露出させ、
前記領域に接するように、異方性導電接着材を設けることを特徴とする半導体装置の作製方法。
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