CN101868858A - 半导体装置、其制造方法和显示装置 - Google Patents

半导体装置、其制造方法和显示装置 Download PDF

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Abstract

本发明提供一种半导体装置、其制造方法和显示装置，该半导体装置在同一个面内设置有多个可控制阈值的MOS晶体管并且能够容易地制作。本发明的半导体装置在同一个面内设置有多个MOS晶体管，该多个MOS晶体管分别具有半导体活性层、栅极绝缘膜和栅极电极的叠层结构，上述半导体装置具有：叠层在上述半导体活性层的与上述栅极电极相反的一侧的绝缘层；和叠层在上述绝缘层的与上述半导体活性层相反的一侧，并且以跨越上述多个MOS晶体管中的至少两个MOS晶体管配置的导电性电极。

Description

半导体装置、其制造方法和显示装置
技术领域
本发明涉及半导体装置、其制造方法和显示装置。更详细而言，涉及适用于液晶显示装置、有机电致发光显示装置等显示装置的半导体装置、其制造方法和显示装置。
背景技术
半导体装置是具有利用半导体的电特性的能动元件的电子装置，广泛应用于例如音频设备、通信设备、计算机和家用电器等。其中，具有薄膜晶体管(以下也称为“TFT”)、MOS(Metal OxideSemiconductor：金属氧化物半导体)晶体管等三端子能动元件的半导体装置，在有源矩阵型液晶显示装置(以下也称为“液晶显示器”)、有机电致发光显示装置(以下也称为“有机EL显示器”)等显示装置中，作为对按每个像素设置的开关元件、对各像素进行控制的控制电路等使用。
近年来，作为与显示装置有关的技术，使驱动电路、控制电路这样的周边驱动电路等与像素部一体化的液晶显示器、即所谓的整体(monolithic)液晶显示器(以下也称为“系统液晶”)引起关注。根据在这样的系统液晶中使用的半导体装置，因为在同一基板上同时形成像素部的开关元件和周边驱动电路，所以能够大幅消减部件个数的同时，能够消减液晶显示器的组装工序、检查工序，因此能够消减制造成本和提高可靠性。
此外，对于液晶显示装置等显示装置，强烈要求低耗电量化、图像显示的高分辨率化和高速化这样的高性能化。进一步，还要求系统液晶的周边驱动器的省空间化。因此，对于在显示装置中使用的半导体装置，强烈要求各元件进一步微小化，为了在有限的面积内形成较多元件，在周边驱动电路中要求亚微米级的设计规则，即要求集成电路级别的微小的图案精度。此外，在构成周边驱动电路的半导体元件中，要求提高半导体活性层的载流子的迁移率，为了实现这一点，也需要元件的微小化。
但是，在现有的在玻璃基板上直接形成半导体装置的制造工艺中，由于玻璃基板的耐热性不够充分，因此在制作工艺中的热处理工序中，玻璃基板上可能发生变形，从而不能按亚微米级形成期望的电路图案。此外，在系统液晶等液晶显示装置的制造中使用的玻璃基板的大小不断向大型化发展，以致在制造工艺中更容易发生玻璃基板面内的变形。
对此，使用在SOI(Silicon On Insulator：硅绝缘体)基板上形成有驱动集成电路的集成电路芯片，将驱动集成电路转印在液晶显示器的基板上的技术引起关注，其中，该SOI基板在绝缘层上设置有单晶硅层。通过在SOI基板上形成晶体管等器件，能够降低寄生电容并能够提高绝缘电阻，从而能够实现器件的高性能化、高集成化。因此，能够实现具有由高性能化和高集成化的器件构成的周边驱动电路的显示装置。
此外，在SOI基板上，从提高器件的动作速度并进一步降低寄生电容的观点出发，优选使单晶硅层的膜厚较薄。作为SOI基板的制造方法，一般已知有利用机械研磨、化学性机械研磨、多孔硅的方法等。其中提案有智能剥离(Smartcut)方法，即，向半导体基板内离子注入氢，在与其它的基板贴合后，通过进行热处理而沿着氢注入层分离半导体基板，转印在其它的基板上(例如，参照非专利文献1和2)。根据此技术，能够形成在绝缘层的表面形成有单晶硅层的SOI基板。而且，通过在这样的结构的基板上形成MOS晶体管，因为能够降低寄生电容并能够提高绝缘电阻，从而能够实现器件的高性能化、高集成化。
此外，作为减少半导体装置的待机时的耗电量的技术，公开有在半导体薄膜的两侧分别设置栅极电极，向第一栅极电极施加逻辑信号，向第二栅极电极施加阈值控制信号的半导体装置(例如参照专利文献1)。此外，作为大幅提高薄膜晶体管的动作速度、保持特性等的技术，公开有一种薄膜晶体管电路，其在栅极电极与导电性电极之间设置活性层的沟道区域，并以与栅极电极相对的方式配置有导电性电极(例如参照专利文献2)。进一步，作为与SOI基板相关的技术，公开有一种半导体集成电路的制造方法(例如参照专利文献3)、和一种半导体装置(例如参照专利文献4)，其中，该半导体集成电路的制造方法具有隔着绝缘膜在半导体层的背面侧形成栅极电极的工序，该半导体装置具有以与晶体管元件的沟道形成区域匹配的方式形成于表面绝缘膜上的追加的栅极电极。
非专利文献1：M.Bruel，《SOI技术(Silicon on insulator materialtechnology)》，Electronics Letters，美国，1995年，第31卷，第14号，第1201-1202页。
非专利文献2：Michel Bruel，及其他三人，《スマ一トカツト：水素注入とウエハ一接合を基にした新いSOI技術(Smart-cut：A NewSilicon On Insulator Material Technology Based on Hydrogen Implantationand Wafer Bonding)》，Japanese Journal of Applied Physics，日本，1997年，第36卷，第3B号，第1636-1641页。
专利文献1：日本特开2004-319999号公报
专利文献2：日本特开平9-73102号公报
专利文献3：日本特开2005-183622号公报
专利文献4：日本特开2001-77377号公报
但是，在如智能剥离法那样向半导体基板离子注入含氢的剥离用物质而进行集成电路的转印和半导体基板的分离薄膜化的方法中，存在如下问题：由于注入的氢离子而引起受主不活性化、或产生热施主(thermal donor)等，从而使得MOS晶体管的阈值负转移。
对此，根据专利文献1～4记载的技术，虽然通过以与晶体管的栅极电极相对的方式配置追加的栅极电极或导电性栅极能够控制MOS晶体管的阈值，但是需要针对各个晶体管形成追加的栅极电极或导电性电极，在制造工序中需要精密的对准。因此，在容易地制造具有可控制这样的阈值的MOS晶体管的半导体装置这一方面存在改善的余地。
发明内容
本发明是鉴于上述现状而完成的，其目的在于，提供一种在同一个面内设置有多个可控制阈值的MOS晶体管且能够容易地制作的半导体装置、其制造方法和显示装置。
本发明的发明者对在同一个面内设置有多个可控制阈值的MOS晶体管且能够容易地制作的半导体装置、其制造方法和显示装置进行探讨后，着眼于在MOS晶体管的栅极电极之外配置用于控制阈值的导电性电极的技术。而且发现，通过至少跨越两个MOS晶体管配置导电性电极，不需要精密的对准便能够形成导电性电极，想到能够出色地解决上述问题从而完成了本发明。
即，本发明是一种半导体装置，其在同一个面内设置有多个MOS晶体管，该多个MOS晶体管各自具有半导体活性层、栅极绝缘膜和栅极电极的叠层结构，上述半导体装置具有：叠层在上述半导体活性层的与上述栅极电极相反的一侧的绝缘层；和叠层在上述绝缘层的与上述半导体活性层相反的一侧，并且跨越上述多个MOS晶体管中的至少两个MOS晶体管配置的导电性电极。
以下详细叙述本发明。
上述导电性电极是在MOS晶体管的栅极电极之外设置的电极，通过向该导电性电极施加固定电压，并与栅极电极独立地进行控制，能够控制MOS晶体管的阈值。此外，上述导电性电极以一并覆盖彼此相邻的至少两个MOS晶体管的方式形成，因此能够一并控制多个MOS晶体管的阈值。这样，上述导电性电极不是作为控制各个MOS晶体管的栅极电极而使用的部件，而是用于一并矫正多个MOS晶体管的特性而设置的部件。因此，由于不需要精密的对准便能够形成导电性电极，从而能够容易地实现本发明的半导体装置。
这样，本发明也可以是一种半导体装置，其在同一个面内设置有多个MOS晶体管，该多个MOS晶体管各自具有半导体活性层、栅极绝缘膜和栅极电极的叠层结构，上述半导体装置具有：叠层在半导体活性层的与栅极电极相反的一侧的绝缘膜；和叠层在上述绝缘膜的与半导体活性层相反的一侧，并且至少跨越两个MOS晶体管配置的导电性电极。
另外，上述MOS晶体管既可以是被称为MOSFET(Metal OxideSemiconductor Field Effect Transistor：金属氧化物半导体场效应管)的晶体管，也可以是被称为MIS(Metal Insulator Semiconductor：金属绝缘半导体)的晶体管。此外，上述栅极电极既可以是金属以外的导电体，也可以是例如多晶硅等。而且，上述栅极绝缘膜既可以是氧化物，也可以是氧化物以外的绝缘体。
另外，作为本发明的半导体装置的结构，只要上述的构成要素为必须形成的要素，并无特别限定其它的构成要素，则既可以包括也可以不包括其它的构成要素。
下面详细说明本发明的半导体装置的优选方式。另外，也可以适当地组合使用以下所示的各种方式。
本发明的半导体装置适用于在支撑基板上转印有集成电路的器件。即，优选以下方式(以下也称为“第一方式”)：上述半导体装置具有支撑基板和设置于上述支撑基板上的集成电路，上述多个MOS晶体管是形成于上述集成电路的MOS晶体管，并且从上述支撑基板一侧依次配置有上述栅极电极、上述栅极绝缘膜和上述半导体活性层。由此，针对形成于集成电路的MOS晶体管，能够容易地形成导电性电极。
另外，上述集成电路也可以是被称为集成电路芯片的集成电路。此外，形成于上述集成电路的MOS晶体管的数量只要在两个以上即可，并无特别限定。即，并无特别限定上述集成电路的规模，上述集成电路也可以是大规模集成电路(Large Scale Interation；LSI)。
此外，在上述支撑基板上，既可以形成集成电路以外的部件，也可以形成TFT。由此，因为能够使具有与体硅(bulk silicon)同等的性能的电路组和在支撑基板上制作的多晶硅TFT共存，所以能够在系统液晶等显示装置中适当地使用本发明的半导体装置。
上述导电性电极也可以是以覆盖由多个PMOS晶体管构成的PMOS晶体管组的方式。由此，能够精密地控制由PMOS晶体管组构成的整个电路的阈值。这样，也可以为如下方式：上述多个MOS晶体管包括多个PMOS晶体管，上述导电性电极覆盖由上述多个PMOS晶体管构成的PMOS晶体管组。
上述导电性电极也可以是以覆盖由多个NMOS晶体管构成的NMOS晶体管组的方式。由此，能够精密地控制由NMOS晶体管组构成的整个电路的阈值。这样，也可以为如下方式：上述多个MOS晶体管包括多个NMOS晶体管，上述导电性电极覆盖由上述多个NMOS晶体管构成的NMOS晶体管组。
也可以是如下方式，即，上述导电性电极将由多个PMOS晶体管构成的PMOS晶体管组和由多个NMOS晶体管构成的NMOS晶体管组彼此独立地覆盖的方式。由此，因为能够利用PMOS晶体管组和NMOS晶体管组向导电性电极施加不同的电压，所以能够精密且同时地控制由各个MOS晶体管组构成的电路的阈值。这样，也可以为如下方式：上述多个MOS晶体管包括多个PMOS晶体管和多个NMOS晶体管，上述导电性电极将由上述多个PMOS晶体管构成的PMOS晶体管组和由上述多个NMOS晶体管构成的NMOS晶体管组彼此独立地覆盖。
也可以是上述导电性电极以一并覆盖在同一工艺中形成的全部MOS晶体管的方式。由此，能够同时控制在同一工艺中形成的全部MOS晶体管的阈值，并能够修正在同一制造工艺中受到的对阈值的影响。这样，也可以为如下方式：上述导电性电极一并覆盖上述多个MOS晶体管中的在同一工艺中形成的全部MOS晶体管。
也可以是上述导电性电极以由多个MOS晶体管构成的电路块为单位配置的方式。由此，能够以电路块为单位控制多个晶体管的阈值。这样，也可以是上述导电性电极以由上述多个MOS晶体管中的多个MOS晶体管构成的电路块为单位配置。
也可以是如下的方式：上述半导体装置具有配置在比上述半导体活性层更靠上述支撑基板一侧的第一配线，和配置在上述绝缘层的与上述半导体活性层相反的一侧的第二配线，上述导电性电极与上述第二配线配置在同一层。由此，因为能够同时形成导电性电极和第二配线，所以能够简化制造工序。
也可以是如下的方式：上述半导体装置具有配置在比上述半导体活性层更靠上述支撑基板一侧的第一配线，和配置在上述绝缘层的与上述半导体活性层相反的一侧的第二配线，上述导电性电极配置在上述第二配线的下层。由此，因为能够在更接近半导体活性层的位置配置导电性电极，所以通过导电性电极能够提高控制MOS晶体管的特性的效果。此外，通过使导电性电极与半导体活性层接近，能够利用导电性电极更有效地遮蔽外部光。其结果是，能够减少MOS晶体管的光泄漏电流。另外，在本说明书中，下层意味着离支撑基板更近的层。
也可以是如下的方式：上述半导体装置具有配置在比上述半导体活性层更靠上述支撑基板一侧的第一配线，和配置在上述绝缘层的与上述半导体活性层相反的一侧的第二配线，上述导电性电极配置在上述第二配线的上层。由此，因为能够容易地使导电性电极与半导体活性层之间的绝缘膜较厚，所以能够容易地改善MOS晶体管的S值。另外，在本说明书中，上层意味着离支撑基板更远的层。
优选上述第一配线为连接电路块内的MOS晶体管间的配线，即源极·漏极配线。另一方面，优选上述第二配线为连接电路块与电路块的外部的配线。另外，上述第二配线也可以是连接在相同集成电路内形成的不同电路块的配线。此外，上述第二配线因为是与第一配线电连接而得到的配线，因此，第二配线也可以是被称为源极·漏极配线的配线。
也可以是如下方式，即，上述半导体装置具有配置在导电性电极的上层的上层配线，上述导电性电极由上层配线控制的方式，但是更优选上述半导体装置具有配置在上述导电性电极的下层的下层配线，上述导电性电极由上述下层配线进行控制的方式。由此，与利用上层配线控制导电性电极的方式相比，能够使半导体装置的厚度较薄。即，能够实现半导体装置的薄型化。
也可以是如下的方式：上述半导体装置具有在俯视时至少一部分与上述导电性电极重叠的配线，上述导电性电极在电绝缘的状态下配置的同时，由上述配线控制。由此，因为能够如浮栅极那样控制导电性电极，所以能够利用导电性电极与配线的耦合电容控制MOS晶体管的阈值。此外，能够省略用于连接导电性电极与配线的接触孔形成工序。
优选上述导电性电极在俯视时至少覆盖两个MOS晶体管的各沟道区域的方式。由此，能够更可靠地利用导电性电极进行MOS晶体管的阈值的控制。这样，也可以为如下方式：上述导电性电极在俯视时覆盖上述多个MOS晶体管内的至少两个MOS晶体管的各沟道区域。
上述支撑基板也可以是玻璃基板。由此，因为能够使支撑基板透明，所以能够将本发明的半导体装置适当地使用在液晶显示装置等显示装置中。此外，一般而言，玻璃基板与集成电路芯片相比非常大，与集成电路的芯片用的曝光装置相比，玻璃基板用的曝光装置对准精度差，因此，以高精度的对准针对转印在玻璃基板上的集成电路中的MOS晶体管图案形成导电性电极非常困难。对此，因为本发明的半导体装置在导电性电极的图案形成中不需要对准，所以对设置在这样的玻璃基板上的半导体装置也能够适合地使用。
本发明还涉及半导体装置的制造方法，上述制造方法包括：在上述支撑基板上转印形成有上述多个MOS晶体管的上述集成电路的转印工序；在被转印的上述多个MOS晶体管的上述半导体活性层上形成上述绝缘层的工序；和以跨越被转印的上述多个MOS晶体管中的至少两个MOS晶体管的方式在上述绝缘层上形成上述导电性电极的工序。由此，在形成于集成电路的多个MOS晶体管上不需要精密的对准精度就能够配置导电性电极。即，能够容易地制造上述第一方式的半导体装置。
这样，本发明的半导体装置的制造方法也可以是如下的方式：该半导体装置的制造方法包括：在支撑基板上转印形成有多个MOS晶体管的集成电路的转印工序；在被转印的多个MOS晶体管的半导体活性层上形成绝缘层的工序；和以跨越被转印的多个MOS晶体管中的至少两个MOS晶体管的方式在绝缘层上形成导电性电极的工序。
另外，作为本发明的半导体装置的制造方法，只要上述工序作为必须的工序包括在内，并无特别限定其它的工序，既可以包括，也可以不包括其它的工序。
下面详细说明本发明的半导体装置的制造方法的优选方式。
上述半导体装置的制造方法也可以包括：在上述转印工序之前，向形成于上述集成电路的上述多个MOS晶体管离子注入含氢的剥离用物质的工序。如上所述，在以智能剥离法实施集成电路的转印和半导体基板的分离薄膜化的情况下，MOS晶体管的阈值特别容易转移(负转移)，但根据本发明，能够有效地控制该负转移。
另外，作为上述剥离用物质，只要是能够使半导体基板(优选硅基板)薄膜化的物质即可，并无特别限定，例如，除了氢以外，还可以包括氦(He)、氖(Ne)等惰性元素。
本发明还是一种设置有本发明的半导体装置或根据本发明的半导体装置的制造方法制造的半导体装置的显示装置。由此，因为能够在显示装置中装载设置有在动作速度方面优越的高密度的集成电路的半导体装置，所以能够实现显示装置的薄型化、窄边框化和高功能化。
发明的效果
根据本发明的半导体装置，不需要精密的对准精度，能够跨越至少两个MOS晶体管配置导电性电极。因此，能够容易地实现在同一个面内设置有多个可控制阈值的MOS晶体管的半导体装置。
附图说明
图1-1(a)～(d)是表示实施方式1的半导体装置的制造方法的截面示意图。
图1-2(e)～(g)是表示实施方式1的半导体装置的制造方法的截面示意图。
图2是表示实施方式1的半导体装置的变形例的截面示意图。
图3是表示实施方式1的半导体装置的变形例的截面示意图。
图4(a)～(d)是表示控制导电性电极的配线的配置例的实施方式1的半导体装置的截面示意图。
图5是表示在如浮栅极那样控制导电性电极的情况下的实施方式1的半导体装置的示意图，(a)是截面示意图，(b)是等价电路。
图6是表示实施方式2的半导体装置的示意图，(a)是截面示意图，(b)和(c)是平面示意图。
图7是表示实施方式3的半导体装置的示意图，(a)是截面示意图，(b)是平面示意图。
图8是表示实施方式4的半导体装置的平面示意图。
图9是表示本发明的其它实施方式的半导体装置的平面示意图。
图10(a)和(b)是表示本发明涉及的其它实施方式的半导体装置的平面示意图。
符号的说明
100a、100b、100c、100d、100e、100f：半导体装置
1：硅基板
2：热氧化膜
3：LOCOS氧化膜
4：栅极氧化膜(栅极绝缘膜)
5：栅极电极
6：N型杂质区域
7：半导体活性层
8：第一平坦化膜
9：剥离用物质
10：剥离层
11：第一接触孔
12：第一配线(源极·漏极配线)
13：第二平坦化膜
14：支撑基板(玻璃基板)
15：TFT
15a：TFT(TFT电路)
16、16a、16b、16c、16d：保护膜(绝缘层)
17：第二接触孔
18：第二配线(源极·漏极配线)
19、20a、20b、21、24a、24b、24c、24d、25a、25b、25c、26：导电性电极
22：第三配线
23：配线
30：NMOS晶体管
31：NMOS晶体管组
40：PMOS晶体管
41：PMOS晶体管组
50：集成电路芯片
60：MOS晶体管
70a、70b、70c、70d、71：电路块
81：像素区域
82：周边驱动电路
具体实施方式
以下列举实施方式，参照附图更详细地说明本发明，但本发明并不仅限于这些实施方式。
(实施方式1)
参照附图说明实施方式1的半导体装置的制造方法。图1-1和图1-2是表示实施方式1的半导体装置的制造方法的截面示意图。另外，在本实施方式中说明形成于集成电路的MOS晶体管为NMOS晶体管的情况，但不限于此，也可以是PMOS晶体管，也可以由NMOS晶体管和PMOS晶体管双方形成。
如图1-1(a)所示，实施方式1中的多个NMOS晶体管30具有如下的结构，即，在由单晶硅晶片构成的硅基板1上，从硅基板1一侧依次配置有包括N型杂质区域6的半导体活性层7、在覆盖硅基板1的热氧化膜2和热氧化膜2的元件分离区域形成的LOCOS(LocalOxidation Of Silicon：区域性硅片氧化)氧化膜3、在热氧化膜2上形成的栅极氧化膜(栅极绝缘膜)4和在栅极氧化膜4上形成的栅极电极5，以与半导体活性层7的沟道区域重叠的方式图案形成有栅极氧化膜4和栅极电极5。
首先，在硅基板1上形成电路组。更具体而言，通过在1050～1150℃左右的温度下进行热处理，在硅基板1表面形成30nm左右的热氧化膜2。热氧化膜2用于防止在离子注入杂质元素的工序中污染硅基板1的表面，既可以按上述那样形成，也可以不按上述那样形成。接着，在氧气氛中进行LOCOS氧化，形成元件分离用的厚度为200～500nm左右的LOCOS氧化膜3。接着，为了将阈值电压调整至期望的值，离子注入杂质元素，形成半导体活性层7。此时，在形成NMOS晶体管的情况下，使用P型杂质硼(B)作为杂质元素，以10～50keV左右的注入能量、1×1012～1×1013cm-2左右的剂量(dose量)进行离子注入。接着，在氧气氛中以1000℃左右的温度热处理硅基板1，形成厚度为10～20nm左右的栅极氧化膜4。接着，在利用CVD(Chemical VaporDeposition：化学气相沉积)等沉积厚度为300nm左右的多晶硅等后，通过以规定的形状进行图案形成，形成栅极电极5。接着，以栅极电极5为掩膜，向半导体活性层7离子注入N型杂质元素，形成N型杂质区域6。此时，在形成NMOS晶体管的情况下，使用磷(P)等作为N型杂质，以10～50keV左右的注入能量、1×1013～1×1014cm-2左右的剂量进行离子注入。
接着，如图1-1(b)所示，进行第一平坦化膜8和剥离层10的形成。首先，在利用CVD等以覆盖栅极电极5一侧的硅基板1的整个面的方式成膜SiO2等绝缘膜后，利用CMP(Chemical MechanicalPolishing：化学机械研磨)等进行平坦化，由此形成厚度为600nm左右的第一平坦化膜8。接着，用含氢和氦(He)、氖(Ne)等惰性元素中的至少一种惰性元素的剥离用物质9向硅基板1中进行离子注入，形成剥离层10。此时，在使用氢的情况下，以100～200keV左右的注入能量、5×1016～1×1017cm-2左右的剂量进行离子注入。另外，虽然在用不含氢的剥离用物质9进行离子注入的情况下也能够形成剥离层10，但是，从使离子注入时的缺陷最小限地产生的观点出发，优选用含氢的剥离用物质9进行离子注入。此外，如上所述，在用含氢的剥离用物质9进行离子注入的情况下，能够特别有效地抑制阈值的负转移的发生。
接着，如图1-1(c)所示，形成第一接触孔11、连接同一电路块内的各MOS晶体管的第一配线(源极·栅极配线)12和第二平坦化膜13。首先，在N型杂质区域6上形成贯通热氧化膜2和第一平坦化膜8的第一接触孔11。接着，在第一接触孔11内和第一平坦化膜8上填充钨(W)、钼(Mo)等熔点高的金属材料，通过进行图案形成，形成第一配线12。接着，在利用CVD等以覆盖第一配线12一侧的硅基板1的整个面的方式成膜SiO2等绝缘膜后，利用CMP等进行平坦化，由此形成厚度为600nm左右的第二平坦化膜13。然后，通过进行切割，能够形成集成电路芯片50。
接着，如图1-1(d)所示，在途中形成有TFT15的玻璃制的透明的支撑基板(玻璃基板)14上转印集成电路芯片50。首先，在使用SC1等洗涤液对第二平坦化膜13和支撑基板14的表面进行洗涤后，进行对位并利用范德华力(van der Waals force)、氢键等贴合集成电路芯片50和支撑基板14。接着，在400～600℃左右下热处理硅基板1，于是硅基板1沿通过氢注入形成的剥离层10被分离。由此，能够在支撑基板14上转印集成电路芯片50。
接着，如图1-2(e)所示，在利用蚀刻等除去残存于第二平坦化膜13的剥离层10后，进一步蚀刻半导体活性层7和硅基板1，使LOCOS氧化膜3暴露。由此，能够进行半导体活性层7的薄膜化和元件分离。
接着，如图1-2(f)所示，作为保护暴露的半导体活性层7的表面并确保电绝缘性的绝缘层，形成保护膜16。更具体而言，通过使用TEOS(Tetraethoxysilane：四乙氧基硅烷)的低温CVD，以覆盖LOCOS氧化膜3和半导体活性层7的方式沉积SiO2，由此形成厚度为90～120nm左右的保护膜16。
接着，如图1-2(g)所示，形成第二接触孔17、第二配线18和导电性电极19。其中，第二配线18是连接各MOS晶体管与支撑基板14上的电源、总线配线、其它电路块等的外部的配线。首先，在位于集成电路芯片50(或电路块)的端部的第一配线12上形成第二接触孔17，该接触孔17贯通第一平坦化膜8、LOCOS氧化膜3和保护膜16。接着，在第二接触孔17内和保护膜16上填充铝(Al)等熔点低的金属材料，通过图案形成，在同一层同时形成第二配线18和导电性电极19。此时，导电性电极19以跨越多个NMOS晶体管30配置。此外，导电性电极19以覆盖多个NMOS晶体管30的方式无缝地连续形成。以上，通过图1-1和图1-2所示的工序，能够制作实施方式1的半导体装置100a。
这样，在半导体装置100a中，通过跨越集成电路芯片50中的多个NMOS晶体管30配置导电性电极19，不需要精密的对准地便能够配置导电性电极19。通过在栅极电极5之外向该导电性电极19施加电压，能够一并控制多个NMOS晶体管30的阈值。此外，通过在同一层配置第二配线18和导电性电极19，能够同时形成第二配线18和导电性电极19，因此，能够简化本实施方式的半导体装置100a的制造工序。进一步，因为半导体装置100a在支撑基板14上设置有集成电路芯片50和TFT15，所以通过以TFT15作为像素开关元件，且利用集成电路芯片50控制TFT15，能够适当地将半导体装置100a利用于系统液晶等的应用。而且，通过低温CVD形成的膜，即保护膜16通常包含较多固定电荷，但是通过导电性电极19，还能够调整该固定电荷的影响。
下面，参照图2和图3说明实施方式1的变形例。图2和图3是表示实施方式1的半导体装置的变形例的截面示意图。
如图2所示，也可以为如下的方式：导电性电极19配置在形成于LOCOS氧化膜3和半导体活性层7上的保护膜16a上，第二配线18配置在形成于导电性电极19和保护膜16a上的保护膜16b上。即，导电性电极19也可以配置在第二配线18的下层。其中，保护膜16a和保护膜16b能够在与上述的保护膜16相同的条件下形成。
这样，通过在第二配线18的下层配置导电性电极19，在更接近半导体活性层7的位置配置导电性电极19，能够提高利用导电性电极19控制NMOS晶体管30的特性的效果。此外，通过使导电性电极19与半导体活性层7接近，能够利用导电性电极对外部光更有效地遮光。其结果是，能够减少NMOS晶体管30的光泄漏电流。进一步，通过在不同的层配置导电性电极19和第二配线18，在支撑基板14一侧的层仅配置导电性电极19，能够在第一配线12与第二配线18之间保持一定的间隔，因此能够容易地抑制第一配线12与第二配线18之间的寄生电容。
此外，如图3所示，也可以为如下的方式：第二配线18配置在形成于LOCOS氧化膜3和半导体活性层7上的保护膜16c上，导电性电极19配置在形成于第二配线18和保护膜16c上的保护膜16d上。即，导电性电极19也可以配置在第二配线18的上层。其中，保护膜16c和保护膜16d能够在与上述的保护膜16相同的条件下形成。
这样，通过在第二配线18的上层配置导电性电极19，能够容易地使将保护膜16c与保护膜16d合在一起后的厚度比栅极氧化膜4的厚度更厚，因此，能够容易地改善NMOS晶体管30的S值。此时，优选将保护膜16c与保护膜16d合在一起后的厚度为栅极氧化膜4的厚度的2～5倍。
此外，控制导电性电极的配线的配置场所并无特别限定，例如，能够列举图4所示的配置场所。图4(a)～(d)是表示控制导电性电极的配线的配置例的实施方式1的半导体装置的截面示意图。其中，对认为不需要说明的部件，省略其说明。
如图4(a)所示，也可以为如下的方式：导电性电极19在支撑基板14上在电绝缘的状态下配置的同时，通过以与导电性电极19至少部分重叠的方式配置第二配线(源极·漏极配线)18，如浮栅极那样被控制。由此，能够利用导电性电极19与第二配线18的耦合电容控制MOS晶体管的阈值。
另外，如图4(b)所示，也可以为如下的方式：导电性电极19在支撑基板14上在电绝缘的状态下配置的同时，通过配置第三配线22如浮栅极那样被控制，其中，该第三配线22是与源极·漏极配线不同的导电性电极控制用的配线，且以与导电性电极19至少部分重叠的方式配置。由此，能够利用导电性电极19与第三配线22的耦合电容控制MOS晶体管的阈值。
此处，参照图5，对利用导电性电极19与第二配线18、第三配线22等的耦合电容控制MOS晶体管的阈值的原理进行说明。图5是表示如浮栅极那样控制导电性电极的情况下的实施方式1的半导体装置的示意图，(a)是截面示意图，(b)是等价电路。其中，对认为不需要说明的部件，省略其说明。
图5(a)中，导电性电极19在支撑基板14上在被电绝缘的状态下配置的同时，在以配线23的至少一部分与导电性电极19重叠的方式配置的方式中，表示VG(向栅极电极5施加的电压)＝VT(阈值电压)的状态，其中，配线23是第二配线18或第三配线22等。此处，在当使向配线23施加的电压VSUB变化ΔVSUB时，能够如图5(b)所示那样表示包括ΔVX和ΔVT的等价电路，其中，ΔVX为半导体活性层7和栅极绝缘膜4的界面的电位的变化量，ΔVT为阈值电压的变化量。此时，由导电性电极19引起的电容CBACK作为Cap1和Cap2的合成电容，能够通过下面的式(1)求得，其中，Cap1为配线23与导电性电极19间的电容，Cap2为半导体活性层7与导电性电极19间的电容。
CBACK＝(Cap1·Cap2)/(Cap1+Cap2)    (1)
如果令在栅极电极5和半导体活性层7之间产生的电容为COX，则根据电荷守恒定律，下面的式(2)成立。
COX(ΔVT-ΔVX)＝CBACK(ΔVX-ΔVSUB)    (2)
将式(1)代入式(2)，能够导出下面的式(3)。
ΔVT＝((COX+CBACK)ΔVX-CBACK·ΔVSUB)/COX    (3)
此处，当VG＝VT时，因为ΔVX大致不变化，能够认为ΔVX＝0。
因此，相对于向配线23施加的电压VSUB阈值电压VT的变化量能够以下面的式(4)表示。
ΔVT/ΔVSUB＝dVT/dVSUB＝-CBACK/COX    (4)
如式(4)所示，阈值电压VT的变化量由CBACK决定。即，通过适当调整导电性电极19与配线23间的距离、以及在俯视时导电性电极19与配线23重叠的区域的面积，能够将MOS晶体管的阈值控制在期望的值。
另一方面，导电性电极19既可以如图4(c)所示那样在支撑基板14上与第三配线22直接连接，也可以如图4(d)所示那样在支撑基板14上与第一配线12直接连接。
以上，如图4(a)～(d)中说明的那样，通过利用配置在导电性电极19的下层的下层配线(例如第一配线12、第三配线22)控制导电性电极19，与利用上层配线控制导电性电极的方式相比，能够使半导体装置的厚度较薄。即，能够实现半导体装置的薄型化。
(实施方式2)
参照图6说明实施方式2的半导体装置。图6是表示实施方式2的半导体装置的示意图，(a)是截面示意图，(b)和(c)是平面示意图。另外，对于制造方法，因为与实施方式1的半导体装置相同，所以省略其说明，此处对结构的不同点进行说明。此外，对于认为不需要说明的部件，省略图示。
如图6(a)和(b)所示，实施方式2的半导体装置100d包括：支撑基板14；形成有由多个PMOS晶体管40构成的PMOS晶体管组41和由多个NMOS晶体管30构成的NMOS晶体管组31，并被转印在支撑基板14上的半导体芯片(集成电路芯片)；一并覆盖PMOS晶体管组41的导电性电极20a；和一并覆盖NMOS晶体管组31的导电性电极20b。这样，导电性电极20a和导电性电极20b彼此独立地配置。由此，如图6(b)所示，能够对导电性电极20a和导电性电极20b分别施加不同的电压VA和电压VB，因此，能够精密且同时地控制PMOS晶体管组41和NMOS晶体管组31的阈值。另外，也可以用仅一并覆盖PMOS晶体管组41和NMOS晶体管组31中的任一方的方式配置导电性电极。
此外，导电性电极20a覆盖的PMOS晶体管40的数量与导电性电极20b覆盖的NMOS晶体管30的数量分别为两个以上即可，如图6(c)所示，也可以配置为，导电性电极20a覆盖由两个PMOS晶体管40构成的PMOS晶体管组41，导电性电极20b覆盖由两个NMOS晶体管30构成的NMOS晶体管组31。另外，导电性电极20a覆盖的PMOS晶体管40的数量与导电性电极20b覆盖的PMOS晶体管30的数量既可以相同，也可以不同。
(实施方式3)
参照图7说明实施方式3的半导体装置。图7是表示实施方式3的半导体装置的示意图，(a)是截面示意图，(b)是平面示意图。另外，对于制造方法，因为与实施方式1的半导体装置相同，所以省略其说明，此处对结构的不同的方面进行说明。而且，对于认为不需要说明的部件，省略图示。
如图7(a)和(b)所示，实施方式3的半导体装置100e包括：支撑基板14；形成有由多个PMOS晶体管40构成的PMOS晶体管组41和由多个NMOS晶体管30构成的NMOS晶体管组31，并被转印在支撑基板14上的半导体芯片(集成电路芯片)；以及一并覆盖PMOS晶体管组41和NMOS晶体管组31的导电性电极21。由此，如图7(b)所示，导电性电极21能够对PMOS晶体管组41和NMOS晶体管组31施加相同的电压VC，因此，能够修正由于制造工艺而对集成电路芯片内形成的整个电路组施加的对阈值的影响。
(实施方式4)
参照图8说明实施方式4的半导体装置。图8是表示实施方式4的半导体装置的示意图。另外，对于制造方法，因为与实施方式1的半导体装置相同，所以省略其说明，此处对结构不同的方面进行说明。此外，对于认为不需要说明的部件，省略图示。
如图8所示，实施方式4的半导体装置100f包括：支撑基板；形成有由多个MOS晶体管60分别构成的多个电路块70a、70b、70c、70d，并被转印在支撑基板上的半导体芯片(集成电路芯片)；和以电路块为单位配置的导电性电极24a、24b、24c、24d。通过这样的方式，能够以电路块为单位一并地控制多个MOS晶体管60的阈值。另外，作为电路块70a、70b、70c和70d并无特别限定，例如能够列举有栅极驱动器、源极驱动器、电源电路、光传感器电路、温度传感器电路和电平转移电路等。此外，电路块70a、70b、70c和70d彼此相互独立，既可以由PMOS晶体管和NMOS晶体管构成，也可以由PMOS晶体管和NMOS晶体管中的任一种构成。
以上，通过实施方式1～4详细地说明了本发明的半导体装置，也可以适当地组合上述的各实施方式进行实施。图9和图10(a)、(b)是表示与本发明相关的其它的实施方式的半导体装置的平面示意图。另外，对于制造方法，因为与实施方式1的半导体装置相同，所以省略其说明，此处对结构不同的方面进行说明。此外，对于认为不需要说明的部件，省略图示。
如图9所示，本发明的半导体装置例如也可以分别独立地配置导电性电极，即：一并覆盖在集成电路内形成的PMOS晶体管组41的导电性电极25a；一并覆盖NMOS晶体管组31的导电性电极25b；和一并覆盖某特定的电路块71的导电性电极25c。
此外，如图10(a)所示，本发明的半导体装置也可以采用如下方式：导电性电极26跨越地配置在形成于支撑基板上的多个TFT(TFT电路)15a。在这种情况下，例如，采用在支撑基板上依次叠层有导电性电极、绝缘层(基底层)、半导体活性层、栅极绝缘膜和栅极电极的方式即可。此外，如图10(b)所示，作为配置有导电性电极26的TFT(TFT电路)15a，适合于构成系统液晶中的驱动电路82的TFT(TFT电路)，其中，该系统液晶中像素区域81和周边驱动电路82设置在同一支撑基板14上。
本申请以2008年1月15日提出的日本专利申请2008-6168号为基础，并基于巴黎条约或进入国的法规主张优先权。该申请的全部内容作为参考被引入本申请。

Claims (18)

1.一种半导体装置，其在同一个面内设置有多个MOS晶体管，该多个MOS晶体管分别具有半导体活性层、栅极绝缘膜和栅极电极的叠层结构，该半导体装置的特征在于，具有：
绝缘层，其叠层在该半导体活性层的与该栅极电极相反的一侧；和
导电性电极，其叠层在该绝缘层的与该半导体活性层相反的一侧，并且以跨越该多个MOS晶体管中的至少两个MOS晶体管的方式配置。
2.如权利要求1所述的半导体装置，其特征在于：
所述半导体装置包括支撑基板和设置于该支撑基板上的集成电路，
所述多个MOS晶体管是形成于该集成电路的MOS晶体管，并且从该支撑基板一侧依次配置有所述栅极电极、所述栅极绝缘膜和所述半导体活性层。
3.如权利要求1或2所述的半导体装置，其特征在于：
所述多个MOS晶体管包括多个PMOS晶体管，
所述导电性电极覆盖由该多个PMOS晶体管构成的PMOS晶体管组。
4.如权利要求1或2所述的半导体装置，其特征在于：
所述多个MOS晶体管包括多个NMOS晶体管，
所述导电性电极覆盖由该多个NMOS晶体管构成的NMOS晶体管组。
5.如权利要求1～4中任一项所述的半导体装置，其特征在于：
所述多个MOS晶体管包括多个PMOS晶体管和多个NMOS晶体管，
所述导电性电极将由该多个PMOS晶体管构成的PMOS晶体管组和由该多个NMOS晶体管构成的NMOS晶体管组相互独立地覆盖。
6.如权利要求1～4中任一项所述的半导体装置，其特征在于：
所述导电性电极将所述多个MOS晶体管中的在同一工艺中形成的全部MOS晶体管一并覆盖。
7.如权利要求1～5中任一项所述的半导体装置，其特征在于：
所述导电性电极以由所述多个MOS晶体管中的多个MOS晶体管构成的电路块为单位配置。
8.如权利要求2～7中任一项所述的半导体装置，其特征在于：
所述半导体装置具有：配置在比所述半导体活性层更靠所述支撑基板一侧的第一配线；和配置在所述绝缘层的与所述半导体活性层相反的一侧的第二配线，
所述导电性电极与该第二配线配置在同一层。
9.如权利要求2～7中任一项所述的半导体装置，其特征在于：
所述半导体装置具有：配置在比所述半导体活性层更靠所述支撑基板一侧的第一配线；和配置在所述绝缘层的与所述半导体活性层相反的一侧的第二配线，
所述导电性电极与该第二配线相比配置在下层。
10.如权利要求2～7中任一项所述的半导体装置，其特征在于：
所述半导体装置具有：配置在比所述半导体活性层更靠所述支撑基板一侧的第一配线；和配置在所述绝缘层的与所述半导体活性层相反的一侧的第二配线，
所述导电性电极与该第二配线相比配置在上层。
11.如权利要求2～10中任一项所述的半导体装置，其特征在于：
所述半导体装置具有与所述导电性电极相比配置在下层的下层配线，
所述导电性电极由该下层配线控制。
12.如权利要求1～11中任一项所述的半导体装置，其特征在于：
所述半导体装置具有在俯视时至少一部分与所述导电性电极重叠的配线，
所述导电性电极在电绝缘的状态下配置，并且由该配线控制。
13.如权利要求1～12中任一项所述的半导体装置，其特征在于：
所述导电性电极在俯视时覆盖所述多个MOS晶体管中的至少两个MOS晶体管的各沟道区域。
14.如权利要求2～13中任一项所述的半导体装置，其特征在于：
所述支撑基板是玻璃基板。
15.一种半导体装置的制造方法，该半导体装置是权利要求2～14中任一项所述的半导体装置，该半导体装置的制造方法的特征在于，包括：
将形成有所述多个MOS晶体管的所述集成电路转印在所述支撑基板上的转印工序；
在被转印的所述多个MOS晶体管的所述半导体活性层上形成所述绝缘层的工序；和
以跨越被转印的所述多个MOS晶体管中的至少两个MOS晶体管的方式，在所述绝缘层上形成所述导电性电极的工序。
16.如权利要求15所述的半导体装置的制造方法，其特征在于，包括：
在所述转印工序之前，向形成于所述集成电路的所述多个MOS晶体管离子注入含氢的剥离用物质的工序。
17.一种显示装置，其特征在于，包括：
权利要求1～14中任一项所述的半导体装置。
18.一种显示装置，其特征在于，包括：
利用权利要求15或16所述的半导体装置的制造方法制造的半导体装置。
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