WO2009090780A1 - 半導体装置、その製造方法及び表示装置 - Google Patents

半導体装置、その製造方法及び表示装置 Download PDF

Info

Publication number
WO2009090780A1
WO2009090780A1 PCT/JP2008/068493 JP2008068493W WO2009090780A1 WO 2009090780 A1 WO2009090780 A1 WO 2009090780A1 JP 2008068493 W JP2008068493 W JP 2008068493W WO 2009090780 A1 WO2009090780 A1 WO 2009090780A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor device
conductive electrode
wiring
mos transistors
semiconductor
Prior art date
Application number
PCT/JP2008/068493
Other languages
English (en)
French (fr)
Inventor
Shin Matsumoto
Yutaka Takafuji
Yasumori Fukushima
Kenshi Tada
Original Assignee
Sharp Kabushiki Kaisha
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kabushiki Kaisha filed Critical Sharp Kabushiki Kaisha
Priority to US12/812,162 priority Critical patent/US20100289037A1/en
Priority to CN200880117233.2A priority patent/CN101868858A/zh
Publication of WO2009090780A1 publication Critical patent/WO2009090780A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors

Abstract

本発明は、閾値の制御が可能である複数のＭＯＳトランジスタを同一面内に備え、かつ容易に作製することができる半導体装置、その製造方法及び表示装置を提供する。本発明は、半導体活性層、ゲート絶縁膜及びゲート電極が積層された構造をそれぞれ有する複数のＭＯＳトランジスタを同一面内に備える半導体装置であって、上記半導体装置は、上記半導体活性層の上記ゲート電極とは反対側に積層された絶縁層と、上記絶縁層の上記半導体活性層とは反対側に積層され、かつ上記複数のＭＯＳトランジスタの内の少なくとも二つのＭＯＳトランジスタにまたがって配置された導電性電極とを有する半導体装置半導体装置である。

Description

半導体装置、その製造方法及び表示装置
本発明は、半導体装置、その製造方法及び表示装置に関する。より詳しくは、液晶表示装置、有機エレクトロルミネセンス表示装置等の表示装置に好適な半導体装置、その製造方法及び表示装置に関するものである。
半導体装置は、半導体の電気特性を利用した能動素子を備えた電子装置であり、例えば、オーディオ機器、通信機器、コンピュータ、家電機器等に広く応用されている。なかでも、薄膜トランジスタ（以下、「ＴＦＴ」ともいう。）、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ等の３端子能動素子を備えた半導体装置は、アクティブマトリクス型液晶表示装置（以下、「液晶ディスプレイ」ともいう。）、有機エレクトロルミネセンス表示装置（以下、「有機ＥＬディスプレイ」ともいう。）等の表示装置において、画素毎に設けられたスイッチング素子、各画素を制御する制御回路等として利用されている。
近年、表示装置に関する技術として、駆動回路、制御回路といった周辺ドライバ回路等と画素部とを一体化した液晶ディスプレイ、いわゆるモノリシック液晶ディスプレイ（以下、「システム液晶」ともいう。）が注目されている。このようなシステム液晶に用いられる半導体装置によれば、同一基板上に、画素部のスイッチング素子と周辺ドライバ回路とを同時に形成するため、部品点数を大幅に削減することができるとともに、液晶ディスプレイの組立工程や検査工程を削減することができるので、製造コストの削減及び信頼性の向上が可能となる。
また、液晶表示装置等の表示装置については、低消費電力化、画像表示の高精細化及び高速化といった高性能化が強く求められている。更に、システム液晶における周辺ドライバの省スペース化についても求められている。このため、表示装置に利用される半導体装置に対しては、各素子の更なる微細化が強く求められ、限られた面積に多くの素子を形成するために、周辺ドライバ回路では、サブミクロンオーダーのデザインルール、すなわち集積回路レベルの微細なパターン精度が要求されている。また、周辺ドライバ回路を構成する半導体素子には、半導体活性層のキャリアの移動度を高くすることも要求されており、これを実現するためにも素子の微細化が必要となる。
しかしながら、従来のガラス基板上に直接半導体装置を形成する製造プロセスでは、ガラス基板の耐熱性が充分ではないために、製造プロセス中の熱処理工程でガラス基板に歪みが生じてしまうおそれがあり、サブミクロンオーダーでは所望の回路パターンを形成することができないことがあった。また、システム液晶等の液晶表示装置の製造に使用されるガラス基板の大きさは大型化が進んでおり、製造プロセス中のガラス基板面内における歪みはより生じやすくなっていた。
これに対し、絶縁層上に単結晶シリコン層が設けられたＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板にドライバ集積回路を形成した集積回路チップを用い、液晶ディスプレイの基板上にドライバ集積回路を転写する技術が注目されている。ＳＯＩ基板上にトランジスタ等のデバイスを形成することにより、寄生容量を低減できるとともに絶縁抵抗を高くできるため、デバイスの高性能化や高集積化を図ることができる。したがって、高性能化及び高集積化されたデバイスにより構成される周辺ドライバ回路を備えた表示装置を実現することができる。
また、ＳＯＩ基板においては、デバイスの動作速度を高めるとともに寄生容量を更に低減するという観点から、単結晶シリコン層の膜厚を薄くすることが好ましい。一般に、ＳＯＩ基板の製造方法としては、機械研磨、化学的機械研磨、ポーラスシリコンを利用した方法等が知られている。その中で、半導体基板内に水素をイオン注入し、別の基板に貼り合わせた後、熱処理を行うことによって半導体基板を水素注入層に沿って分離し、別基板上に転写するスマートカット法が提案されている（例えば、非特許文献１及び２参照。）。この技術によって、絶縁層の表面に単結晶シリコン層が形成されたＳＯＩ基板を形成することができる。そして、このような構造の基板上にＭＯＳトランジスタを形成することで、寄生容量を低減できるとともに絶縁抵抗を高くできるため、デバイスの高性能化や高集積化を図ることができる。
また、半導体装置の待機時の消費電力を少なくする技術として、半導体薄膜の両側にそれぞれゲート電極を設け、第一のゲート電極に論理信号を、第二のゲート電極にしきい値制御信号を加える半導体装置が開示されている（例えば、特許文献１参照。）。また、薄膜トランジスタの動作速度、保持特性等を大幅に向上させる技術として、活性層のチャネル領域を間においてゲート電極と対向するように導電性電極が配置された薄膜トランジスタ回路が開示されている（例えば、特許文献２参照。）。更に、ＳＯＩ基板に関する技術として、半導体層の裏面側に絶縁膜を介してゲート電極を形成する工程を有する半導体集積回路の製造方法や（例えば、特許文献３参照。）、トランジスタ素子のチャネル形成領域に整合する様に表面絶縁膜に形成された追加のゲート電極を有する半導体装置が開示されている（例えば、特許文献４参照。）。
M.Bruel、「ＳＯＩ技術(Silicon on insulator material technology)」、Electronics Letters、米国、1995年、第31巻、第14号、p.1201-1202 Michel Bruel、他3名、「スマートカット：水素注入とウェハー接合を基にした新しいＳＯＩ技術 (Smart-cut: A New Silicon On Insulator Material Technology Based on Hydrogen Implantation and Wafer Bonding)」、Japanese Journal of Applied Physics、日本、1997年、第36巻、第３B号、p.1636-1641 特開２００４－３１９９９９号公報 特開平９－７３１０２号公報 特開２００５－１８３６２２号公報 特開２００１－７７３７７号公報
しかしながら、スマートカット法のように水素を含む剥離用物質を半導体基板にイオン注入して集積回路の転写と半導体基板の分離薄膜化とを行う方法では、注入された水素イオンによってアクセプタが不活性化したり、サーマルドナーが発生したりすることにより、ＭＯＳトランジスタの閾値が負シフトすることがあった。
それに対して、特許文献１～４に記載の技術によれば、トランジスタのゲート電極と対向するように追加のゲート電極又は導電性電極を配置することでＭＯＳトランジスタの閾値を制御することができるものの、追加のゲート電極又は導電性電極を個々のトランジスタに対して形成する必要があり、製造工程において精密なアライメントが必要となる。したがって、このような閾値の制御が可能であるＭＯＳトランジスタを備える半導体装置を容易に製造するという点で改善の余地があった。
本発明は、上記現状に鑑みてなされたものであり、閾値の制御が可能である複数のＭＯＳトランジスタを同一面内に備え、かつ容易に作製することができる半導体装置、その製造方法及び表示装置を提供することを目的とするものである。
本発明者らは、閾値の制御が可能である複数のＭＯＳトランジスタを同一面内に備え、かつ容易に作製することができる半導体装置、その製造方法及び表示装置について検討したところ、ＭＯＳトランジスタのゲート電極とは別に閾値を制御するための導電性電極を配置する技術に着目した。そして、導電性電極を少なくとも二つのＭＯＳトランジスタにまたがって配置することにより、導電性電極を精密なアライメントを必要とせずに形成することができることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、本発明は、半導体活性層、ゲート絶縁膜及びゲート電極が積層された構造をそれぞれ有する複数のＭＯＳトランジスタを同一面内に備える半導体装置であって、上記半導体装置は、上記半導体活性層の上記ゲート電極とは反対側に積層された絶縁層と、上記絶縁層の上記半導体活性層とは反対側に積層され、かつ上記複数のＭＯＳトランジスタの内の少なくとも二つのＭＯＳトランジスタにまたがって配置された導電性電極とを有する半導体装置である。
以下に本発明を詳述する。
上記導電性電極は、ＭＯＳトランジスタのゲート電極とは別に設けられた電極であり、この導電性電極に一定電圧を印加し、ゲート電極と独立して制御することでＭＯＳトランジスタの閾値を制御することができる。また、上記導電性電極は、それぞれ互いに隣接する少なくとも二つのＭＯＳトランジスタを一括して覆うように形成されることから、複数のＭＯＳトランジスタの閾値を一括して制御することができる。このように、上記導電性電極は、個々のＭＯＳトランジスタを制御するゲート電極として使用されるものではなく、複数のＭＯＳトランジスタの特性を一括して矯正するために設けられた部材である。したがって、導電性電極を精密なアライメントを必要とせずに形成することができるため、本発明の半導体装置を容易に実現することができる。
このように、本発明は、半導体活性層、ゲート絶縁膜及びゲート電極が積層された構造をそれぞれ有する複数のＭＯＳトランジスタを同一面内に備える半導体装置であって、上記半導体装置は、半導体活性層のゲート電極とは反対側に積層された絶縁層と、上記絶縁層の半導体活性層とは反対側に積層され、かつ少なくとも二つのＭＯＳトランジスタにまたがって配置された導電性電極とを有する半導体装置であってもよい。
なお、上記ＭＯＳトランジスタは、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）と呼ばれるものであってもよいし、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ばれるものであってもよい。また、上記ゲート電極は、金属以外の導電体であってもよく、例えば、ポリシリコン等であってもよい。更に、上記ゲート絶縁膜は、酸化物であってもよいし、酸化物以外の絶縁体であってもよい。
なお、本発明の半導体装置の構成としては、上述の構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。
本発明の半導体装置における好ましい形態について以下に詳しく説明する。なお、以下に示す各種の形態は、適宜組み合わせて用いてもよい。
本発明の半導体装置は、支持基板上に集積回路が転写されたデバイスに好適である。すなわち、上記半導体装置は、支持基板と、上記支持基板上に設けられた集積回路とを備え、上記複数のＭＯＳトランジスタは、上記集積回路に形成されたＭＯＳトランジスタであり、かつ上記ゲート電極、上記ゲート絶縁膜及び上記半導体活性層が上記支持基板側からこの順に配置される形態（以下、「第一形態」ともいう。）が好ましい。これにより、集積回路に形成されたＭＯＳトランジスタに対して容易に導電性電極を形成することができる。
なお、上記集積回路は集積回路チップと呼ばれるものであってもよい。また、上記集積回路に形成されたＭＯＳトランジスタの数は二つ以上であれば特に限定されない。すなわち、上記集積回路の規模は特に限定されず、上記集積回路は大規模集積回路（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｒａｔｉｏｎ；ＬＳＩ）であってもよい。
また、上記支持基板上には集積回路以外の部材が形成されていてもよく、ＴＦＴが形成されていてもよい。これにより、バルクシリコンと同等の性能を有する回路群と、支持基板上に作製されたポリシリコンＴＦＴとを共存させることができるので、本発明の半導体装置をシステム液晶等の表示装置に好適に用いることができる。
上記導電性電極は、複数のＰＭＯＳトランジスタから構成されたＰＭＯＳトランジスタ群を覆う形態であってもよい。これにより、ＰＭＯＳトランジスタ群からなる回路全体の閾値を精密に制御することができる。このように、上記複数のＭＯＳトランジスタは、複数のＰＭＯＳトランジスタを含み、上記導電性電極は、上記複数のＰＭＯＳトランジスタから構成されたＰＭＯＳトランジスタ群を覆ってもよい。
上記導電性電極は、複数のＮＭＯＳトランジスタから構成されたＮＭＯＳトランジスタ群を覆う形態であってもよい。これにより、ＮＭＯＳトランジスタ群からなる回路全体の閾値を精密に制御することができる。このように、上記複数のＭＯＳトランジスタは、複数のＮＭＯＳトランジスタを含み、上記導電性電極は、上記複数のＮＭＯＳトランジスタから構成されたＮＭＯＳトランジスタ群を覆ってもよい。
上記導電性電極は、複数のＰＭＯＳトランジスタから構成されたＰＭＯＳトランジスタ群と複数のＮＭＯＳトランジスタから構成されたＮＭＯＳトランジスタ群とを互いに独立して覆う形態であってもよい。これにより、ＰＭＯＳトランジスタ群とＮＭＯＳトランジスタ群とで異なる電圧を導電性電極に印加することができるため、それぞれのＭＯＳトランジスタ群からなる回路の閾値を精密かつ同時に制御することができる。このように、上記複数のＭＯＳトランジスタは、複数のＰＭＯＳトランジスタと複数のＮＭＯＳトランジスタとを含み、上記導電性電極は、上記複数のＰＭＯＳトランジスタから構成されたＰＭＯＳトランジスタ群と上記複数のＮＭＯＳトランジスタから構成されたＮＭＯＳトランジスタ群とを互いに独立して覆ってもよい。
上記導電性電極は、同一プロセスで形成された全てのＭＯＳトランジスタを一括して覆う形態であってもよい。これにより、同一プロセスで形成された全てのＭＯＳトランジスタの閾値を同時に制御することが可能となり、同一の製造プロセスで受けた閾値に対する影響を修正することができる。このように、上記導電性電極は、上記複数のＭＯＳトランジスタの内の同一プロセスで形成された全てのＭＯＳトランジスタを一括して覆ってもよい。
上記導電性電極は、複数のＭＯＳトランジスタから構成された回路ブロック単位で配置される形態であってもよい。これにより、複数のトランジスタの閾値を回路ブロック単位で制御することができる。このように、上記導電性電極は、上記複数のＭＯＳトランジスタの内の複数のＭＯＳトランジスタから構成された回路ブロック単位で配置されてもよい。
上記半導体装置は、上記半導体活性層よりも上記支持基板側に配置された第一配線と、上記絶縁層の上記半導体活性層とは反対側に配置された第二配線とを有し、上記導電性電極は、上記第二配線と同一層に配置される形態であってもよい。これにより、導電性電極と第二配線とを同時に形成することができるため、製造工程の簡略化が可能となる。
上記半導体装置は、上記半導体活性層よりも上記支持基板側に配置された第一配線と、上記絶縁層の上記半導体活性層とは反対側に配置された第二配線とを有し、上記導電性電極は、上記第二配線よりも下層に配置される形態であってもよい。これにより、導電性電極を半導体活性層のより近くに配置することができるため、導電性電極によってＭＯＳトランジスタの特性を制御する効果を高めることができる。また、導電性電極と半導体活性層とが近付くことで、導電性電極によって外光をより効果的に遮光することができる。その結果、ＭＯＳトランジスタの光リーク電流を低減することができる。なお、本明細書において、下層とは、より支持基板に近い層を意味する。
上記半導体装置は、上記半導体活性層よりも上記支持基板側に配置された第一配線と、上記絶縁層の上記半導体活性層とは反対側に配置された第二配線とを有し、上記導電性電極は、上記第二配線よりも上層に配置される形態であってもよい。これにより、導電性電極と半導体活性層との間の絶縁膜を容易に厚くすることができるため、ＭＯＳトランジスタのＳ値を容易に改善することができる。なお、本明細書において、上層とは、より支持基板から遠い層を意味する。
上記第一配線は、回路ブロック内のＭＯＳトランジスタ間を接続する配線、すなわちソース・ドレイン配線であることが好ましい。一方、上記第二配線は、回路ブロックと回路ブロックの外部とを接続する配線であることが好ましい。なお、上記第二配線は、同じ集積回路内に形成された異なる回路ブロック同士を接続する配線であってもよい。また、上記第二配線は第一配線と電気的に接続され得るものであることから、第二配線もソース・ドレイン配線と呼ばれるものであってもよい。
上記半導体装置は、導電性電極よりも上層に配置された上層配線を有し、上記導電性電極は、上層配線によって制御される形態であってもよいが、上記半導体装置は、上記導電性電極よりも下層に配置された下層配線を有し、上記導電性電極は、上記下層配線によって制御される形態であることがより好ましい。これにより、上層配線によって導電性電極を制御する形態に比べて半導体装置の厚みを薄くすることができる。すなわち、半導体装置の薄型化が可能となる。
上記半導体装置は、平面視したときに上記導電性電極と少なくとも一部が重なる配線を有し、上記導電性電極は、電気的に絶縁された状態で配置されるとともに、上記配線によって制御される形態であってもよい。これにより、導電性電極をフローティングゲートのように制御することができるため、導電性電極と配線とのカップリング容量を利用してＭＯＳトランジスタの閾値を制御することができる。また、導電性電極と配線とを接続するためのコンタクトホール形成工程を省略することができる。
上記導電性電極は、平面視したときに、少なくとも二つのＭＯＳトランジスタの各チャネル領域を覆う形態であることが好ましい。これにより、導電性電極によるＭＯＳトランジスタの閾値の制御をより確実に行うことができる。このように、上記導電性電極は、平面視したときに、上記複数のＭＯＳトランジスタの内の少なくとも二つのＭＯＳトランジスタの各チャネル領域を覆ってもよい。
上記支持基板は、ガラス基板であってもよい。これにより、支持基板を透明とすることができるため、本発明の半導体装置を液晶表示装置等の表示装置に好適に用いることができる。また、一般的にガラス基板は集積回路チップに比べて非常に大きく、集積回路チップ用の露光装置に比べてガラス基板用の露光装置はアライメント精度が劣るため、ガラス基板上に転写された集積回路中のＭＯＳトランジスタに対して高精度のアライメントで導電性電極をパターニングすることは非常に困難であった。それに対して、本発明の半導体装置は、導電性電極のパターニングに精密なアライメントを必要としないため、このようなガラス基板上に設けられた半導体装置に対しても好適に適用することができる。
本発明はまた、本発明の半導体装置の製造方法であって、上記製造方法は、上記複数のＭＯＳトランジスタが形成された上記集積回路を上記支持基板上に転写する転写工程と、転写された上記複数のＭＯＳトランジスタの上記半導体活性層上に上記絶縁層を形成する工程と、転写された上記複数のＭＯＳトランジスタの内の少なくとも二つのＭＯＳトランジスタにまたがるように上記導電性電極を上記絶縁層上に形成する工程とを含む半導体装置の製造方法でもある。これにより、集積回路に形成された複数のＭＯＳトランジスタに精密なアライメント精度を必要とせずに導電性電極を配置することができる。すなわち、上記第一形態の半導体装置を容易に製造することができる。
このように、本発明の半導体装置の製造方法は、複数のＭＯＳトランジスタが形成された集積回路を支持基板上に転写する転写工程と、転写された複数のＭＯＳトランジスタの半導体活性層上に絶縁層を形成する工程と、転写された複数のＭＯＳトランジスタの少なくとも二つにまたがるように導電性電極を絶縁層上に形成する工程とを含む半導体装置の製造方法でもあってもよい。
なお、本発明の半導体装置の製造方法としては、上述の工程を必須工程として含むのである限り、その他の工程を含んでいても含んでいなくてもよく、特に限定されるものではない。
本発明の半導体装置の製造方法における好ましい態様について以下に詳しく説明する。
上記半導体装置の製造方法は、上記転写工程の前に、上記集積回路に形成された上記複数のＭＯＳトランジスタに水素を含む剥離用物質をイオン注入する工程を含んでもよい。上述のように、スマートカット法で集積回路の転写と半導体基板の分離薄膜化とを実施する場合に特にＭＯＳトランジスタの閾値がシフト（負シフト）しやすいが、本発明によれば、この負シフトを効果的に制御することができる。
なお、上記剥離用物質としては、半導体基板（好適には、シリコン基板）を薄膜化し得るものであれば特に限定されないが、例えば、水素の他、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）等の不活性元素を含んでもよい。
本発明はまた、本発明の半導体装置、又は、本発明の半導体装置の製造方法により製造された半導体装置を備える表示装置でもある。これにより、動作速度に優れた高密度の集積回路を備える半導体装置を表示装置に搭載することができるため、表示装置の薄型化、挟額縁化及び高機能化を実現することができる。
本発明の半導体装置によれば、精密なアライメントを必要とせずに少なくとも二つのＭＯＳトランジスタにまたがって導電性電極を配置することができる。したがって、閾値の制御が可能である複数のＭＯＳトランジスタを同一面内に備える半導体装置を容易に実現することができる。
以下に実施形態を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
（実施形態１）
実施形態１の半導体装置の製造方法を図を参照して説明する。図１－１及び図１－２は、実施形態１の半導体装置の製造方法を示す断面模式図である。なお、本実施形態では集積回路に形成されるＭＯＳトランジスタがＮＭＯＳトランジスタである場合について説明するが、これに限定されるものではなく、ＰＭＯＳトランジスタであってもよいし、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの両方が形成されてもよい。
図１－１（ａ）に示すように、実施形態１における複数のＮＭＯＳトランジスタ３０は、単結晶シリコンウエハからなるシリコン基板１上に、Ｎ型不純物領域６を含む半導体活性層７と、シリコン基板１を覆う熱酸化膜２及び熱酸化膜２の素子分離領域に形成されたＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　Ｏｆ　Ｓｉｌｉｃｏｎ）酸化膜３と、熱酸化膜２上に形成されたゲート酸化膜（ゲート絶縁膜）４と、ゲート酸化膜４上に形成されたゲート電極５とがシリコン基板１側からこの順に配置され、ゲート酸化膜４及びゲート電極５が半導体活性層７のチャネル領域に重なるようにパターニングされた構成を備える。
まず、シリコン基板１に回路群を形成する。より具体的には、１０５０～１１５０℃程度の温度で熱処理することでシリコン基板１表面に３０ｎｍ程度の熱酸化膜２を形成する。熱酸化膜２は、不純物元素をイオン注入する工程でシリコン基板１の表面が汚染されることを防ぐためのものであり、上述のように形成してもよいし、形成しなくてもよい。続いて、酸素雰囲気中でＬＯＣＯＳ酸化を行い、素子分離用である２００～５００ｎｍ程度の厚みのＬＯＣＯＳ酸化膜３を形成する。続いて、閾値電圧を所望の値に調整するため、不純物元素をイオン注入して半導体活性層７を形成する。このとき、ＮＭＯＳトランジスタを形成する場合は、不純物元素としてＰ型不純物であるボロン（Ｂ）を使用し、１０～５０ｋｅＶ程度の注入エネルギー、１×１０１２～１×１０１３ｃｍ－２程度のドーズ量でイオン注入を行う。続いて、酸素雰囲気中でシリコン基板１を１０００℃程度の温度で熱処理し、１０～２０ｎｍ程度の厚みのゲート酸化膜４を形成する。続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）等によって３００ｎｍ程度の厚みのポリシリコン等を堆積させた後、所定の形状にパターンニングすることでゲート電極５を形成する。続いて、ゲート電極５をマスクとして半導体活性層７にＮ型不純物元素をイオン注入し、Ｎ型不純物領域６を形成する。このとき、ＮＭＯＳトランジスタを形成する場合は、Ｎ型不純物としてリン（Ｐ）等を使用し、１０～５０ｋｅＶ程度の注入エネルギー、１×１０１３～１×１０１４ｃｍ－２程度のドーズ量でイオン注入を行う。
次に、図１－１（ｂ）に示すように、第一平坦化膜８及び剥離層１０の形成を行う。まず、ゲート電極５側のシリコン基板１全面を覆うようにＣＶＤ等によってＳｉＯ２等の絶縁膜を成膜した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）等によって平坦化することで厚さ６００ｎｍ程度の第一平坦化膜８を形成する。続いて、水素、及び、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）等の不活性元素の少なくとも一種を含む剥離用物質９をシリコン基板１中にイオン注入して剥離層１０を形成する。このとき、水素を用いる場合は、１００～２００ｋｅＶ程度の注入エネルギー、５×１０１６～１×１０１７ｃｍ－２程度のドーズ量でイオン注入を行う。なお、水素を含まない剥離用物質９をイオン注入した場合においても剥離層１０を形成することは可能であるが、イオン注入時の欠陥の発生を最小限にするという観点からは、水素を含む剥離用物質９をイオン注入することが好ましい。また、上述のように、水素を含む剥離用物質９をイオン注入した場合に、特に効果的に閾値の負シフトの発生を抑制することができる。
次に、図１－１（ｃ）に示すように、第一コンタクトホール１１と、同一回路ブロック内の各ＭＯＳトランジスタを接続する第一配線（ソース・ドレイン配線）１２と、第二平坦化膜１３との形成を行う。まず、Ｎ型不純物領域６上に熱酸化膜２及び第一平坦化膜８を貫通する第一コンタクトホール１１を形成する。続いて、第一コンタクトホール１１内及び第一平坦化膜８上にタングステン（Ｗ）、モリブデン（Ｍｏ）等の融点の高い金属材料を充填し、パターニングすることによって第一配線１２を形成する。続いて、第一配線１２側のシリコン基板１全面を覆うようにＣＶＤ等によってＳｉＯ２等の絶縁膜を成膜した後、ＣＭＰ等によって平坦化することで厚さ６００ｎｍ程度の第二平坦化膜１３を形成する。この後、ダイシングを行うことにより、集積回路チップ５０を形成することができる。
次に、図１－１（ｄ）に示すように、ＴＦＴ１５が途中まで形成されたガラス製の透明な支持基板（ガラス基板）１４上に集積回路チップ５０を転写する。まず、第二平坦化膜１３及び支持基板１４の表面をＳＣ１等の洗浄液で洗浄した後、位置合わせをしてファンデルワールス力、水素結合等により集積回路チップ５０と支持基板１４とを貼り合わせる。続いて、シリコン基板１を４００～６００℃程度に熱処理することで、水素注入によって形成された剥離層１０に沿ってシリコン基板１が分離される。これにより、支持基板１４上に集積回路チップ５０を転写することができる。
次に、図１－２（ｅ）に示すように、第二平坦化膜１３に残存する剥離層１０をエッチング等によって取り除いた後、半導体活性層７及びシリコン基板１を更にエッチングしてＬＯＣＯＳ酸化膜３を露出させる。これにより、半導体活性層７の薄膜化及び素子分離を行うことができる。
次に、図１－２（ｆ）に示すように、露出した半導体活性層７の表面を保護するとともに電気絶縁性を確保する絶縁層として、保護膜１６の形成を行う。より具体的には、ＬＯＣＯＳ酸化膜３と半導体活性層７とを覆うようにＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）を用いた低温ＣＶＤによりＳｉＯ２を堆積させることで、厚さ９０～１２０ｎｍ程度の保護膜１６を形成する。
次に、図１－２（ｇ）に示すように、第二コンタクトホール１７と、第二配線１８と、導電性電極１９との形成を行う。なお、第二配線１８は、各ＭＯＳトランジスタと、支持基板１４上の電源、バス配線、別の回路ブロック等の外部とを接続する配線である。まず、集積回路チップ５０（又は回路ブロック）の端部に位置する第一配線１２上に第一平坦化膜８、ＬＯＣＯＳ酸化膜３及び保護膜１６を貫通する第二コンタクトホール１７を形成する。続いて、第二コンタクトホール１７内及び保護膜１６上にアルミニウム（Ａｌ）等の融点の低い金属材料を充填し、パターニングすることによって、第二配線１８と導電性電極１９とを同一層に同時に形成する。このとき、導電性電極１９は複数のＮＭＯＳトランジスタ３０にまたがって配置される。また、導電性電極１９は複数のＮＭＯＳトランジスタ３０を覆うように切れ目なく一続きに形成される。以上、図１－１及び図１－２で示した工程により、実施形態１の半導体装置１００ａを作製することができる。
このように、半導体装置１００ａにおいては、導電性電極１９を集積回路チップ５０中の複数のＮＭＯＳトランジスタ３０にまたがって配置することにより、精密なアライメントを必要とすることなく導電性電極１９を配置することができる。この導電性電極１９にゲート電極５とは別に電圧を印加することにより、複数のＮＭＯＳトランジスタ３０の閾値を一括して制御することができる。また、第二配線１８と導電性電極１９とを同一層に配置することで第二配線１８と導電性電極１９とを同時に形成することができるため、本実施形態の半導体装置１００ａの製造工程を簡略化することができる。更に、半導体装置１００ａは、支持基板１４上に集積回路チップ５０とＴＦＴ１５とを備えることから、ＴＦＴ１５を画素スイッチング素子とし、かつ集積回路チップ５０でＴＦＴ１５を制御することにより、半導体装置１００ａをシステム液晶等のアプリケーションに好適に利用することができる。そして、低温ＣＶＤで形成された膜、すなわち保護膜１６は、通常、固定電荷が多く含まれることになるが、導電性電極１９によってこの固定電荷の影響も調整することができる。
以下、図２及び図３を参照し、実施形態１の変形例について説明する。図２及び図３は実施形態１の半導体装置の変形例を示す断面模式図である。
図２に示すように、導電性電極１９は、ＬＯＣＯＳ酸化膜３及び半導体活性層７上に形成された保護膜１６ａ上に配置され、第二配線１８は、導電性電極１９及び保護膜１６ａ上に形成された保護膜１６ｂ上に配置されてもよい。すなわち、導電性電極１９は、第二配線１８よりも下層に配置されてもよい。なお、保護膜１６ａ及び保護膜１６ｂは、上述の保護膜１６と同様の条件で形成することが可能である。
このように、導電性電極１９を第二配線１８よりも下層に配置し、導電性電極１９を半導体活性層７のより近くに配置することで、導電性電極１９によってＮＭＯＳトランジスタ３０の特性を制御する効果を高めることができる。また、導電性電極１９と半導体活性層７とが近付くことで、導電性電極によって外光をより効果的に遮光することができる。その結果、ＮＭＯＳトランジスタ３０の光リーク電流を低減することができる。更に、導電性電極１９と第二配線１８とを異なる層に配置し、導電性電極１９だけを支持基板１４側の層に配置することで、第一配線１２及び第二配線１８間に一定の間隔を保持することができるため、第一配線１２及び第二配線１８間の寄生容量を容易に抑制することができる。
また、図３に示すように、第二配線１８は、ＬＯＣＯＳ酸化膜３及び半導体活性層７上に形成された保護膜１６ｃ上に配置され、導電性電極１９は、第二配線１８及び保護膜１６ｃ上に形成された保護膜１６ｄ上に配置されてもよい。すなわち、導電性電極１９は、第二配線１８よりも上層に配置されてもよい。なお、保護膜１６ｃ及び保護膜１６ｄは、上述の保護膜１６と同様の条件で形成することが可能である。
このように、導電性電極１９を第二配線１８よりも上層に配置することにより、保護膜１６ｃ及び保護膜１６ｄを合わせた厚さをゲート酸化膜４の厚さよりも容易に厚くすることができるため、ＮＭＯＳトランジスタ３０のＳ値を容易に改善することができる。このとき、保護膜１６ｃ及び保護膜１６ｄを合わせた厚さは、ゲート酸化膜４の厚さの２～５倍とすることが好ましい。
また、導電性電極を制御する配線の配置場所としては特に限定されず、例えば、図４で示される配置場所が挙げられる。図４（ａ）～（ｄ）は、導電性電極を制御する配線の配置例を示す実施形態１の半導体装置の断面模式図である。なお、説明に不要と思われる部材については、説明を省略する。
図４（ａ）に示すように、導電性電極１９は支持基板１４上で電気的に絶縁された状態で配置されるとともに、導電性電極１９と少なくとも一部が重なるように配置された第二配線（ソース・ドレイン配線）１８により、フローティングゲートのように制御されてもよい。これにより、導電性電極１９と第二配線１８とのカップリング容量を利用してＭＯＳトランジスタの閾値を制御することができる。
また、図４（ｂ）に示すように、導電性電極１９は支持基板１４上で電気的に絶縁された状態で配置されるとともに、ソース・ドレイン配線とは別の導電性電極制御用の配線であり、かつ導電性電極１９と少なくとも一部が重なるように配置された第三配線２２により、フローティングゲートのように制御されてもよい。これにより、導電性電極１９と第三配線２２とのカップリング容量を利用してＭＯＳトランジスタの閾値を制御することができる。
ここで、導電性電極１９と第二配線１８や第三配線２２等とのカップリング容量によってＭＯＳトランジスタの閾値が制御される原理について、図５を参照して説明する。図５は導電性電極をフローティングゲートのように制御する場合の実施形態１の半導体装置を示す模式図であり、（ａ）は断面模式図であり、（ｂ）は等価回路である。なお、説明に不要と思われる部材については、説明を省略する。
図５（ａ）は、導電性電極１９が支持基板１４上で電気的に絶縁された状態で配置されるとともに、第二配線１８や第三配線２２等である配線２３の少なくとも一部が導電性電極１９に重なるように配置された形態において、ＶＧ（ゲート電極５に印加される電圧）＝ＶＴ（閾値電圧）の状態を示している。ここで、配線２３に印加される電圧ＶＳＵＢをΔＶＳＵＢ変化させたとき、半導体活性層７及びゲート絶縁膜４界面の電位の変化量ΔＶＸと、閾値電圧の変化量ΔＶＴとを含む等価回路は、図５（ｂ）のように表すことができる。このとき、導電性電極１９に起因する容量ＣＢＡＣＫは、配線２３及び導電性電極１９間の容量Ｃａｐ１と、半導体活性層７及び導電性電極１９間の容量Ｃａｐ２との合成容量として、下記式（１）で求めることができる。
ＣＢＡＣＫ＝（Ｃａｐ１・Ｃａｐ２）／（Ｃａｐ１＋Ｃａｐ２）　（１）
ゲート電極５及び半導体活性層７の間に発生する容量をＣＯＸとすると、電荷保存の法則により、下記式（２）が成立する。
ＣＯＸ（ΔＶＴ－ΔＶＸ）＝ＣＢＡＣＫ（ΔＶＸ－ΔＶＳＵＢ）　（２）
式（１）を式（２）に代入することで、下記式（３）を導くことができる。
ΔＶＴ＝（（ＣＯＸ＋ＣＢＡＣＫ）ΔＶＸ－ＣＢＡＣＫ・ΔＶＳＵＢ）／ＣＯＸ　（３）
ここで、ＶＧ＝ＶＴのとき、ΔＶＸはほぼ変化しないため、ΔＶＸ＝０と見なすことができる。したがって、配線２３に印加される電圧ＶＳＵＢに対する閾値電圧ＶＴの変化量は、下記式（４）で表すことができる。
ΔＶＴ／ΔＶＳＵＢ＝ｄＶＴ／ｄＶＳＵＢ＝－ＣＢＡＣＫ／ＣＯＸ　（４）
式（４）で示すように、閾値電圧ＶＴの変化量は、ＣＢＡＣＫにより決定される。すなわち、導電性電極１９及び配線２３間の距離と、平面視したときに導電性電極１９及び配線２３が重なる領域の面積とを適宜調整することで、ＭＯＳトランジスタの閾値を所望の値に制御することができる。
他方、導電性電極１９は、図４（ｃ）に示すように、支持基板１４上で第三配線２２と直接接続されてもよいし、図４（ｄ）に示すように、支持基板１４上で第一配線１２と直接接続されてもよい。
以上、図４（ａ）～（ｄ）で説明したように、導電性電極１９よりも下層に配置された下層配線（例えば、第一配線１２、第三配線２２）によって導電性電極１９を制御することにより、上層配線によって導電性電極を制御する形態に比べて半導体装置の厚みを薄くすることができる。すなわち、半導体装置の薄型化が可能となる。
（実施形態２）
図６を参照し、実施形態２の半導体装置について説明する。図６は実施形態２の半導体装置を示す模式図であり、（ａ）は断面模式図であり、（ｂ）及び（ｃ）は平面模式図である。なお、製造方法については実施形態１の半導体装置と同一であるため説明を省略し、ここでは構成の異なる点について述べる。また、説明に不要と思われる部材については、図示を省略する。
図６（ａ）及び（ｂ）に示すように、実施形態２の半導体装置１００ｄは、支持基板１４と、複数のＰＭＯＳトランジスタ４０から構成されたＰＭＯＳトランジスタ群４１及び複数のＮＭＯＳトランジスタ３０から構成されたＮＭＯＳトランジスタ群３１とが形成されるとともに支持基板１４上に転写された半導体チップ（集積回路チップ）と、ＰＭＯＳトランジスタ群４１を一括して覆う導電性電極２０ａと、ＮＭＯＳトランジスタ群３１を一括して覆う導電性電極２０ｂとを備える。このように、導電性電極２０ａと導電性電極２０ｂとは互いに独立して配置されている。これにより、図６（ｂ）に示すように、導電性電極２０ａ及び導電性電極２０ｂに対してそれぞれ異なる電圧ＶＡ及び電圧ＶＢを印加することができるため、ＰＭＯＳトランジスタ群４１及びＮＭＯＳトランジスタ群３１の閾値を精密かつ同時に制御することが可能となる。なお、導電性電極は、ＰＭＯＳトランジスタ群４１及びＮＭＯＳトランジスタ群３１のいずれか一方だけを一括して覆うように配置されてもよい。
また、導電性電極２０ａが覆うＰＭＯＳトランジスタ４０の数と導電性電極２０ｂが覆うＮＭＯＳトランジスタ３０の数とはそれぞれ二つ以上であれば良く、図６（ｃ）に示すように、導電性電極２０ａが二つのＰＭＯＳトランジスタ４０から構成されたＰＭＯＳトランジスタ群４１を覆い、導電性電極２０ｂが二つのＮＭＯＳトランジスタ３０から構成されたＮＭＯＳトランジスタ群３１を覆うように配置してもよい。なお、導電性電極２０ａが覆うＰＭＯＳトランジスタ４０の数は、導電性電極２０ｂが覆うＮＭＯＳトランジスタ３０の数と同じであってもよいし、異なってもよい。
（実施形態３）
図７を参照し、実施形態３の半導体装置について説明する。図７は実施形態３の半導体装置を示す模式図であり、（ａ）は断面模式図であり、（ｂ）は平面模式図である。なお、製造方法については実施形態１の半導体装置と同一であるため説明を省略し、ここでは構成の異なる点について述べる。また、説明に不要と思われる部材については、図示を省略する。
図７（ａ）及び（ｂ）に示すように、実施形態３の半導体装置１００ｅは、支持基板１４と、複数のＰＭＯＳトランジスタ４０から構成されたＰＭＯＳトランジスタ群４１及び複数のＮＭＯＳトランジスタ３０から構成されたＮＭＯＳトランジスタ群３１とが形成されるとともに支持基板１４上に転写された半導体チップ（集積回路チップ）と、ＰＭＯＳトランジスタ群４１及びＮＭＯＳトランジスタ群３１を一括して覆う導電性電極２１とを備える。これにより、図７（ｂ）に示すように、導電性電極２１は、ＰＭＯＳトランジスタ群４１及びＮＭＯＳトランジスタ群３１に対して同一の電圧ＶＣを印加することができるため、製造プロセスにより集積回路チップ内に形成された回路群全体に与えられた閾値に対する影響を修正することが可能となる。
（実施形態４）
図８を参照し、実施形態４の半導体装置について説明する。図８は実施形態４の半導体装置を示す平面模式図である。なお、製造方法については実施形態１の半導体装置と同一であるため説明を省略し、ここでは構成の異なる点について述べる。また、説明に不要と思われる部材については、図示を省略する。
図８に示すように、実施形態４の半導体装置１００ｆは、支持基板と、複数のＭＯＳトランジスタ６０からそれぞれ構成された複数の回路ブロック７０ａ、７０ｂ、７０ｃ、７０ｄが形成されるととともに支持基板上に転写された半導体チップ（集積回路チップ）と、回路ブロック単位で配置された導電性電極２４ａ、２４ｂ、２４ｃ、２４ｄとを備える。このような形態により、複数のＭＯＳトランジスタ６０の閾値を回路ブロック単位で一括して制御することができる。なお、回路ブロック７０ａ、７０ｂ、７０ｃ、７０ｄとしては特に限定されず、例えば、ゲートドライバ、ソースドライバ、電源回路、光センサー回路、温度センサー回路、レベルシフタ等が挙げられる。また、回路ブロック７０ａ、７０ｂ、７０ｃ、７０ｄはそれぞれ互いに独立して、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含んで構成されてもよいが、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのいずれか一方から構成されることが好ましい。
以上、実施形態１～４により本発明の半導体装置について詳細に説明してきたが、上述の各実施形態は適宜組み合わせて実施してもよい。図９と、図１０（ａ）及び（ｂ）とは、本発明に係る別の実施形態の半導体装置を示す平面模式図である。なお、製造方法については実施形態１の半導体装置と同一であるため説明を省略し、ここでは構成の異なる点について述べる。また、説明に不要と思われる部材については、図示を省略する。
図９に示すように、本発明の半導体装置は、例えば、集積回路チップ内に形成されたＰＭＯＳトランジスタ群４１を一括して覆う導電性電極２５ａと、ＮＭＯＳトランジスタ群３１を一括して覆う導電性電極２５ｂと、ある特定の回路ブロック７１を一括して覆う導電性電極２５ｃとをそれぞれ独立して配置してもよい。
また、図１０（ａ）に示すように、本発明の半導体装置は、導電性電極２６が、支持基板上に形成された複数のＴＦＴ（ＴＦＴ回路）１５ａにまたがって配置されてもよい。この場合は、例えば、支持基板上に、導電性電極、絶縁層（下地層）、半導体活性層、ゲート絶縁膜、ゲート電極がこの順に積層された形態とすればよい。また、図１０（ｂ）に示すように、導電性電極２６が配置されるＴＦＴ（ＴＦＴ回路）１５ａとしては、画素領域８１及び周辺ドライバ回路８２が同一支持基板１４上に作り込まれたシステム液晶における周辺ドライバ回路８２を構成するＴＦＴ（ＴＦＴ回路）が好適である。
本願は、２００８年１月１５日に出願された日本国特許出願２００８－６１６８号を基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するものである。該出願の内容は、その全体が本願中に参照として組み込まれている。
（ａ）～（ｄ）は実施形態１の半導体装置の製造方法を示す断面模式図である。 （ｅ）～（ｇ）は実施形態１の半導体装置の製造方法を示す断面模式図である。 実施形態１の半導体装置の変形例を示す断面模式図である。 実施形態１の半導体装置の変形例を示す断面模式図である。 （ａ）～（ｄ）は、導電性電極を制御する配線の配置例を示す実施形態１の半導体装置の断面模式図である。 導電性電極をフローティングゲートのように制御する場合の実施形態１の半導体装置を示す模式図であり、（ａ）は断面模式図であり、（ｂ）は等価回路である。 実施形態２の半導体装置を示す模式図であり、（ａ）は断面模式図であり、（ｂ）及び（ｃ）は平面模式図である。 実施形態３の半導体装置を示す模式図であり、（ａ）は断面模式図であり、（ｂ）は平面模式図である。 実施形態４の半導体装置を示す平面模式図である。 本発明に係る別の実施形態の半導体装置を示す平面模式図である。 （ａ）及び（ｂ）は、本発明に係る別の実施形態の半導体装置を示す平面模式図である。
符号の説明
１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ：半導体装置
１：シリコン基板
２：熱酸化膜
３：ＬＯＣＯＳ酸化膜
４：ゲート酸化膜（ゲート絶縁膜）
５：ゲート電極
６：Ｎ型不純物領域
７：半導体活性層
８：第一平坦化膜
９：剥離用物質
１０：剥離層
１１：第一コンタクトホール
１２：第一配線（ソース・ドレイン配線）
１３：第二平坦化膜
１４：支持基板（ガラス基板）
１５：ＴＦＴ
１５ａ：ＴＦＴ（ＴＦＴ回路）
１６、１６ａ、１６ｂ、１６ｃ、１６ｄ：保護膜（絶縁層）
１７：第二コンタクトホール
１８：第二配線（ソース・ドレイン配線）
１９、２０ａ、２０ｂ、２１、２４ａ、２４ｂ、２４ｃ、２４ｄ、２５ａ、２５ｂ、２５ｃ、２６：導電性電極
２２：第三配線
２３：配線
３０：ＮＭＯＳトランジスタ
３１：ＮＭＯＳトランジスタ群
４０：ＰＭＯＳトランジスタ
４１：ＰＭＯＳトランジスタ群
５０：集積回路チップ
６０：ＭＯＳトランジスタ
７０ａ、７０ｂ、７０ｃ、７０ｄ、７１：回路ブロック
８１：画素領域
８２：周辺ドライバ回路

Claims (18)

  1. 半導体活性層、ゲート絶縁膜及びゲート電極が積層された構造をそれぞれ有する複数のＭＯＳトランジスタを同一面内に備える半導体装置であって、
    該半導体装置は、該半導体活性層の該ゲート電極とは反対側に積層された絶縁層と、
    該絶縁層の該半導体活性層とは反対側に積層され、かつ該複数のＭＯＳトランジスタの内の少なくとも二つのＭＯＳトランジスタにまたがって配置された導電性電極とを有することを特徴とする半導体装置。
  2. 前記半導体装置は、支持基板と、該支持基板上に設けられた集積回路とを備え、
    前記複数のＭＯＳトランジスタは、該集積回路に形成されたＭＯＳトランジスタであり、かつ前記ゲート電極、前記ゲート絶縁膜及び前記半導体活性層が該支持基板側からこの順に配置されることを特徴とする請求項１記載の半導体装置。
  3. 前記複数のＭＯＳトランジスタは、複数のＰＭＯＳトランジスタを含み、
    前記導電性電極は、該複数のＰＭＯＳトランジスタから構成されたＰＭＯＳトランジスタ群を覆うことを特徴とする請求項１又は２記載の半導体装置。
  4. 前記複数のＭＯＳトランジスタは、複数のＮＭＯＳトランジスタを含み、
    前記導電性電極は、該複数のＮＭＯＳトランジスタから構成されたＮＭＯＳトランジスタ群を覆うことを特徴とする請求項１又は２記載の半導体装置。
  5. 前記複数のＭＯＳトランジスタは、複数のＰＭＯＳトランジスタと複数のＮＭＯＳトランジスタとを含み、
    前記導電性電極は、該複数のＰＭＯＳトランジスタから構成されたＰＭＯＳトランジスタ群と該複数のＮＭＯＳトランジスタから構成されたＮＭＯＳトランジスタ群とを互いに独立して覆うことを特徴とする請求項１～４のいずれかに記載の半導体装置。
  6. 前記導電性電極は、前記複数のＭＯＳトランジスタの内の同一プロセスで形成された全てのＭＯＳトランジスタを一括して覆うことを特徴とする請求項１～４のいずれかに記載の半導体装置。
  7. 前記導電性電極は、前記複数のＭＯＳトランジスタの内の複数のＭＯＳトランジスタから構成された回路ブロック単位で配置されることを特徴とする請求項１～５のいずれかに記載の半導体装置。
  8. 前記半導体装置は、前記半導体活性層よりも前記支持基板側に配置された第一配線と、前記絶縁層の前記半導体活性層とは反対側に配置された第二配線とを有し、
    前記導電性電極は、該第二配線と同一層に配置されることを特徴とする請求項２～７のいずれかに記載の半導体装置。
  9. 前記半導体装置は、前記半導体活性層よりも前記支持基板側に配置された第一配線と、前記絶縁層の前記半導体活性層とは反対側に配置された第二配線とを有し、
    前記導電性電極は、該第二配線よりも下層に配置されることを特徴とする請求項２～７のいずれかに記載の半導体装置。
  10. 前記半導体装置は、前記半導体活性層よりも前記支持基板側に配置された第一配線と、前記絶縁層の前記半導体活性層とは反対側に配置された第二配線とを有し、
    前記導電性電極は、該第二配線よりも上層に配置されることを特徴とする請求項２～７のいずれかに記載の半導体装置。
  11. 前記半導体装置は、前記導電性電極よりも下層に配置された下層配線を有し、
    前記導電性電極は、該下層配線によって制御されることを特徴とする請求項２～１０のいずれかに記載の半導体装置。
  12. 前記半導体装置は、平面視したときに前記導電性電極と少なくとも一部が重なる配線を有し、
    前記導電性電極は、電気的に絶縁された状態で配置されるとともに、該配線によって制御されることを特徴とする請求項１～１１のいずれかに記載の半導体装置。
  13. 前記導電性電極は、平面視したときに、前記複数のＭＯＳトランジスタの内の少なくとも二つのＭＯＳトランジスタの各チャネル領域を覆うことを特徴とする請求項１～１２のいずれかに記載の半導体装置。
  14. 前記支持基板は、ガラス基板であることを特徴とする請求項２～１３のいずれかに記載の半導体装置。
  15. 請求項２～１４のいずれかに記載の半導体装置の製造方法であって、
    該製造方法は、前記複数のＭＯＳトランジスタが形成された前記集積回路を前記支持基板上に転写する転写工程と、
    転写された前記複数のＭＯＳトランジスタの前記半導体活性層上に前記絶縁層を形成する工程と、
    転写された前記複数のＭＯＳトランジスタの内の少なくとも二つのＭＯＳトランジスタにまたがるように前記導電性電極を前記絶縁層上に形成する工程とを含むことを特徴とする半導体装置の製造方法。
  16. 前記半導体装置の製造方法は、前記転写工程の前に、前記集積回路に形成された前記複数のＭＯＳトランジスタに水素を含む剥離用物質をイオン注入する工程を含むことを特徴とする請求項１５記載の半導体装置の製造方法。
  17. 請求項１～１４のいずれかに記載の半導体装置を備えることを特徴とする表示装置。
  18. 請求項１５又は１６記載の半導体装置の製造方法により製造された半導体装置を備える表示装置。　
PCT/JP2008/068493 2008-01-15 2008-10-10 半導体装置、その製造方法及び表示装置 WO2009090780A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US12/812,162 US20100289037A1 (en) 2008-01-15 2008-10-10 Semiconductor device, manufacturing method thereof and display device
CN200880117233.2A CN101868858A (zh) 2008-01-15 2008-10-10 半导体装置、其制造方法和显示装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008-006168 2008-01-15
JP2008006168 2008-01-15

Publications (1)

Publication Number Publication Date
WO2009090780A1 true WO2009090780A1 (ja) 2009-07-23

Family

ID=40885184

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2008/068493 WO2009090780A1 (ja) 2008-01-15 2008-10-10 半導体装置、その製造方法及び表示装置

Country Status (3)

Country Link
US (1) US20100289037A1 (ja)
CN (1) CN101868858A (ja)
WO (1) WO2009090780A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130270540A1 (en) * 2010-12-28 2013-10-17 Idemitsu Kosan Co., Ltd. Material for organic electroluminescent elements, and organic electroluminescent element using same
JP2015510255A (ja) * 2011-12-29 2015-04-02 コミサリア ア エナジー アトミック エ オックス エナジーズ オルタネティヴ 多層構造体を基板に製造する方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5581106B2 (ja) * 2009-04-27 2014-08-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8120356B2 (en) * 2009-06-11 2012-02-21 International Business Machines Corporation Measurement methodology and array structure for statistical stress and test of reliabilty structures
DE102012109460B4 (de) 2012-10-04 2024-03-07 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung eines Leuchtdioden-Displays und Leuchtdioden-Display
JP6545976B2 (ja) 2014-03-07 2019-07-17 株式会社半導体エネルギー研究所 半導体装置
JP6917700B2 (ja) 2015-12-02 2021-08-11 株式会社半導体エネルギー研究所 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05257171A (ja) * 1991-12-02 1993-10-08 Canon Inc 画像表示装置及びその製造方法
JPH1187718A (ja) * 1997-09-05 1999-03-30 Denso Corp 半導体装置
JP2001127300A (ja) * 1999-10-26 2001-05-11 Canon Inc 半導体装置
JP2001177098A (ja) * 1999-12-14 2001-06-29 Matsushita Electric Ind Co Ltd Ｓｏｉ構造ｍｏｓ型半導体装置
JP2005167197A (ja) * 2003-11-11 2005-06-23 Sharp Corp ウエハ及び半導体装置並びにこれらの製造方法
JP2005285850A (ja) * 2004-03-26 2005-10-13 Sharp Corp 半導体基板、半導体装置、及びそれらの製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2617798B2 (ja) * 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
US5317433A (en) * 1991-12-02 1994-05-31 Canon Kabushiki Kaisha Image display device with a transistor on one side of insulating layer and liquid crystal on the other side
US7470598B2 (en) * 2004-06-21 2008-12-30 Sang-Yun Lee Semiconductor layer structure and method of making the same
TW594947B (en) * 2001-10-30 2004-06-21 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
DE10200399B4 (de) * 2002-01-08 2008-03-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Erzeugung einer dreidimensional integrierten Halbleitervorrichtung und dreidimensional integrierte Halbleitervorrichtung
US7652359B2 (en) * 2002-12-27 2010-01-26 Semiconductor Energy Laboratory Co., Ltd. Article having display device
US7307317B2 (en) * 2003-04-04 2007-12-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, CPU, image processing circuit and electronic device, and driving method of semiconductor device
US7304327B1 (en) * 2003-11-12 2007-12-04 T-Ram Semiconductor, Inc. Thyristor circuit and approach for temperature stability
US7938029B2 (en) * 2006-10-31 2011-05-10 Campbell D Michael Simplified oil sampling assembly
JP4996938B2 (ja) * 2007-02-16 2012-08-08 株式会社日立製作所 半導体発光素子

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05257171A (ja) * 1991-12-02 1993-10-08 Canon Inc 画像表示装置及びその製造方法
JPH1187718A (ja) * 1997-09-05 1999-03-30 Denso Corp 半導体装置
JP2001127300A (ja) * 1999-10-26 2001-05-11 Canon Inc 半導体装置
JP2001177098A (ja) * 1999-12-14 2001-06-29 Matsushita Electric Ind Co Ltd Ｓｏｉ構造ｍｏｓ型半導体装置
JP2005167197A (ja) * 2003-11-11 2005-06-23 Sharp Corp ウエハ及び半導体装置並びにこれらの製造方法
JP2005285850A (ja) * 2004-03-26 2005-10-13 Sharp Corp 半導体基板、半導体装置、及びそれらの製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130270540A1 (en) * 2010-12-28 2013-10-17 Idemitsu Kosan Co., Ltd. Material for organic electroluminescent elements, and organic electroluminescent element using same
US9923151B2 (en) * 2010-12-28 2018-03-20 Idemitsu Kosan Co., Ltd. Material for organic electroluminescent elements, and organic electroluminescent element using same
JP2015510255A (ja) * 2011-12-29 2015-04-02 コミサリア ア エナジー アトミック エ オックス エナジーズ オルタネティヴ 多層構造体を基板に製造する方法
US9362255B2 (en) 2011-12-29 2016-06-07 Commissariat à l'énergie atomique et aux énergies alternatives Method for manufacturing a multilayer structure on a substrate

Also Published As

Publication number Publication date
US20100289037A1 (en) 2010-11-18
CN101868858A (zh) 2010-10-20

Similar Documents

Publication Publication Date Title
JP4319078B2 (ja) 半導体装置の製造方法
KR100311715B1 (ko) 반도체장치및그제조방법과이를이용한광밸브의제조방법및영사투사장치
JP5057981B2 (ja) 半導体装置及びその製造方法並びに表示装置
KR100684189B1 (ko) 반도체장치 및 그 제조방법
KR100518132B1 (ko) 동적 문턱 전압 제어를 위한 폴리실리콘 후단-게이트절연체-상-실리콘 모스펫
KR100400855B1 (ko) 반도체장치 및 그의 제조방법
TWI503979B (zh) 包含一場效電晶體於一覆矽的絕緣層構造的半導體裝置
WO2009090780A1 (ja) 半導体装置、その製造方法及び表示装置
US10580903B2 (en) Semiconductor-on-insulator transistor with improved breakdown characteristics
KR100333168B1 (ko) Ｓｏｉ 반도체장치 및 그 제조방법
US8309426B2 (en) Methods for manufacturing multilayer wafers with trench structures
US9997607B2 (en) Mirrored contact CMOS with self-aligned source, drain, and back-gate
JP2920580B2 (ja) 半導体装置
WO2011039907A1 (ja) 半導体装置及びその製造方法
US20100295105A1 (en) Semiconductor device and method for manufacturing the same
US20130009302A1 (en) Semiconductor device and manufacturing method therefor
WO2009113427A1 (ja) 半導体装置、その製造方法及び表示装置
JP4515525B2 (ja) 半導体装置
WO2009084149A1 (ja) 半導体装置及びその製造方法
US8354329B2 (en) Semiconductor device manufacturing method, semiconductor device and display apparatus
JP2012054504A (ja) 半導体装置およびその製造方法
US20130037816A1 (en) Semiconductor device and manufacturing method thereof
JP2008147445A (ja) 半導体装置及びその製造方法
JP2003234479A (ja) 電界効果型トランジスタ
JP2005064049A (ja) 薄膜トランジスタ及びその形成方法及びこの薄膜トランジスタを用いて構成される回路及び表示装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200880117233.2

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 08871065

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 12812162

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

NENP Non-entry into the national phase

Ref country code: JP

122 Ep: pct application non-entry in european phase

Ref document number: 08871065

Country of ref document: EP

Kind code of ref document: A1