JP5057981B2 - 半導体装置及びその製造方法並びに表示装置 - Google Patents

半導体装置及びその製造方法並びに表示装置 Download PDF

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Description

本発明は、半導体装置及びその製造方法並びに表示装置に関する。より詳しくは、画素とドライバとが同一基板上に設けられ、液晶表示装置、有機エレクトロルミネセンス表示装置等の表示装置に用いられるアクティブマトリクス基板に好適な半導体装置及びその製造方法、並びに、それらを用いて得られる表示装置に関するものである。
半導体装置は、半導体の電気特性を利用した能動素子を備えた電子装置であり、例えば、オーディオ機器、通信機器、コンピュータ、家電機器等に広く応用されている。中でも、薄膜トランジスタ（以下「ＴＦＴ」ともいう）、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ等の３端子能動素子を備えた半導体装置は、アクティブマトリクス型液晶表示装置（以下「液晶ディスプレイ」ともいう）等の表示装置において、画素毎に設けられたスイッチング素子、各画素を制御する制御回路等として利用され、表示装置の高精細化及び高速動画表示を可能にしている。
近年、表示装置に関する技術として、駆動回路、制御回路といった周辺ドライバ回路等と画素部とを一体化した液晶ディスプレイ、いわゆるモノリシック液晶ディスプレイ（以下「システム液晶」ともいう）が注目されている（例えば、特許文献１、２参照）。このようなシステム液晶に用いられる半導体装置によれば、同一基板上に、画素部のスイッチング素子と周辺ドライバ回路とを同時に形成するため、部品点数を大幅に削減することができるとともに、液晶ディスプレイの組立工程や検査工程を削減することができるので、製造コストの削減及び信頼性の向上が可能となる。
液晶表示装置等の表示装置については、低消費電力化、画像表示の高精細化及び高速化といった高性能化が強く求められている。また、システム液晶における周辺ドライバの省スペース化についても求められている。
このため、表示装置に利用される半導体装置に対しては、各素子の更なる微細化が強く求められ、限られた面積に多くの素子を形成するために、周辺ドライバ回路では、サブミクロンオーダーのデザインルール、すなわち集積回路（以下「ＩＣ」ともいう）レベルの微細なパターン精度が要求されている。また、周辺ドライバ回路を構成する半導体素子には、半導体層のキャリアの移動度を高くすることも要求されており、これを実現するためにも素子の微細化が必要となる。
しかしながら、従来のガラス基板上に直接半導体装置を形成する製造プロセスでは、ガラス基板の耐熱性が充分ではないために、製造プロセス中の熱処理工程でガラス基板に歪みが生じてしまうおそれがあり、サブミクロンオーダーでは所望の回路パターンを形成することができないことがあった。また、システム液晶等の液晶表示装置の製造に使用されるガラス基板の大きさは大型化が進んでおり、製造プロセス中のガラス基板面内における歪みはより生じやすくなっていた。
これに対し、電気絶縁物上に設けられた単結晶シリコン層にドライバ集積回路を形成したＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用い、液晶ディスプレイの基板上にドライバ集積回路を転写する技術が開示されている（例えば、特許文献３参照）。これによれば、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）等の半導体素子を含む集積回路の形成に従来のＩＣチップ作製工程を用いることが可能なため、サブミクロンオーダーの所望の回路デザインを有する微細かつ高性能な集積回路を備えた半導体装置を実現することができる。しかしながら、ＳＯＩ基板を作製するための工程が別途必要であり、製造プロセスが複雑化することや、製造コストが高くなるといった点で改善の余地があった。
このように、システム液晶の周辺ドライバ等に用いられる集積回路については、簡便な製造プロセスで、安価に製造することが求められるとともに、素子及び回路パターンの微細化等により、高性能化及び低消費電力化を実現することが求められていた。
特開平６−３７３１３号公報 特開２０００−３６５９８号公報 特開平６−７５２４４号公報
本発明は、上記現状に鑑みてなされたものであり、簡便かつ安価なプロセスにより製造することができ、しかも高性能化及び低消費電力化を効果的に実現することができる半導体装置及びその製造方法、並びに、それらを用いて得られる表示装置を提供することを目的とするものである。
本発明者は、システム液晶等に用いられる同一基板上に画素部及び集積回路部を備える半導体装置の製造プロセスについて種々検討したところ、単結晶半導体ウエハに形成した集積回路チップ（ＩＣチップ）を基板上に転写する技術によれば、簡便かつ安価な製造プロセスにより、集積回路部の微細化が可能であることに着目した。しかしながら、そのような技術を用いた場合には、転写により形成された集積回路部の半導体層をエッチング等により薄膜化して個々の半導体素子のチャネル領域を分離する際に、画素部の半導体薄膜上に形成されたゲート電極が損傷してしまうことが分かった。そこで、本発明者は更に検討を行ったところ、画素部のゲート電極上に保護膜を設けることにより、画素部のゲート電極の損傷を抑制しながら、集積回路部の半導体層をエッチング等により薄膜化できることを見いだした。そして、これにより、単結晶半導体ウエハに形成した集積回路チップを基板上に転写する技術を用いて、半導体装置の高性能化及び低消費電力化を効果的に実現することができることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
すなわち、本発明は、基板上に、半導体薄膜上に形成されたゲート電極を有するスイッチング素子を備える画素部と、ゲート電極上に半導体層を有する集積回路部とが配置された半導体装置であって、上記半導体装置は、画素部のゲート電極上に保護膜が設けられている半導体装置である。
以下に本発明を詳述する。
本発明の半導体装置は、基板上に、半導体薄膜上に形成されたゲート電極を有するスイッチング素子を備える画素部と、ゲート電極上に半導体層を有する集積回路部とが配置される。すなわち、本発明の半導体装置は、基板上に画素部と集積回路部とが配置され、画素部は、半導体薄膜及びゲート電極（画素部ゲート）が基板側からこの順に配置された構成を有するものであり、集積回路部は、ゲート電極（集積回路部ゲート）及び半導体層が基板側からこの順に配置された構成を有するものである。なお、半導体薄膜及び画素部ゲートの間には、通常、ゲート絶縁膜が介設され、また、集積回路部ゲート及び半導体層の間には、通常、ゲート酸化膜が介設される。また、集積回路部は、通常、半導体素子が形成された半導体ウエハの一部（ＩＣチップ）が転写されることによって基板上に配置される。本発明の半導体装置は、このような構成を有することにより、画素部の各スイッチング素子を集積回路部によって、駆動及び制御することができる。また、同一基板上に画素部と集積回路部とを備えることから、部品点数を削減することができるとともに、組立工程及び検査工程を削減することができるので、製造コストの削減及び信頼性の向上が可能になる。
上記スイッチング素子は、集積回路部によって駆動及び制御され、ゲート電極に印加される電圧に応じて画素部の各回路のＯＮ／ＯＦＦを行う半導体素子である。スイッチング素子としては、特に限定されず、ＭＯＳトランジスタ、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、バリスタ等が挙げられるが、性能及び製造コストの観点から３端子能動素子であることが好ましく、なかでも薄膜トランジスタであることがより好ましい。
上記画素部のゲート電極の材質としては、ドライエッチング等によるパターニングが容易なものが好ましく、また、熱処理工程におけるヒロック等の塑性変形を抑制するため、融点が２０００℃以上の高融点金属が好ましい。具体的には、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）等の高融点金属、上記高融点金属の窒化物等が好ましい。また、ゲート電極は、複数の材料からなる積層体としてもよい。
上記ゲート電極の作製方法としては、スパッタ法により金属膜を形成した後、フォトレジスト等をマスクにしてドライエッチングによりパターニングを行う方法等が好適に用いられる。
上記半導体装置は、画素部のゲート電極上に保護膜が設けられている。なお、本発明において、保護膜とは、電気絶縁性を有する膜で構成され、集積回路部の半導体層を薄膜化する際に、画素部のゲート電極を保護することが可能なものであればよいが、集積回路部の半導体層の薄膜化にはドライエッチング、ウェットエッチング等のエッチングが好適に用いられることから、エッチングに対する保護機能（耐性）を有することが好ましく、なかでもドライエッチングに対する保護機能を有することが好ましい。このような保護膜が設けられることにより、半導体素子が形成された半導体ウエハの一部を転写して集積回路部を形成した後、該集積回路部の半導体層を薄膜化して各半導体素子のチャネル領域の分離を行うような場合に、画素部のゲート電極の損傷を抑制しながら、集積回路部の半導体層をエッチング等により薄膜化することが可能となる。その結果、本発明の半導体装置では、集積回路部を転写により形成することで集積回路部の半導体素子及び回路パターンの微細化が可能となり、また、半導体層を薄膜化することで寄生容量の低減による集積回路部の高速動作、低電圧駆動及び低消費電力化が可能となることから、高性能化及び低消費電力化を効果的に実現することができる。
上記保護膜は、保護膜がエッチングされてゲート電極が露出することを充分に抑制する観点から、集積回路部の半導体層に対するエッチングの選択比が、１．５以上の材質からなることが好ましく、２．０以上の材質からなることがより好ましい。ここで、上記選択比とは、ドライエッチングにおいて、エッチングガスとして四フッ化炭素ガス及び酸素ガスの混合ガスを用いた時の保護膜と集積回路部の半導体層とのエッチング速度の比から算出される値である。
なお、本願明細書における「以上」及び「以下」は、当該数値を含むものである。
上記保護膜の材質としては、絶縁性の無機材料が好ましく、絶縁性の無機材料としては、例えば、ケイ素酸化物、ケイ素窒化物、ケイ素酸窒化物等が挙げられるが、なかでもケイ酸エチル（ＴＥＯＳ；ｔｅｔｒａ ｅｔｈｏｘｙ ｓｉｌａｎｅ）がより好ましい。また、保護膜の形態としては、複数層からなる形態であってもよいが、製造工程の簡略化の観点からは、単層からなる形態が好ましい。
上記保護膜の平均膜厚は、５０ｎｍ以上であることが好ましい。５０ｎｍ未満であると、半導体層の薄膜化の際等に生じた膜厚ムラのためにゲート電極が露出している可能性がある。より確実にゲート電極の露出を防止する観点からは、１５０ｎｍ以上であることが好ましい。なお、保護膜の平均膜厚の上限としては特に限定されないが、通常、３００ｎｍ以下である。
本発明では、保護膜は少なくとも画素部のゲート電極上を被覆していればよいが、例えば、画素部においてゲート絶縁膜上に島状にゲート電極が配置されている場合には、保護膜を画素部のゲート電極とその周囲のゲート絶縁膜との上に設けることで、ゲート絶縁膜の保護を図ることもできる。
なお、本発明の半導体装置の構成としては、上述の構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。
また、本発明において、上記集積回路部の半導体層は、単結晶シリコンからなることが好ましい。単結晶シリコンは、アモルファスシリコン及び多結晶シリコンに比べてキャリアの移動度が大きいために、集積回路部の高速動作が可能となる。また、集積回路部にＣＭＯＳトランジスタを形成することができるため、回路の安定性の確保及び低消費電力化が可能となる。
更に、本発明において、上記半導体装置は、保護膜上に層間絶縁膜が設けられていることが好ましい。これにより、画素部を保護しつつ層間容量を適宜設定することができる。また、上記半導体装置は、画素部の保護膜と集積回路部の半導体層との上に層間絶縁膜が設けられていることがより好ましく、このように、画素部と集積回路部とに一様に層間絶縁膜を配置することによって、画素部とともに集積回路部の半導体層を保護することができる。層間絶縁膜の材質としては、絶縁性の無機材料又は有機材料が好ましく、なかでも絶縁性の無機材料が好ましい。絶縁性の無機材料としては、ケイ素窒化物、ＴＥＯＳが挙げられる。また、絶縁性の有機材料としては、感光性樹脂等の樹脂が挙げられる。なお、層間絶縁膜の膜厚としては特に限定されないが、平均膜厚が３００〜１５００ｎｍであることが好ましい。また、層間絶縁膜は、ケイ素窒化物、ＴＥＯＳ等の複数の材料からなる積層体としてもよい。
本発明はまた、半導体薄膜上に形成されたゲート電極を有するスイッチング素子を備える画素部と、半導体層を有する集積回路部とが、基板上に配置された半導体装置の製造方法であって、上記製造方法は、（１）半導体ウエハの一部を基板上に転写して集積回路部を形成する工程（転写工程）と、（２）画素部のゲート電極上に保護膜を形成する工程（保護膜形成工程）と、（３）集積回路部の半導体層を薄膜化する工程（薄膜化工程）とを含む半導体装置の製造方法でもある。
本発明の半導体装置の製造方法によれば、上記（１）の転写工程を行うことにより、半導体ウエハ上に形成した半導体素子を基板上に転写することができるので、簡便かつ安価な製造プロセスにより、微細な回路パターンを有する集積回路部を画素部と同一基板上に容易に配置することができる。なお、半導体ウエハの一部とは、通常、複数の半導体素子が形成された集積回路チップ（ＩＣチップ）である。次に、上記（２）の保護膜形成工程を行うことにより、画素部のゲート電極上に保護膜を形成することができる。その結果、上記（３）の薄膜化工程を行う際に、画素部のゲート電極へのエッチング等によるダメージを抑制しながら、集積回路部の半導体層を薄膜化することができる。このように本発明の半導体装置の製造方法によれば、集積回路部を転写により形成することで集積回路部の半導体素子及び回路パターンの微細化が可能となり、また、半導体層を薄膜化することで寄生容量の低減による集積回路部の高速動作、低電圧駆動及び低消費電力化が可能となることから、半導体装置の高性能化及び低消費電力化を効果的に実現することができる。
このような本発明の半導体装置の製造方法は、上述の本発明の半導体装置を製造する方法として好適である。
なお、本発明の半導体装置の製造方法としては、上記（１）の転写工程、上記（２）の保護膜形成工程及び上記（３）の薄膜化工程を必須工程として含むのである限り、その他の工程を含んでいても含んでいなくてもよく、特に限定されるものではない。また、上記（１）〜（３）の工程を行う順序としては、本発明の効果を奏するものであれば特に限定されないが、上記（１）、（２）及び（３）の工程をこの順に行う態様と、上記（２）、（１）及び（３）の工程をこの順に行う態様とが好ましく、不純物元素の活性化のための熱処理工程において画素部のゲート電極が酸化することを防止する観点から、上記（２）、（１）及び（３）の工程をこの順に行う態様がより好ましい。
上記（１）の転写工程は、半導体層が最上層となるように、ＩＣチップを基板上に貼り付けることが好ましい。これにより、上記（３）の薄膜化工程において、集積回路部の半導体層をエッチング等により薄膜化することができる。
上記（２）の保護膜形成工程は、集積回路部の半導体層に対するエッチングの選択比が１．５以上の材質からなる保護膜を形成することが好ましく、２．０以上の材質からなる保護膜を形成することがより好ましい。これにより、上記（３）の薄膜化工程において、エッチングマスクを使用することなく、集積回路部の半導体層を選択的にエッチングすることができるので、生産性を向上させることができる。ここで上記選択比は、上述した方法により算出することができる。
また、上記（２）の保護膜形成工程においては、上記（３）の薄膜化工程中にゲート電極が露出することを防ぐ観点から、平均膜厚が４００ｎｍ以上の保護膜を形成することが好ましい。これにより、上記（３）の薄膜化工程において、保護膜がエッチングされた場合に、ゲート電極が露出することを効果的に防止することができ、エッチング終了後、平均膜厚が１５０ｎｍ程度の保護膜を得ることができる。なお、上記（２）の保護膜形成工程において形成される保護膜の平均膜厚の上限としては特に限定されないが、５００ｎｍ以下であることが好ましい。
保護膜の形成方法としては、特に限定されず、スパッタ法、常圧ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、低圧ＣＶＤ法、プラズマＣＶＤ法、リモートプラズマＣＶＤ法等を用いることができる。
上記（３）の薄膜化工程は、エッチングを行うことが好ましい。これにより、エッチングの選択比の大きい保護膜が形成された画素部のゲート電極を傷つけることなく、集積回路部の半導体層を選択的に薄膜化することができる。
上記エッチングは、ウェットエッチング又はドライエッチングで行うことができるが、膜厚の制御が容易であることから、ドライエッチングで行うことが好ましい。
ドライエッチングに使用されるガスとしては、特に限定されず、四フッ化炭素ガス及び酸素ガスの混合ガス、六フッ化硫黄ガス及び塩化水素ガスの混合ガス等が挙げられる。また、ドライエッチングのエッチング方式としては、プラズマエッチング（ＰＥ；ｐｌａｓｍａ ｅｔｃｈｉｎｇ）モード、反応性イオンエッチング（ＲＩＥ；ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）モード等を用いることができる。
また、ウェットエッチングを行う場合、使用される薬液としては特に限定されず、例えば、水酸化カリウム水溶液、フッ酸及び硝酸の混合溶液、ＥＤＰ（ｅｔｈｙｌｅｎｅ ｄｉａｍｉｎｅ ｐｙｒｏｃａｔｅｃｈｏｌ）等が挙げられる。
上記（３）の薄膜化工程は、エッチングを行う前に、集積回路部の半導体層の一部を加熱分離することが好ましい。このように、半導体層の一部を分離除去した後、エッチングを行うことで、エッチングに係る時間が短縮され、製造プロセスの短縮化が可能となる。
加熱分離方法としては、特に限定されないが、半導体層に水素又はヘリウム（Ｈｅ）、ネオン（Ｎｅ）等の不活性ガス元素からなるイオンを所望の深さに注入し、その後熱処理を行うことによってイオン注入層に沿って半導体層を分離する、いわゆるスマートカット法（商標登録）が好ましい。
上記半導体装置の製造方法は、薄膜化工程の後、画素部の保護膜上に層間絶縁膜を形成する工程を含むことが好ましい。これにより、薄膜化工程におけるエッチングの影響を受けずに層間絶縁膜を画素部に形成することができる。また、上記半導体装置の製造方法は、薄膜化工程の後、画素部の保護膜と集積回路部の半導体層との上に層間絶縁膜を形成する工程を含むことがより好ましく、このように、画素部と集積回路部とに一様に層間絶縁膜を形成することによって、画素部とともに集積回路部の半導体層とを保護するための絶縁膜を容易に形成することができる。層間絶縁膜の材質としては、絶縁性の無機材料又は有機材料が好ましく、なかでも絶縁性の無機材料が好ましい。絶縁性の無機材料としては、ケイ素窒化物、ＴＥＯＳが挙げられる。また、絶縁性の有機材料としては、感光性樹脂等の樹脂が挙げられる。層間絶縁膜の形成方法としては特に限定されず、無機材料を形成する場合には、スパッタ法、常圧ＣＶＤ法、低圧ＣＶＤ法、プラズマＣＶＤ法、リモートプラズマＣＶＤ法等が挙げられ、有機材料を形成する場合には、スピンコート法等が挙げられる。なお、層間絶縁膜は、ケイ素窒化物及びＴＥＯＳ等の複数の材料を用いて積層構造を有するように形成されてもよい。
本発明の半導体装置の製造方法により製造される半導体装置は、半導体薄膜上に形成されたゲート電極を有するスイッチング素子を備える画素部と、半導体層を有する集積回路部とが、基板上に配置される。本発明の半導体装置の製造方法により製造される半導体装置の構成としては、このような構成要素を必須とするものである限り、その他の構成要素については特に限定されるものではない。
本発明はまた、上記半導体装置、又は、上記半導体装置の製造方法により得られた半導体装置を備える表示装置でもある。本発明の半導体装置は、同一基板上に画素部と集積回路部とを備え、集積回路部を表示装置の周辺回路であるデジタルドライバ、ＤＣ−ＤＣコンバータ、ＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）、及び、ＲＦ（ｒａｄｉｏ−ｆｒｅｑｕｅｎｃｙ ｒａｄｉａｔｉｏｎ）回路等に用いることができるので、同一基板上に画素部と集積回路部とを有するアクティブマトリクス基板を備えた表示装置に好適である。したがって、本発明の表示装置は、液晶表示装置、有機エレクトロルミネセンス表示装置（有機ＥＬディスプレイ）等の表示装置に好適に用いられる。なかでも、本発明の半導体装置に備えられた集積回路部は、高性能化及び低消費電力化が可能であることから、大型の液晶表示装置及び大型の有機ＥＬディスプレイに特に好適に用いられる。
本発明の半導体装置によれば、画素部のゲート電極上に保護膜が設けられていることにより、画素部と半導体ウエハから形成された集積回路部とを同一基板上に配置する際に、エッチング等による画素部のゲート電極へのダメージを抑制しながら、集積回路部の半導体層を薄膜化することができる。その結果、本発明の半導体装置では、集積回路部を転写により形成することで集積回路部の素子及び回路パターンの微細化が可能となり、また、半導体層を薄膜化することで寄生容量の低減による集積回路部の高速動作、低電圧駆動及び低消費電力化が可能となることから、高性能化及び低消費電力化を効果的に実現することができる。
以下に実施例を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施例のみに限定されるものではない。
なお、本実施例の集積回路部のＭＯＳトランジスタでは、１個のＮＭＯＳトランジスタについて説明するが、本実施例の半導体装置は、複数個のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが同一基板上に形成されたものである。ＰＭＯＳトランジスタは、ＮＭＯＳトランジスタ形成時のイオン注入の不純物導電型を変更することにより形成できる。また、ＰＭＯＳ及びＮＭＯＳトランジスタは、互いに電気的に接続されていなくてもよいが、互いに電気的に接続されていることが好ましく、例えば、ＰＭＯＳ及びＮＭＯＳトランジスタを含んで構成されるＣＭＯＳトランジスタ（相補型回路）を有する構成が好適である。ここで各ＭＯＳトランジスタは、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）やトレンチアイソレーション等により、適宜素子分離されている。
なお、ＰＭＯＳトランジスタとは、ｐ型半導体からなるチャネル層を含んで構成されるＭＯＳトランジスタのことをいい、ＮＭＯＳトランジスタとは、ｎ型半導体からなるチャネル層を含んで構成されるＭＯＳトランジスタのことをいう。
（実施例１）
図１を用いて、本発明の半導体装置を用いた表示装置用アクティブマトリクス基板について説明する。図１は、本実施例の表示装置用アクティブマトリクス基板の構成を示す断面模式図である。図１に示すように、本実施例のアクティブマトリクス基板は、透明基板であるガラス基板２２と、ガラス基板２２上に配置された集積回路部５０及び画素部５１と、画素部５１のＴＦＴ３０と集積回路部５０とを接続する配線部３７とにより構成される。
画素部５１は、ガラス基板２２上に順に積層された第１のベースコート層３１及び第２のベースコート層３２上にＴＦＴ３０を有する。
ＴＦＴ３０は、活性領域を含む半導体薄膜３３と、半導体薄膜３３を覆うゲート絶縁膜３４と、ゲート絶縁膜３４の上に設けられたゲート電極（画素部ゲート）３５と、ゲート電極３５を覆う保護膜３６とをこの順に有している。半導体薄膜３３は、ソース領域３３ｓと、ドレイン領域３３ｄと、これらソース領域３３ｓ及びドレイン領域３３ｄとの間に形成されたチャネル領域３３ｃとにより構成されている。なお、保護膜３６は、通常、画素部５１の略全面に配置されている。
また画素部５１のＴＦＴ３０上には、層間絶縁膜４０、平坦化膜４２及び画素電極４１がこの順に積層されている。更にＴＦＴ３０には、ドレイン領域３３ｄ及びソース領域３９ｓの上方で、ゲート絶縁膜３４、保護膜３６及び層間絶縁膜４０を貫通するコンタクトホール３９ｄ、３９ｓが形成されている。コンタクトホール３９ｄ、３９ｓ内及び層間絶縁膜４０上には導電性材料が充填され、層間膜上電極配線４３ａ、４３ｂが形成されている。また、層間膜上電極配線４３ａの上方には平坦化膜４２を貫通するコンタクトホール４４ａが形成されている。コンタクトホール４４ａ内及び平坦化膜４２上には透明電極である画素電極４１が形成され、ＴＦＴ３０のドレイン領域３３ｄと画素電極４１とが接続されている。そして、画素部５１の最上層には配向膜（図示せず）が配置されている。
また集積回路部５０は、ガラス基板２２の表面に配置され、半導体素子であるＭＯＳトランジスタ５２を有している。そして、ＭＯＳトランジスタ５２においては、ガラス基板２２上に、第１の平坦化膜である絶縁膜２１と、第２の平坦化膜である層間絶縁膜１８と、層間絶縁膜１５と、絶縁膜１４とがこの順に積層されている。絶縁膜２１は、ガラス基板２２の表面に接合されている。絶縁膜１４は、ガラス基板２２側へ窪んでおり、絶縁膜１４の表面には、ゲート酸化膜７とＬＯＣＯＳ酸化膜６とが形成されている。ゲート酸化膜７と絶縁膜１４との間には、ゲート電極（集積回路部ゲート）８とサイドウォール１１とが形成されている。サイドウォール１１はゲート電極８の左右両側面にそれぞれ形成されている。
一方、絶縁膜２１と層間絶縁膜１８との界面においては、ソース電極２０ｓ及びドレイン電極２０ｄが形成されている。また、層間絶縁膜１８、層間絶縁膜１５、絶縁膜１４及びゲート酸化膜７には、これらの各膜１８、１５、１４及び７を貫通するコンタクトホール１９ｓ、１９ｄが形成され、導電性材料が充填されている。コンタクトホール１９ｓ内の導電性材料はソース電極２０ｓと一体に形成される一方、コンタクトホール１９ｄ内の導電性材料はドレイン電極２０ｄと一体に形成されている。
ゲート酸化膜７の表面には、単結晶シリコン層である半導体層１が形成されている。半導体層１は、ＬＯＣＯＳ酸化膜６によって隣り合う他の半導体層（図示省略）との間が分離された状態で、画素部５１と共通の部材である層間絶縁膜４０及び平坦化膜４２により被覆されている。
半導体層１は、チャネル領域１２と、その左右両側に形成された低濃度不純物領域１０ｓ、１０ｄと、さらにその左右両側に形成された高濃度不純物領域１３ｓ、１３ｄとにより構成されている。低濃度不純物領域１０ｓ、１０ｄ及び高濃度不純物領域１３ｓ、１３ｄには、例えばリン等のＮ型不純物１６が注入されている。低濃度不純物領域１０ｓ、１０ｄは、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域を構成している。また、高濃度不純物領域１３ｓはソース領域を構成する一方、高濃度不純物領域１３ｄはドレイン領域を構成している。
チャネル領域１２は、ゲート酸化膜７を介してゲート電極８に対向するように形成されている。また、低濃度不純物領域１０ｓ、１０ｄは、ゲート酸化膜７を介してサイドウォール１１に対向して形成されている。更に、高濃度不純物領域１３ｓにはコンタクトホール１９ｓを介してソース電極２０ｓが接続される一方、高濃度不純物領域１３ｄにはコンタクトホール１９ｄを介してドレイン電極２０ｄが接続されている。そして、ソース電極２０ｓの上方には、層間絶縁膜１８、層間絶縁膜１５、絶縁膜１４、ＬＯＣＯＳ酸化膜６及び層間絶縁膜４０を貫通するコンタクトホール３８が形成されている。コンタクトホール３８内及び層間絶縁膜４０上には導電性材料が充填され、層間膜上電極配線４３ｃが形成されている。
そして、集積回路部５０とＴＦＴ３０とは、配線部３７を介して接続されている。すなわち、集積回路部５０には、層間膜上電極配線４３ｃの上方で平坦化膜４２を貫通するコンタクトホール４４ｃが形成されている。一方、画素部５１には、ＴＦＴ３０の層間膜上電極配線４３ｂの上方で平坦化膜４２を貫通するコンタクトホール４４ｂが形成されている。これら各コンタクトホール４４ｂ、４４ｃ内及び平坦化膜４２上には透明電極である配線部３７が層間膜上電極配線４３ｂ、４３ｃを繋ぐようにパターン形成されている。
このように、本発明の半導体装置においては、保護膜は、画素部にのみに配置され、集積回路部には配置されない。したがって、画素部ゲート上の絶縁膜の層数は、通常、集積回路部の半導体層上の絶縁膜の層数よりも保護膜の分だけ多くなる。すなわち、画素部ゲート上の絶縁膜（保護膜及び層間絶縁膜）の膜厚と、集積回路部の半導体層上の絶縁膜（層間絶縁膜）の膜厚とには膜厚差が生じ、画素部ゲート上の絶縁膜の膜厚は、通常、集積回路部の半導体層上の絶縁膜の膜厚より大きい。また、保護膜は、後述するように、集積回路部の半導体層が薄膜化される前に形成されるため、集積回路部の半導体層上に配置されることはない。したがって、基板上に画素部と集積回路部とが一体的に配置され、かつ基板全面に一様に層間絶縁膜が配置された形態における層間絶縁膜と本発明の保護膜とは、その配置形態の違いから明確に区別することができる。
次に、本実施例の表示装置用アクティブマトリクス基板の製造方法について説明する。
まず、ＴＦＴ３０の作製工程について説明する。図２に示すように、ガラス基板２２に第１のベースコート層３１であるＳｉＮＯ層及び第２のベースコート層３２であるＴＥＯＳ層をこの順に積層する。続いて、ＴＥＯＳ層３２の表面にアモルファスシリコン、ポリシリコン等からなる半導体薄膜３３をフォトリソグラフィによりパターン形成する。続いて、上記ＴＥＯＳ層３２の上に上記半導体薄膜３３を覆うように、ＳｉＯ２膜等の絶縁膜からなるゲート絶縁膜３４を積層する。その後、半導体薄膜３３の一部に重なるように、ゲート電極３５をフォトリソグラフィによりパターン形成する。このゲート電極３５をマスクとして、半導体薄膜３３のソース領域３３ｓ及びドレイン領域３３ｄに不純物元素のイオン注入を行う。続いて、画素部５１の全面を覆うようにゲート電極３４上に平均膜厚４００ｎｍ程度の保護膜３６を形成する。そして、ソース領域３３ｓ及びドレイン領域３３ｄに対して熱処理を行い、イオン注入した不純物元素の活性化を行う。こうして、ガラス基板２２上にＴＦＴ３０を形成する。
ここで、保護膜３６の形成方法としては、スパッタ法、常圧ＣＶＤ法、低圧ＣＶＤ法、プラズマＣＶＤ法、リモートプラズマＣＶＤ法等を用いることができる。また、保護膜３６の材質としては、集積回路部の半導体層に対してエッチングの選択比が大きいものが好ましく、また、絶縁性の無機材料が好ましい。このような材料としては、例えば、ケイ素酸化物、ケイ素窒化物、ケイ素酸窒化物等が挙げられるが、特にＴＥＯＳが好ましい。また、保護膜３６の形態としては、複数層からなる形態であってもよいが、製造工程の簡略化の観点からは、単層からなる形態が好ましい。
なお、本実施例においては、保護膜３６を集積回路部５０の転写前に形成したが、本発明において、保護膜は、画素部ゲートを保護することができればよく、集積回路部の転写後に画素部ゲート上に形成してもよい。しかしながら、集積回路部の転写後に保護膜を基板の全面に形成する場合、上述した不純物元素の活性化のための熱処理工程において、通常金属材料を含む画素部ゲートが酸化されるおそれがある。したがって、熱処理工程における画素部ゲートの酸化を防止する観点からは、保護膜は、本実施例のように、集積回路部の転写前に形成されるほうが好ましい。
次に、ガラス基板２２における集積回路部５０を転写する領域を露出させるために、図３に示すように、所定領域において、保護膜３６、ＴＥＯＳ層３２及びゲート絶縁膜３４をドライエッチングにより除去する。更に、露出したＳｉＮＯ層３１にウェットエッチングを行い、ガラス基板２２を部分的に露出させる。その後、露出したガラス基板２２に対し、集積回路部５０を貼り合わせる。
ここで、集積回路部５０の製造方法について説明する。集積回路部５０の製造方法には、酸化膜形成工程と、ゲート電極形成工程と、活性領域形成工程と、剥離層形成工程と、平坦化膜形成工程と、転写工程と、分離工程と、薄膜化工程とが含まれる。
酸化膜形成工程では、単結晶シリコンウエハからなる半導体基板１（一部が分離される前の上記半導体層１に相当する）にＰウェル領域４を形成すると共に、ＬＯＣＯＳ酸化膜６及びゲート酸化膜７を形成する。すなわち、図４−１に示すように、半導体基板１に熱酸化膜２を形成し、Ｐ型不純物元素９（例えば、ホウ素）を半導体基板１の内部にイオン注入する。続いて、図４−２に示すように、上記半導体基板１に熱処理を行い、イオン注入されたＰ型不純物元素９を拡散するとともに活性化させることによって、Ｐウェル領域４を形成する。続いて、図４−３に示すように、熱酸化膜２の表面に窒化ケイ素膜５をパターン形成した後に、熱酸化膜２及び半導体基板１に対してＬＯＣＯＳ酸化を行い、窒化ケイ素膜５の左右両側にＬＯＣＯＳ酸化膜６を形成する。その後、図４−４に示すように、窒化ケイ素膜５及び熱酸化膜２を一旦除去した後に、熱酸化膜２が形成されていた領域にゲート酸化膜７を形成する。
次に、ゲート電極形成工程では、図４−５に示すように、ゲート酸化膜７の表面にスパッタ法等により積層した導電性材料を、フォトリソグラフィ法等によりパターニングして、ゲート電極８を半導体基板１に形成する。ゲート電極８の材質としては、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）等の高融点金属及び上記高融点金属の窒化物等が挙げられる。また、ゲート電極は上記複数の材料からなる積層体としてもよく、タングステン（Ｗ）／窒化タンタル（ＴａＮ）からなる積層膜等が挙げられる。
次に、活性領域形成工程では、図４−６に示すように、まず、ゲート電極８をマスクとして、リン等のＮ型不純物元素１６をイオン注入し、Ｎ型低濃度不純物領域１０ｓ、１０ｄを形成する。続いて、図４−７に示すように、ゲート酸化膜７の表面にＣＶＤ等によりＳｉＯ２膜を形成した後に、異方性ドライエッチングを行うことにより、ゲート電極８の両側壁にサイドウォール１１を形成する。続いて、図４−８に示すように、ゲート電極８及びサイドウォール１１をマスクとして、リン等のＮ型不純物元素１６をイオン注入することにより、Ｎ型高濃度不純物領域１３ｓ、１３ｄを形成する。その結果、低濃度不純物領域１０ｓ、１０ｄは、ゲート酸化膜７を介してサイドウォール１１に対向する領域に形成されることとなる。その後、図４−９に示すように、ＳｉＯ2等の絶縁膜１４を形成した後に、上記低濃度不純物領域１０ｓ、１０ｄ及び高濃度不純物領域１３ｓ、１３ｄに対して熱処理を行い、イオン注入したＮ型不純物元素１６の活性化を行う。
次に、剥離層形成工程では、図４−１０に示すように、絶縁膜１４の表面に層間絶縁膜１５を積層した後に、上記半導体基板１のＰウェル領域４に対し、上記層間絶縁膜１５を介して水素又はヘリウム（Ｈｅ）、ネオン（Ｎｅ）等の不活性ガス元素２４からなる剥離用物質をイオン注入する。こうして、図４−１０に示すように、半導体基板１に対し、剥離用物質が含まれる剥離層１７を形成する。
次に、平坦化膜形成工程では、図４−１１に示すように、半導体基板１及び層間絶縁膜１５を覆うようにＳｉＯ2膜を形成し、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等により平坦化することによって、層間絶縁膜１８を形成する。続いて、ソース電極２０ｓ及びドレイン電極２０ｄを形成する。まず、図４−１２に示すように、上記層間絶縁膜１８、層間絶縁膜１５、絶縁膜１４、及び、ゲート酸化膜７を貫通するコンタクトホール１９ｓ、１９ｄを形成する。コンタクトホール１９ｓは、上記高濃度不純物領域（ソース領域）１３ｓの上方に形成する一方、コンタクトホール１９ｄは、上記高濃度不純物領域（ドレイン領域）１３ｄの上方に形成する。続いて、導電性材料を上記コンタクトホール１９ｓ、１９ｄの内部と層間絶縁膜１８の表面とに形成した後にパターニングする。これにより、コンタクトホール１９ｓの上方位置にソース電極２０ｓを形成する一方、コンタクトホール１９ｄの上方位置にドレイン電極２０ｄを形成する。その後、図４−１３に示すように、絶縁膜２１を形成し、ＣＭＰ等により絶縁膜２１の表面を平坦化する。
次に、転写工程において、図５に示すように、集積回路部５０の絶縁膜２１の表面を洗浄した後に、平坦化された絶縁膜２１を露出されたガラス基板２２の表面に貼り合わせる。これにより、集積回路部５０の半導体層１はガラス基板２２とは反対側、すなわちガラス基板２２に対してＭＯＳトランジスタ５２の最上層に位置することになる。
次に、分離工程では、まず４００〜６００℃程度の温度で熱処理を行う。これにより、図６に示すように、Ｐウェル領域４を含む半導体基板１の一部を剥離層１７に沿って分離する。次に、薄膜化工程では、図７に示すように、剥離層１７をエッチング等により取り除いた後、チャネル領域１２を薄膜化するとともに、ＬＯＣＯＳ酸化膜６を露出させて素子分離を行うために、半導体層１（単結晶シリコン層）を更にエッチングして平均膜厚を１００ｎｍ程度にする。この時、画素部５１のゲート電極３５上には、エッチング選択比の大きな保護膜３６が形成されていることから、エッチングマスクを使用することなくエッチングを行うことができる。保護膜３６の平均膜厚は、エッチングの前後で、４００ｎｍ程度から１５０ｎｍ程度になる。
エッチングは、ウェットエッチング又はドライエッチングで行うことができるが、ドライエッチングで行うことが好ましい。ドライエッチングに使用されるガスとしては、四フッ化炭素ガス及び酸素ガスの混合ガス等を用いることができる。なお、四フッ化炭素ガス及び酸素ガスの混合ガスを用いたときの単結晶シリコンとＴＥＯＳとのエッチングにおける選択比は、１．５である。
また、ドライエッチングのエッチング方式としては、ＰＥ（ｐｌａｓｍａ ｅｔｃｈｉｎｇ）モード、ＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）モード等を用いることができる。
また、ウェットエッチングを行う場合には、薬液としては、例えば、水酸化カリウム水溶液、フッ酸及び硝酸の混合溶液、ＥＤＰ（ｅｔｈｙｌｅｎｅ ｄｉａｍｉｎｅ ｐｙｒｏｃａｔｅｃｈｏｌ）等を用いればよい。
以上のようにして形成された画素部及び集積回路部の全面に対して、ＣＶＤ法等によりＳｉＮｘ、ＴＥＯＳ等からなる層間絶縁膜４０を形成した後、図８に示すように、ＴＦＴ３０のドレイン領域３３ｄ及びソース領域３９ｓの上方でゲート絶縁膜３４、保護膜３６及び層間絶縁膜４０を貫通するコンタクトホール３９ｄ、３９ｓと、集積回路部５０のソース電極２０ｓの上方で層間絶縁膜１８、層間絶縁膜１５、絶縁膜１４、ＬＯＣＯＳ酸化膜６及び層間絶縁膜４０を貫通するコンタクトホール３８とをドライエッチング、ウェットエッチング等により形成する。続いて、アルミニウム（Ａｌ）等の導電性材料をコンタクトホール３９ｓ、３９ｄ、３８の内部と層間絶縁膜１８の表面とに形成した後にパターニングする。これにより、コンタクトホール１９ｓ、１９ｄ、３８の上方位置に層間膜上電極配線４３ａ、４３ｂ、４３ｃを形成する。
次に、画素部及び集積回路部の層間絶縁膜４０上の全面に対して、スピンコート法等により感光性樹脂等からなる厚さ数μｍの平坦化膜４２を一様に形成する。続いて、フォトリソグラフィ法等により平坦化膜４２のパターニングを行い、集積回路部５０の層間膜上電極配線４３ｃの上方にコンタクトホール４４ｃと、ＴＦＴ３０の層間膜上電極配線４３ａ、４３ｂの上方にコンタクトホール４４ａ、４４ｂとを形成する。次に、各コンタクトホール４４ａ、４４ｂ、４４ｃ内及び平坦化膜４２上にインジウム錫酸化物（ＩＴＯ）膜等の透明導電膜を形成する。そして、透明導電膜をフォトリソグラフィ法等によりのパターニングすることによって、図１で示したように、層間膜上電極配線４３ｂ、４３ｃを繋ぐ配線部３７と、層間膜上電極配線４３ａに接続された画素電極４１とを形成する。最後に、画素部５１の全面を覆うように配向膜（図示せず）を形成する。以上の工程を行って、ガラス基板２２上に画素部５１及び集積回路部５０を形成して、本実施例のアクティブマトリクス基板を製造した。
上述のように画素部５１のゲート電極３５上に保護膜３６を設けることにより、ゲート電極３５に損傷を与えることなく、集積回路部５０の半導体層１を薄膜化することが可能となり、その結果として、集積回路部５０の微細化、高性能化及び低消費電力化が可能であるアクティブマトリクス基板を得ることができた。
なお、本実施例で作製したアクティブマトリクス基板を用いて液晶表示装置等の表示装置を作製する場合には、公知の技術を用いればよく、特にその作製方法は限定されない。
また、本願は、２００５年９月５日に出願された日本国特許出願２００５−２５７０４０号を基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するものである。該出願の内容は、その全体が本願中に参照として組み込まれている。
実施例１における本発明の半導体装置を用いた表示装置用アクティブマトリクス基板の構成を示す断面模式図である。 実施例１のアクティブマトリクス基板の製造フローを示す断面模式図である（ＴＦＴ及び保護膜の形成）。 実施例１のアクティブマトリクス基板の製造フローを示す断面模式図である（露出部の形成）。 実施例１のＮＭＯＳトランジスタの製造フローを示す断面模式図である（半導体基板へのイオン注入）。 実施例１のＮＭＯＳトランジスタの製造フローを示す断面模式図である（Ｐウェル領域の形成）。 実施例１のＮＭＯＳトランジスタの製造フローを示す断面模式図である（窒化ケイ素膜及びＬＯＣＯＳ酸化膜の形成）。 実施例１のＮＭＯＳトランジスタの製造フローを示す断面模式図である（ゲート酸化膜の形成）。 実施例１のＮＭＯＳトランジスタの製造フローを示す断面模式図である（ゲート電極の形成）。 実施例１のＮＭＯＳトランジスタの製造フローを示す断面模式図である（Ｐウェル領域へのイオン注入）。 実施例１のＮＭＯＳトランジスタの製造フローを示す断面模式図である（サイドウォールの形成）。 実施例１のＮＭＯＳトランジスタの製造フローを示す断面模式図である（Ｎ型高濃度不純物領域へのイオン注入）。 実施例１のＮＭＯＳトランジスタの製造フローを示す断面模式図である（絶縁膜の形成）。 実施例１のＮＭＯＳトランジスタの製造フローを示す断面模式図である（剥離層の形成）。 実施例１のＮＭＯＳトランジスタの製造フローを示す断面模式図である（層間絶縁膜の形成）。 実施例１のＮＭＯＳトランジスタの製造フローを示す断面模式図である（電極の形成）。 実施例１のＮＭＯＳトランジスタの製造フローを示す断面模式図である（絶縁膜の形成）。 実施例１のアクティブマトリクス基板の製造フローを示す断面模式図である（集積回路部とガラス基板との貼り合わせ）。 実施例１のアクティブマトリクス基板の製造フローを示す断面模式図である（剥離層の分離）。 実施例１のアクティブマトリクス基板の製造フローを示す断面模式図である（半導体層のエッチング）。 実施例１のアクティブマトリクス基板の製造フローを示す断面模式図である（層間絶縁膜及び層間膜上電極配線の形成）。
符号の説明
１：半導体層、半導体基板
２：熱酸化膜
４：Ｐウェル領域
５：窒化ケイ素膜
６：ＬＯＣＯＳ酸化膜
７：ゲート酸化膜
８：ゲート電極（集積回路部ゲート）
９：Ｐ型不純物元素
１０ｓ、１０ｄ：低濃度不純物領域
１１：サイドウォール
１２：チャネル領域
１３ｓ、１３ｄ：高濃度不純物領域
１４：絶縁膜
１５：層間絶縁膜
１６：Ｎ型不純物元素
１７：剥離層
１８：層間絶縁膜
１９ｓ、１９ｄ：コンタクトホール
２０ｓ：ソース電極
２０ｄ：ドレイン電極
２１：絶縁膜
２２：ガラス基板
２３：保護膜
２４：水素又は不活性ガス元素
３０：ＴＦＴ
３１：第１のベースコート層（ＳｉＮＯ層）
３２：第２のベースコート層（ＴＥＯＳ層）
３３：半導体薄膜
３３ｓ：ソース領域
３３ｄ：ドレイン領域
３３ｃ：チャネル領域
３４：ゲート絶縁膜
３５：ゲート電極（画素部ゲート）
３６：保護膜
３７：配線部
３８、３９ｓ、３９ｄ、４４ａ、４４ｂ、４４ｃ：コンタクトホール
４０：層間絶縁膜
４１：画素電極
４２：平坦化膜
４３ａ、４３ｂ、４３ｃ：層間膜上電極配線
５０：集積回路部
５１：画素部
５２：ＭＯＳトランジスタ

Claims (10)

  1. 第１の半導体薄膜上に絶縁膜を介して形成された金属電極又は金属配線を有する第１の薄膜素子と、第２の半導体層を有する第２の薄膜素子とが、絶縁表面を有する基板上に配置された半導体装置の製造方法であって、
    該製造方法は、第２の薄膜素子を転写する領域の絶縁基板を露出させる露出工程と、半導体ウエハの一部を絶縁基板に転写して第２の薄膜素子を形成する転写工程と、第１の薄膜素子に保護膜を形成する保護膜形成工程と、第２の薄膜素子の第２の半導体層を薄膜化する薄膜化工程と、第１の薄膜素子及び第２の薄膜素子上に、感光性樹脂を含む平坦化膜を形成する工程と、平坦化膜上に、第１の薄膜素子及び第２の薄膜素子を互いに接続する配線部を形成する工程とを含み、
    該露出工程、該転写工程、該保護膜形成工程及び該薄膜化工程をこの順に行うか、又は、該保護膜形成工程、該露出工程、該転写工程及び該薄膜化工程をこの順に行う
    ことを特徴とする半導体装置の製造方法。
  2. 前記絶縁表面を有する基板は、ガラス、プラスチック又は石英で構成されていることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記保護膜形成工程は、平均膜厚が４００ｎｍ以上の保護膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記薄膜化工程は、エッチングを行うことを特徴とする請求項１記載の半導体装置の製造方法。
  5. 前記半導体装置の製造方法は、薄膜化工程の後、画素部の保護膜上に層間絶縁膜を形成する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
  6. 半導体薄膜上にゲート絶縁膜を介して形成されたゲート電極を有するスイッチング素子を備える画素部と、半導体層を有する集積回路部とが、基板上に配置された半導体装置の製造方法であって、
    該製造方法は、集積回路部を転写する領域の基板を露出させる露出工程と、
    半導体ウエハの一部を基板上に転写して集積回路部を形成する転写工程と、
    画素部のゲート電極上に保護膜を形成する保護膜形成工程と、
    集積回路部の半導体層を薄膜化する薄膜化工程と、
    画素部及び集積回路部上に、感光性樹脂を含む平坦化膜を形成する工程と、
    平坦化膜上に、画素部及び集積回路部を互いに接続する配線部を形成する工程とを含み、
    該露出工程、該転写工程、該保護膜形成工程及び該薄膜化工程をこの順に行うか、又は、該保護膜形成工程、該露出工程、該転写工程及び該薄膜化工程をこの順に行う
    ことを特徴とする半導体装置の製造方法。
  7. 前記基板は、ガラス基板であることを特徴とする請求項６記載の半導体装置の製造方法。
  8. 前記保護膜形成工程は、平均膜厚が４００ｎｍ以上の保護膜を形成することを特徴とする請求項６記載の半導体装置の製造方法。
  9. 前記薄膜化工程は、エッチングを行うことを特徴とする請求項６記載の半導体装置の製造方法。
  10. 前記半導体装置の製造方法は、薄膜化工程の後、画素部の保護膜上に層間絶縁膜を形成する工程を含むことを特徴とする請求項６記載の半導体装置の製造方法。
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