JP5074523B2 - 半導体装置及びその製造方法 - Google Patents
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Description
本発明は、例えば液晶表示装置等に適用される半導体装置、及びその製造方法に関するものである。
近年、ガラス基板や石英基板を含むＳｉウェハよりも大きい任意の基板上に、非晶質シリコン（非晶質Ｓｉ：ａ−Ｓｉ）や多結晶Ｓｉ（ｐ−Ｓｉ）を含む薄膜トランジスタ（ＴＦＴ：Thin Film Transistor ）を形成し、液晶表示パネルや有機ＥＬパネル等の駆動を行う、半導体装置としての所謂アクティブマトリクス駆動装置が知られている。また、周辺ドライバ、あるいはさらに高い性能が要求されるメモリ、マイクロプロセッサ、イメージプロセッサ、及びタイミングコントローラ等のシステムを基板上に集積化するために、より高性能なＳｉデバイスを形成することが研究されている。
このうち、特に、移動度が高く高速で動作する多結晶Ｓｉを用いて、周辺ドライバを集積化することが注目されている。しかしながら、多結晶Ｓｉには、結晶性の不完全性に起因するバンドギャップ内の局在準位や、結晶粒界付近における欠陥や局在準位が存在するため、移動度の低下やＳ係数（サブスレショルド係数）の増大等の問題がある。
加えて、加工精度がＳｉウェハへのプロセスよりも劣るガラス基板等の基板上に、薄膜トランジスタを形成する場合には、前記の比較的低い加工精度によって形成されるデバイスの微細化が制限され、さらに高度なデバイス部を必要とするメモリ、マイクロプロセッサ、イメージプロセッサ、及びタイミングコントローラ等のガラス基板上へのシステムの集積化が困難であるという問題がある。
これに対し、例えば特許文献１には、シリコン基板上に形成した単結晶Ｓｉ薄膜トランジスタを含むデバイス部を、ガラス基板等に転写する技術が開示されている。この特許文献１の技術について、製造プロセスを示す断面図である図２４〜図２７を参照して説明する。
まず、デバイス部１２０を構成する単結晶Ｓｉ薄膜トランジスタ１３０を、シリコン基板１０１に形成する。すなわち、図２４に示すように、シリコン基板１０１の表面に素子分離膜１０２及びゲート絶縁膜１０３を形成した後に、ゲート絶縁膜１０３上にゲート電極１０４を形成する。ゲート電極１０４は、ゲート絶縁膜１０３上に堆積した多結晶Ｓｉをフォトリソグラフィによりパターニングして形成する。
続いて、ゲート電極１０４をマスクとしてシリコン基板１０１に不純物元素をイオン注入し、低濃度不純物領域１０５を形成する。さらに、サイドウォール１０６を形成した後に、シリコン基板１０１に不純物元素をイオン注入して、高濃度不純物領域１０７を形成する。
その後、図２５に示すように、シリコン基板１０１上にゲート電極１０４等を覆う平坦化膜１０８を形成し、その平坦化膜１０８を介してシリコン基板１０１に水素イオン１０９を注入する。そのことにより、シリコン基板１０１に水素イオン１０９を含む剥離層１１０を形成する。
次に、図２６に示すように、平坦化膜１０８にメタル層１１２を形成し、これらを覆うように保護膜１１４を形成する。次に、図２７に示すように、表面を平坦化して接着層とした保護膜１１４を介して、シリコン基板１０１をガラス基板１１５へ貼り付ける。その後、加熱処理を施すことにより、シリコン基板１０１におけるガラス基板１１５と反対側の部分を、剥離層１１０に沿って分離除去する。その後、残ったシリコン基板１をガラス基板１１５の方向へエッチングすることにより、単結晶Ｓｉ薄膜トランジスタ１３０を含むデバイス部１２０におけるシリコン層の厚みを制御し、転写プロセスを完成させている。この手法により、ガラス基板上への高度なデバイス部の集積を可能にしている。
特開２００４−１６５６００号公報
しかしながら、上記特許文献１の製造方法によると、シリコン基板１０１上には、ゲート電極１０４に覆われている領域と、ゲート電極１０４に覆われていない領域とにおいて、それぞれ異なる種類の層が積層されることになるため、上記シリコン基板１０１に水素をイオン注入すると、上記各領域に応じて水素のイオン注入深さが不均一になり、剥離層が異なる深さ位置に形成される虞れがある。その結果、転写プロセス後におけるシリコン層の最終膜厚の制御が困難になるという問題がある。
特に、近年のトランジスタで多く適用されているシリサイド（特に、ポリシリコンからなるゲート電極をシリサイド化するポリサイド）によってゲート電極を構成する場合には、上述の問題は顕著なものとなる。
さらに、上記特許文献１の製造方法では、ゲート電極を覆う平坦化膜を形成した後に水素イオンを注入するため、その水素イオンを高エネルギーで加速する必要がある。そのため、水素イオンが必要以上に広範囲に拡がって注入されてしまう。加えて、平坦化膜の膜厚分布を反映して水素イオン注入領域が形成されるため、水素イオンの注入深さを均一に維持することが難しいという問題もある。
本発明は、斯かる諸点に鑑みてなされたものであり、その主たる目的とするところは、基体層への剥離用物質の注入深さのばらつきを低減して、剥離層を可及的に平坦な層に形成することにある。
上記の目的を達成するために、この発明では、導電層を形成した後であり且つ電極をパターン形成する前に、剥離層を形成するようにした。
具体的に、本発明に係る半導体装置の製造方法は、基体層に電極を含む素子の少なくとも一部を含むデバイス部を形成するデバイス部形成工程と、前記基体層に対し、剥離用物質をイオン注入して剥離層を形成する剥離層形成工程と、前記デバイス部が形成された基体層を基板に貼り付ける貼付工程と、前記基板に貼り付けられた前記基体層の前記デバイス部が形成されていない一部を、前記剥離層に沿って分離除去する分離工程とを有する半導体装置の製造方法であって、前記デバイス部形成工程には、前記基体層の表面に絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜の表面に導電層を一様に形成する導電層形成工程と、前記導電層の表面に金属膜を一様に積層する金属膜形成工程と、前記導電層及び前記金属膜をパターニングすることにより前記電極を形成する電極形成工程とが含まれ、前記剥離層形成工程は、前記導電層形成工程の後であり且つ前記電極形成工程の前に行われる。
前記導電層の表面に金属膜を積層する金属膜形成工程を有し、前記電極形成工程では、前記導電層及び前記金属膜をパターニングすることにより、前記電極を形成するようにしてもよい。
前記導電層形成工程では、前記導電層の表面を平坦化することが好ましい。
前記剥離層形成工程は、前記導電層形成工程の後に行われることが好ましい。
前記導電層は、ポリシリコンによって構成されていてもよい。
前記剥離用物質は、水素又は不活性元素であることが好ましい。
前記基体層は、単結晶シリコン層であることが好ましい。
前記基板は、ガラス基板であってもよい。
前記電極は、ＭＯＳトランジスタにおけるゲート電極の少なくとも一部を構成してもよい。
前記貼付工程では、前記基体層の前記基板に貼り付けられる表面を予め平坦化することが好ましい。
−作用−
次に、本発明の作用について説明する。
次に、本発明の作用について説明する。
上記半導体装置を製造する場合には、デバイス部形成工程において、例えば単結晶シリコン層等の基体層に、電極を含む素子の少なくとも一部を含むデバイス部を形成する。
このデバイス部形成工程では、絶縁膜形成工程と、導電層形成工程と、金属膜形成工程と、電極形成工程とを行う。絶縁膜形成工程では、基体層の表面に絶縁膜を形成する。次に、導電層形成工程では、前記絶縁膜の表面に導電層を一様に形成する。導電層は、例えばポリシリコンによって構成してもよい。この導電層形成工程では、導電層の表面を平坦化するようにしてもよい。そうすれば、後の剥離層形成工程において、剥離層を平坦な層に形成することが可能になる。次に、金属膜形性工程では、導電層の表面に金属膜を一様に積層する。
次に、電極形成工程では、前記導電層及び金属膜をパターニングすることにより前記電極を形成する。この電極は、後に、ＭＯＳトランジスタにおけるゲート電極の少なくとも一部を構成することとなる。
そして、導電層形成工程の後であり且つ電極形成工程の前に剥離層形成工程を行い、基体層に対して例えば水素又は不活性元素等の剥離用物質をイオン注入することにより、基体層の内部に剥離層を形成する。そのことにより、他のプロセスで基体層に加わる熱による剥離層への影響が低減される。
次に、貼付工程を行い、デバイス部が形成された基体層を、例えばガラス基板等の基板に貼り付ける。この貼付工程では、基体層の基板に貼り付けられる表面を予め平坦化するようにしてもよい。そうすれば、ファンデルワールス力による自己接合により、貼り合わせることが可能になる。
その後、分離工程を行って、基板に貼り付けられた基体層のデバイス部が形成されていない一部を、剥離層に沿って分離除去する。そうして、上記半導体装置を製造する。
本発明によれば、導電層形成工程の後であり且つ電極をパターン形成する前に、剥離層を形成するようにしたので、電極自体の形状による基体層への剥離用物質の注入深さのばらつきを低減して、基体層の内部に剥離層を平坦な層に形成することができる。
さらに、電極を覆う平坦化膜を介して剥離用物質を注入する必要がないので、比較的低いエネルギーにより浅い位置に剥離層を形成することができる。その結果、基体層の損傷を抑制しながらも、均一な深さ位置に剥離層を形成することができる。
加えて、特に、電極を例えばポリシリコン等の導電層及び金属膜によって構成した場合には、電極の導電性を高めながらも、剥離層の平坦性を向上させることができることとなる。
Ｓ 半導体装置
Ｄ デバイス部
１ シリコン基板（基体層）
１０ ＬＯＣＯＳ酸化膜
１３ チャネル領域
１４ ポリシリコン層
１６ ゲート酸化膜
１７ ゲート電極（電極）
１８ 金属膜
１９ シリコン層部（電極）
２０ 金属層部（電極）
２２ Ｐ型不純物元素
２３ Ｐ型低濃度不純物領域
２９ Ｐ型不純物元素
３０ Ｐ型高濃度不純物領域
３１ 平坦化膜
３２ 剥離用物質、水素
３３ 剥離層
３５ コンタクトホール
３７ 保護絶縁膜
３８ ガラス基板（基板）
５６ ＰＭＯＳトランジスタ
Ｄ デバイス部
１ シリコン基板（基体層）
１０ ＬＯＣＯＳ酸化膜
１３ チャネル領域
１４ ポリシリコン層
１６ ゲート酸化膜
１７ ゲート電極（電極）
１８ 金属膜
１９ シリコン層部（電極）
２０ 金属層部（電極）
２２ Ｐ型不純物元素
２３ Ｐ型低濃度不純物領域
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３１ 平坦化膜
３２ 剥離用物質、水素
３３ 剥離層
３５ コンタクトホール
３７ 保護絶縁膜
３８ ガラス基板（基板）
５６ ＰＭＯＳトランジスタ
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
《発明の参考例１》
図１〜図５は、本発明の参考例１を示している。
図１〜図５は、本発明の参考例１を示している。
図１は、半導体装置Ｓの要部構造を模式的に示す断面図である。図２〜図５は、本参考例１における半導体装置Ｓの各製造工程を示す断面図である。
半導体装置Ｓは、例えば、図示は省略するが、液晶表示装置の表示パネルを構成するガラス基板３８に直接に形成され、例えば、表示パネルの複数の画素を駆動制御するドライバ回路等の各種機能回路として適用されている。
ここで、液晶表示装置は、図示を省略するが、複数のＴＦＴ（トランジスタ）が形成されたＴＦＴ基板と、ＴＦＴ基板に対向して設けられた対向基板と、ＴＦＴ基板及び対向基板の間に設けられた液晶層とを備えている。対向基板は、ガラス基板上に例えばＩＴＯ等からなる共通電極やカラーフィルタ等が形成されている。一方、ＴＦＴ基板には、上記ガラス基板３８上に複数のＴＦＴや画素電極等が形成されている。
図１に示すように、半導体装置Ｓは、ガラス基板３８と、ガラス基板３８上の基体層１に高密度且つ高精度に形成されたデバイス部Ｄとを備えている。デバイス部Ｄには、素子であるトランジスタ５６が含まれており、トランジスタ５６は保護絶縁膜３７によって覆われている。そうして、デバイス部Ｄは、保護絶縁膜３７を介してガラス基板３８に自己接合によって貼り付けられている。言い換えれば、基体層１は、デバイス部Ｄと共にガラス基板３８に貼り付けられている。
尚、半導体装置Ｓを透過表示を行う液晶表示装置に適用する場合には、基板３８はガラス基板３８等の透明基板が好ましいが、それ以外の表示装置等に適用する場合には、基板３８は単結晶シリコン半導体基板等の他の基板を適用することができる。
デバイス部Ｄは、図１に示すように、例えば、半導体素子であるＰＭＯＳトランジスタ５６を有している。また各トランジスタ５６同士の間を電気的に分離する素子分離領域として、図１に示すように、素子分離用膜であるＬＯＣＯＳ酸化膜１０が形成されている。
尚、図１では、１つのＰＭＯＳトランジスタ５６を示しているが、形成するデバイスはこれに限るものではない。ＮＭＯＳトランジスタは勿論、バイポーラトランジスタや、ダイオード等の他の素子についても、同様に適用することができる。また、その個数も１個から数百万個レベルまで制限はない。また、デバイス部Ｄには素子の少なくとも一部を含むように形成しておくことが可能である。
基体層１は、活性領域５１を有し、活性領域５１は、チャネル領域１３の左右両外側にそれぞれ形成されたＰ型の低濃度不純物領域２３と、その低濃度不純物領域２３の外側に形成されたＰ型の高濃度不純物領域３０とによって構成されたＬＤＤ（Lightly Doped Drain）構造を有している。
基体層１は、例えば単結晶シリコン半導体等の半導体層である。尚、基体層１は、単結晶シリコン半導体層以外に、IV族半導体、II−VI族化合物半導体、III−V族化合物半導体、IV−IV族化合物半導体、及びこれらの同族元素を含む混晶、並びに酸化物半導体からなる群から選択された少なくとも１つを含むように構成することが可能である。
基体層１の一部は、後述するように、水素等の剥離用物質がイオン注入されることにより形成された剥離層に沿って分離除去されている。そうして、基体層１はその一部が加熱処理によって分離除去されることにより薄膜化されている。また、剥離層は、後述するように、ゲート電極１７がパターン形成される前に、基体層１に形成されている。
図１に示すように、ガラス基板３８の表面には保護絶縁膜３７が積層されている。この保護絶縁膜３７にはさらに平坦化膜３１が積層されている。平坦化膜３１には、ゲート酸化膜１６及びＬＯＣＯＳ酸化膜１０が形成されている。ゲート酸化膜１６の上には、上記活性領域５１が形成された基体層１が積層されている。尚、図示は省略するが、基体層１の表面は、ＬＯＣＯＳ酸化膜１０と共に、絶縁層としての酸化膜によって覆うことが好ましい。
また、平坦化膜３１とゲート酸化膜１６との間には、例えばポリシリコン等からなるゲート電極１７及びサイドウォール２４が形成されている。ゲート電極１７は、ゲート酸化膜１６を介してチャネル領域１３に対向している。一方、サイドウォール２４は、ゲート電極１７の側方に配置され、ゲート酸化膜１６を介して低濃度不純物領域２３に対向している。
平坦化膜３１には、高濃度不純物領域３０と上下に重なる位置において、コンタクトホール３５が貫通形成されている。コンタクトホール３５には、メタル電極であるソース電極３６及びドレイン電極３６がそれぞれ形成されている。
−製造方法−
次に、上記半導体装置Ｓの製造方法について説明する。
次に、上記半導体装置Ｓの製造方法について説明する。
まず、デバイス部形成工程では、例えば単結晶シリコン半導体層である基体層１に、素子であるＰＭＯＳトランジスタ５６の少なくとも一部を含むデバイス部Ｄを形成する。すなわち、単結晶シリコン半導体からなるシリコン基板１（基体層１に相当する）のウェハに対し、デバイス部Ｄを形成する。デバイス部形成工程には、後述のように、絶縁膜形成工程と、導電層形成工程と、電極形成工程とが含まれる。
例えば、酸化雰囲気中で９００〜１０００°程度の熱処理をすることによって、シリコン基板１の表面に熱酸化膜を形成する。次に、その熱酸化膜の表面にＣＶＤ等によりシリコン窒化膜を形成した後、これらシリコン窒化膜及び熱酸化膜のパターニングを行う。そうして、これらシリコン窒化膜及び熱酸化膜が残された領域には、後にＰＭＯＳトランジスタ５６が形成される。
続いて、図２に示すように、酸素雰囲気中で９００〜１０００°程度の熱処理を行うことによりＬＯＣＯＳ酸化膜１０を形成する。ＬＯＣＯＳ酸化膜１０は、シリコン基板１における上記シリコン窒化膜及び熱酸化膜から露出している領域に形成される。次に、絶縁膜形成工程を行って、シリコン窒化膜及び熱酸化膜を一旦除去した後に、酸素雰囲気中で１０００℃程度の熱処理を行うことにより、図２に示すように、シリコン基板１の表面に絶縁膜であるゲート酸化膜１６を形成する。
次に、導電層形成工程を行って、図２に示すように、ゲート酸化膜１６の表面に導電層としてのポリシリコン層１４を一様に形成する。ポリシリコン層１４は、ＣＶＤ等により３００ｎｍ程度の厚みに形成する。このとき、ポリシリコン層１４の表面は、凸状に形成されているＬＯＣＯＳ酸化膜１０の表面形状に沿うように、凸面状に形成されている。
その後、後述の電極形成工程の前に、剥離層形成工程を行う。この剥離層形成工程では、図２に示すように、シリコン基板１に対し、剥離用物質３２をイオン注入して剥離層３３を形成する。剥離用物質３２には、水素を適用する。尚、水素の代わりに、ＨｅやＮｅ等の不活性元素を適用することが可能である。また、水素及び不活性元素を適用することも可能である。
そうして、形成された剥離層３３は、図２に示すように、ポリシリコン層１４の表面形状が反映され、ＬＯＣＯＳ酸化膜１０の下方で凸面状の層に形成される。
その後、電極形成工程を行って、図３に示すように、ポリシリコン層１４をフォトリソグラフィ等によりパターニングすることによって、隣り合うＬＯＣＯＳ酸化膜１０同士の間にゲート電極１７（ポリゲート電極とも称する）を形成する。
次に、図３に示すように、ゲート電極１７をマスクとして、ホウ素等のＰ型不純物元素２２をイオン注入する。そうして、シリコン基板１にＰ型低濃度不純物領域２３を形成する。
次に、ゲート酸化膜１６及びＬＯＣＯＳ酸化膜１０等を覆うようにＣＶＤ等によりＳｉＯ２膜を形成する。その後、前記ＳｉＯ２膜に対して異方性ドライエッチングを行うことにより、図４に示すように、ゲート電極１７の左右両側にＳｉＯ２からなるサイドウォール２４を形成する。
次に、図４に示すように、ゲート電極１７及びサイドウォール２４をマスクとして、ホウ素等のＰ型不純物元素２９をシリコン基板１にイオン注入する。そうして、Ｐ型低濃度不純物領域２３の両外側にＰ型高濃度不純物領域３０を形成する。
その後、図５に示すように、ゲート電極１７及びサイドウォール２４等を覆うようにＳｉＯ２等の絶縁膜を形成した後に、これをＣＭＰ等により平坦化して平坦化膜３１を形成する。
その後、図５に示すように、平坦化膜３１にコンタクトホール３５を形成し、コンタクトホール３５の底で高濃度不純物領域３０を露出させる。その後、コンタクトホール３５の内部にメタル材料を充填して、メタル電極であるソース電極３６及びドレイン電極３６を形成する。尚、図５では、一層のメタル層によってソース電極３６及びドレイン電極３６を形成した例について示しているが、複数のメタル層によって形成するようにしてもよい。
次に、ＰＭＯＳトランジスタ５６を覆うように、平坦化膜３１の表面に保護絶縁膜３７を形成する。以上のようにして、シリコン基板１である基体層１にデバイス部Ｄを形成するデバイス部形成工程を行う。
その後、貼付工程を行う。貼付工程では、デバイス部Ｄが形成されたシリコン基板１（基体層１）を基板３８に貼り付ける。基板３８には例えばガラス基板３８を適用する。すなわち、シリコン基板１のガラス基板３８に貼り付けられる表面を、ＣＭＰ法等によって研磨して予め平坦化する。そして、その保護絶縁膜３７の表面と、ガラス基板３８の表面とをそれぞれＳＣ１洗浄する。その後、デバイス部Ｄをガラス基板３８に位置合わせして、ファンデルワールス力による自己接合により、保護絶縁膜３７の表面において互いに貼り合わせる。
次に、分離工程を行う。分離工程では、図１に示すように、ガラス基板３８に貼り付けられたシリコン基板１（基体層１）を４００〜６００℃程度に加熱することにより、そのシリコン基板１（基体層１）の一部（つまり、剥離層３３を介してゲート電極１７とは反対側の部分であって、デバイス部Ｄが形成されていない一部）を、剥離層３３に沿って分離除去する。その結果、ガラス基板３８上にＰＭＯＳトランジスタ５６が移される。
その後、剥離層３３をエッチング等により取り除いた後、ＬＯＣＯＳ酸化膜１０が露出するまで基体層１をエッチングやＣＭＰ等により薄膜化して、素子分離を行う。その後、熱処理を行って、不純物元素の活性化を行う。そうして、半導体装置Ｓを製造する。
−参考例１の効果−
したがって、この参考例１によると、ゲート電極１７をパターン形成する前に、剥離層３３を形成するようにしたので、ＰＭＯＳトランジスタ５６を形成する領域において、ゲート電極１７自体の形状によるシリコン基板１（基体層１）への水素３２の注入深さのばらつきを低減して、シリコン基板１の内部に剥離層３３を平坦な層に形成することができる。
したがって、この参考例１によると、ゲート電極１７をパターン形成する前に、剥離層３３を形成するようにしたので、ＰＭＯＳトランジスタ５６を形成する領域において、ゲート電極１７自体の形状によるシリコン基板１（基体層１）への水素３２の注入深さのばらつきを低減して、シリコン基板１の内部に剥離層３３を平坦な層に形成することができる。
ところで、従来では、ゲート電極１７を覆う平坦化膜を形成した後に水素３２をイオン注入していたので、剥離層を形成するために、上記平坦化膜の表面から比較的深い位置に水素を注入しなければならないことになる。そのため、水素イオンが必要以上に広範囲に拡がって注入されてしまうだけでなく、上記平坦化膜の膜厚分布を反映して水素イオン注入領域が形成されるため、水素イオンの注入深さを均一に維持することが難しい。
これに対して、本参考例１によると、ゲート電極１７をパターン形成する前に水素をイオン注入するようにしたので、上述のような平坦化膜を形成する必要がない。したがって、比較的低いエネルギーにより、ポリシリコン層１４の表面から比較的浅い位置に、不必要に拡がらないように水素をイオン注入して、剥離層を適切に形成することができる。その結果、ＰＭＯＳトランジスタ５６を形成する領域において、シリコン基板１の損傷を抑制しながらも、剥離層３３を均一な深さ位置に平坦な層として形成することができる。
さらに、剥離層形成工程を導電層形成工程の後に行うようにしたので、他のプロセスでシリコン基板１（基体層１）に加わる熱によって剥離層３３が受ける影響を低減することができる結果、分離工程に至るまでに剥離層３３の機能を十分に維持しておくことができる。
《発明の参考例２》
図６〜図９は、本発明の参考例２を示している。
図６〜図９は、本発明の参考例２を示している。
図６〜図９は、本参考例２における半導体装置Ｓの各製造工程を示す断面図である。尚、以降の各参考例及び実施形態では、図１〜図５と同じ部分については同じ符号を付して、その詳細な説明を省略する。
上記参考例１では、ポリシリコン層１４の表面を凸状に形成したのに対し、本参考例２は、ポリシリコン層１４の表面を平坦化する点で相違している。
すなわち、本参考例２における半導体装置Ｓを製造する場合には、デバイス部形成工程において、上記参考例１と同様に、絶縁膜形成工程までの工程を行う。その後、導電層形成工程において、まず、図２に示すように、ゲート酸化膜１６の表面に導電層としてのポリシリコン層１４を一様に形成する。その後、図６に示すように、ポリシリコン層１４の凸状の表面をＣＭＰ等により研磨して平坦化する。
その後、上記参考例１と同様に、電極形成工程の前に、剥離層形成工程を行う。すなわち、図６に示すように、平坦化されたポリシリコン層１４を介して、シリコン基板１に対し、剥離用物質３２をイオン注入して剥離層３３を形成する。このとき、ポリシリコン層１４の表面が平坦化されているので、シリコン基板１に形成される剥離層３３もそれを反映して、全面に亘って平坦な層に形成される。
その後、上記参考例１と同様に、電極形成工程を行って、図７に示すように、ゲート電極１７をパターン形成し、ホウ素等のＰ型不純物元素２２をシリコン基板１にイオン注入することにより、Ｐ型低濃度不純物領域２３を形成する。
次に、参考例１と同様に、図８に示すように、サイドウォール２４を形成した後に、ホウ素等のＰ型不純物元素２９をシリコン基板１にイオン注入することにより、Ｐ型高濃度不純物領域３０を形成する。
続いて、参考例１と同様に、図９に示すように、平坦化膜３１、コンタクトホール３５、ソース電極３６、ドレイン電極３６、及び保護絶縁膜３７をそれぞれ形成する。さらに、参考例１と同様に、貼付工程及び分離工程を行って、半導体装置Ｓを製造する。
−参考例２の効果−
したがって、この参考例２によっても、ゲート電極１７をパターン形成する前に剥離層３３を形成するようにしたので、上記参考例１と同様の効果を得ることができる。そのことに加え、本参考例２では、導電層形成工程において、ポリシリコン層１４の表面を平坦化したので、後の剥離層形成工程において、剥離層３３を全体に亘って平坦な層に形成することができる。
したがって、この参考例２によっても、ゲート電極１７をパターン形成する前に剥離層３３を形成するようにしたので、上記参考例１と同様の効果を得ることができる。そのことに加え、本参考例２では、導電層形成工程において、ポリシリコン層１４の表面を平坦化したので、後の剥離層形成工程において、剥離層３３を全体に亘って平坦な層に形成することができる。
《発明の実施形態１》
図１０〜図１４は、本発明の実施形態１を示している。
図１０〜図１４は、本発明の実施形態１を示している。
図１０は、本実施形態１の半導体装置Ｓの要部構造を模式的に示す断面図である。図１１〜図１４は、本実施形態１における半導体装置Ｓの各製造工程を示す断面図である。
上記参考例１では、ゲート電極１７をポリシリコンのみによって構成したのに対し、本実施形態１は、ゲート電極１７がポリシリコン層及び金属層によって構成されている点で相違している。
すなわち、図１０に示すように、本実施形態１におけるゲート電極１７は、ゲート酸化膜１６上にパターン形成されて例えばポリシリコンからなるシリコン層部１９と、シリコン層部１９に積層された金属層部２０とにより構成されている。そして、このゲート電極１７は、ガラス基板３８と基体層１との間に形成されている。
本実施形態１における半導体装置Ｓを製造する場合には、デバイス部形成工程において、絶縁膜形成工程に続いて導電層形成工程を行い、図１１に示すように、ゲート酸化膜１６の表面に導電層としてのポリシリコン層１４を一様に形成する。その後、金属膜形成工程を行って、ポリシリコン層１４の表面に金属膜１８を一様に積層する。このとき、ポリシリコン層１４及び金属膜１８の表面は、凸状に形成されているＬＯＣＯＳ酸化膜１０の表面形状に沿うように、それぞれ凸面状に形成されている。望ましくは、水素のイオン注入前であるこの段階で、短時間で高温のアニールによってシリサイド化しておく。その後、上記参考例１と同様に、電極形成工程の前に剥離層形成工程を行う。
次に、図１２に示すように、電極形成工程では、ポリシリコン層１４及び金属膜１８を同時にパターニングすることにより、島状のゲート電極１７を形成する。続いて、ホウ素等のＰ型不純物元素２２をシリコン基板１にイオン注入することにより、Ｐ型低濃度不純物領域２３を形成する。
その後、上記参考例１と同様に、図１３に示すように、サイドウォール２４を形成した後に、ホウ素等のＰ型不純物元素２９をシリコン基板１にイオン注入することにより、Ｐ型高濃度不純物領域３０を形成する。続いて、図１４に示すように、平坦化膜３１、コンタクトホール３５、ソース電極３６、ドレイン電極３６、及び保護絶縁膜３７をそれぞれ形成する。さらに、参考例１と同様に、貼付工程及び分離工程を行って、半導体装置Ｓを製造する。
−実施形態１の効果−
したがって、本実施形態１によっても、ゲート電極１７をパターン形成する前に剥離層３３を形成するようにしたので、上記参考例１と同様の効果を得ることができる。そのことに加え、本実施形態１では、ゲート電極１７をシリコン層部１９と金属層部２０とにより構成してシリサイド化したので、ゲート電極１７の抵抗値を低下させることができる。つまり、ゲート電極１７の導電性を高めながらも、剥離層３３の平坦性を向上させることができる。さらに、水素イオン注入前にシリサイド化のための加熱処理をすることによって、当該加熱処理による剥離層３３の機能低下を防止することができる。
したがって、本実施形態１によっても、ゲート電極１７をパターン形成する前に剥離層３３を形成するようにしたので、上記参考例１と同様の効果を得ることができる。そのことに加え、本実施形態１では、ゲート電極１７をシリコン層部１９と金属層部２０とにより構成してシリサイド化したので、ゲート電極１７の抵抗値を低下させることができる。つまり、ゲート電極１７の導電性を高めながらも、剥離層３３の平坦性を向上させることができる。さらに、水素イオン注入前にシリサイド化のための加熱処理をすることによって、当該加熱処理による剥離層３３の機能低下を防止することができる。
《発明の実施形態２》
図１５〜図１８は、本発明の実施形態２を示している。
図１５〜図１８は、本発明の実施形態２を示している。
図１５〜図１８は、本実施形態２における半導体装置Ｓの各製造工程を示す断面図である。
上記実施形態１では、ポリシリコン層１４及び金属膜１８の表面を凸状に形成したのに対し、本実施形態２は、ポリシリコン層１４及び金属膜１８の表面を平坦化する点で相違している。
すなわち、本実施形態２における半導体装置Ｓを製造する場合には、デバイス部形成工程において、上記参考例１〜２及び上記実施形態１と同様に、絶縁膜形成工程までの工程を行う。その後、導電層形成工程において、まず、図１５に示すように、ゲート酸化膜１６の表面に導電層としてのポリシリコン層１４を一様に形成した後に、そのポリシリコン層１４の凸状の表面をＣＭＰ等により研磨して平坦化する。次に、平坦化したポリシリコン層１４の表面に金属膜１８を積層する。金属膜１８の表面は、ポリシリコン層１４の表面を反映して平坦に形成される。
その後、上記実施形態１と同様に、剥離層形成工程を行う。すなわち、図１５に示すように、平坦化されたポリシリコン層１４及び金属膜１８を介して、シリコン基板１に対し、水素等の剥離用物質３２をイオン注入して剥離層３３を形成する。このとき、ポリシリコン層１４及び金属膜１８の表面が平坦化されているので、シリコン基板１に形成される剥離層３３もそれを反映して、全面に亘って平坦な層に形成される。
その後、上記実施形態１と同様に、電極形成工程を行って、図１６に示すように、シリコン層部１９及び金属層部２０からなるゲート電極１７をパターン形成し、ホウ素等のＰ型不純物元素２２をシリコン基板１にイオン注入することにより、Ｐ型低濃度不純物領域２３を形成する。
次に、実施形態１と同様に、図１７に示すように、サイドウォール２４を形成した後に、ホウ素等のＰ型不純物元素２９をシリコン基板１にイオン注入することにより、Ｐ型高濃度不純物領域３０を形成する。
続いて、実施形態１と同様に、図１８に示すように、平坦化膜３１、コンタクトホール３５、ソース電極３６、ドレイン電極３６、及び保護絶縁膜３７をそれぞれ形成する。さらに、実施形態１と同様に、貼付工程及び分離工程を行って、半導体装置Ｓを製造する。
−実施形態２の効果−
したがって、本実施形態２によっても、ゲート電極１７をパターン形成する前に剥離層３３を形成するようにしたので、上記参考例１と同様の効果を得ることができる。さらに、ゲート電極１７をシリコン層部１９及び金属層部２０により構成したので、上記実施形態１と同様の効果を得ることもできる。そのことに加え、本実施形態２では、導電層形成工程においてポリシリコン層１４の表面を平坦化し、これに積層される金属膜１８の表面についても平坦に形成するようにしたので、後の剥離層形成工程において、剥離層３３を全体に亘って平坦な層に形成することができる。
したがって、本実施形態２によっても、ゲート電極１７をパターン形成する前に剥離層３３を形成するようにしたので、上記参考例１と同様の効果を得ることができる。さらに、ゲート電極１７をシリコン層部１９及び金属層部２０により構成したので、上記実施形態１と同様の効果を得ることもできる。そのことに加え、本実施形態２では、導電層形成工程においてポリシリコン層１４の表面を平坦化し、これに積層される金属膜１８の表面についても平坦に形成するようにしたので、後の剥離層形成工程において、剥離層３３を全体に亘って平坦な層に形成することができる。
《その他の実施形態》
上記各参考例及び実施形態では、ＬＯＣＯＳ酸化膜１０を平坦なシリコン基板１に形成することにより、ＬＯＣＯＳ酸化膜１０を凸状に形成するようにしたが、図１９に示すように、ゲート酸化膜１６と略同じ高さに形成してもよい。
上記各参考例及び実施形態では、ＬＯＣＯＳ酸化膜１０を平坦なシリコン基板１に形成することにより、ＬＯＣＯＳ酸化膜１０を凸状に形成するようにしたが、図１９に示すように、ゲート酸化膜１６と略同じ高さに形成してもよい。
ここで、図１９は、平坦化されたＬＯＣＯＳ酸化膜１０を示す断面図である。図２０〜図２２は、上記平坦化されたＬＯＣＯＳ酸化膜１０を形成するプロセスを示す断面図である。
上記平坦化されたＬＯＣＯＳ酸化膜１０を形成する場合には、図２０に示すように、シリコン基板１に酸化膜１１を形成した後に、この酸化膜１１の表面にシリコン窒化膜９を形成する。その後、シリコン窒化膜９の表面において、上記ＰＭＯＳトランジスタ５６を形成する領域にレジスト１２を島状に形成する。
次に、図２１に示すように、レジスト１２をマスクとして、上記シリコン窒化膜９、酸化膜１１及びシリコン基板１の一部をエッチングすることにより、複数の溝部１５を形成する。
次に、図２２に示すように、レジスト１２を除去すると共に、シリコン基板１に熱酸化処理を施すことにより、溝部１５内にＬＯＣＯＳ酸化膜１０を形成し、その表面が酸化膜１１と略同じ高さになるように形成する。
その後、図１９に示すように、リン酸（Ｈ３ＰＯ４）等によりシリコン窒化膜９を除去し、フッ酸（ＨＦ）等により酸化膜１１を除去する。その後、ゲート酸化膜１６を形成する。そうして、平坦化されたＬＯＣＯＳ酸化膜１０を形成する。
このように、ＬＯＣＯＳ酸化膜１０を平坦化すれば、後工程において、剥離層３３を全体に亘って、さらに平坦な層に形成することが可能になる。
また、ＬＯＣＯＳ酸化膜１０の代わりに、所謂ＳＴＩ（Shallow Trench Isolation）によって素子分離絶縁層を形成するようにしてもよい。例えば、ＳＴＩによる素子分離絶縁層２６の断面図である図２３に示すように、シリコン基板１に複数のトレンチ２５を形成し、このトレンチ２５の内部に素子分離絶縁層２６を形成すると共に、隣り合う素子分離絶縁層２６同士の間にゲート酸化膜１６を形成する。このようにしても、素子分離絶縁層２６の表面をゲート酸化膜１６と略同じ高さに平坦化することが可能になるため、剥離層３３を全体に亘って、さらに平坦な層に形成することが可能になる。
また、上記参考例１では、素子としてＭＯＳトランジスタを例に挙げて説明したが、本発明はこれに限定されない。すなわち、局部的に突出した構成部分を有するその他の素子についても、同様に本発明を適用することができる。
また、電極形成工程で形成する電極は、ゲート電極１７の全体でなく、ＭＯＳトランジスタにおけるゲート電極の少なくとも一部を構成するようにしてもよい。
また、上記各実施形態では、シリコン基板１にイオン注入した不純物元素を、デバイス部Ｄをガラス基板３８に貼り合わせた後に熱活性化するようにしたが、本発明はこれに限らず、高濃度不純物領域に不純物元素をイオン注入した後に、続けてＲＴＡ(RapidThermal Anealing)等により短時間の加熱処理によって、活性化させるようにしてもよい。
以上説明したように、本発明は、例えば液晶表示装置等に適用される半導体装置、及びその製造方法について有用であり、特に、剥離層を基体層に平坦な層として形成する場合に適している。
Claims (9)
- 基体層に電極を含む素子の少なくとも一部を含むデバイス部を形成するデバイス部形成工程と、
前記基体層に対し、剥離用物質をイオン注入して剥離層を形成する剥離層形成工程と、
前記デバイス部が形成された基体層を基板に貼り付ける貼付工程と、
前記基板に貼り付けられた前記基体層の前記デバイス部が形成されていない一部を、前記剥離層に沿って分離除去する分離工程とを有する半導体装置の製造方法であって、
前記デバイス部形成工程には、前記基体層の表面に絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜の表面に導電層を一様に形成する導電層形成工程と、前記導電層の表面に金属膜を一様に積層する金属膜形成工程と、前記導電層及び前記金属膜をパターニングすることにより前記電極を形成する電極形成工程とが含まれ、
前記剥離層形成工程は、前記導電層形成工程の後であり且つ前記電極形成工程の前に行われる
ことを特徴とする半導体装置の製造方法。 - 請求項１に記載された半導体装置の製造方法において、
前記導電層形成工程では、前記導電層の表面を平坦化する
ことを特徴とする半導体装置の製造方法。 - 請求項１に記載された半導体装置の製造方法において、
前記導電層は、ポリシリコンによって構成されている
ことを特徴とする半導体装置の製造方法。 - 請求項１に記載された半導体装置の製造方法において、
前記導電層は、ポリシリコンによって構成され、前記金属膜形成工程の後にシリサイド化される
ことを特徴とする半導体装置の製造方法。 - 請求項１に記載された半導体装置の製造方法において、
前記剥離用物質は、水素又は不活性元素である
ことを特徴とする半導体装置の製造方法。 - 請求項１に記載された半導体装置の製造方法において、
前記基体層は、単結晶シリコン層である
ことを特徴とする半導体装置の製造方法。 - 請求項１に記載された半導体装置の製造方法において、
前記基板は、ガラス基板である
ことを特徴とする半導体装置の製造方法。 - 請求項１に記載された半導体装置の製造方法において、
前記電極は、ＭＯＳトランジスタにおけるゲート電極の少なくとも一部を構成する
ことを特徴とする半導体装置の製造方法。 - 請求項１に記載された半導体装置の製造方法において、
前記貼付工程では、前記基体層の前記基板に貼り付けられる表面を予め平坦化する
ことを特徴とする半導体装置の製造方法。
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