JP4943663B2 - 半導体装置の製造方法及び半導体装置並びに液晶表示装置 - Google Patents

Description

本発明は、半導体装置の製造方法及び半導体装置並びに液晶表示装置に関するものである。

従来より、絶縁層の表面に単結晶のシリコン層が形成されたシリコン基板であるＳＯＩ（Silicon On Insulator）基板が知られている。ＳＯＩ基板にトランジスタ等のデバイスを形成することにより、寄生容量を低減すると共に絶縁抵抗を高くすることができる。すなわち、デバイスの高集積化や高性能化を図ることができる。上記絶縁層は、例えばシリコン酸化膜（ＳｉＯ_２）により形成されている。

上記ＳＯＩ基板は、デバイスの動作速度を高めると共に寄生容量をさらに低減するために、単結晶シリコン層の膜厚を薄く形成することが望ましい。そこで、従来より、シリコン基板をガラス基板等の他の基板に貼り合わせた後に、シリコン基板の一部を分離除去することにより、ＳＯＩ基板を作製する方法が知られている（例えば、非特許文献１参照）。

ここで、上記貼り合わせによるＳＯＩ基板の作製方法について、図２８〜図３１を参照して説明する。なお、ＳＯＩ層の薄膜化の方法は、機械研磨や化学ポリッシングやポーラスシリコンを利用した手法など種々あるが、ここでは、水素注入による方法について示す。まず、図２８に示すように、第１の基板であるシリコン基板２０１の表面を酸化処理することにより、絶縁層である酸化シリコン（ＳｉＯ_２）層２０２を形成する。次に、図２９に示すように、酸化シリコン（ＳｉＯ_２）層２０２を介してシリコン基板２０１中に、剥離用物質である水素をイオン注入する。このことにより、シリコン基板２０１の所定の深さ位置に剥離層である水素注入層２０４を形成する。続いて、ＲＣＡ洗浄等の基板表面洗浄処理を行った後、図３０に示すように、上記酸化シリコン層２０２の表面に第２の基板である例えばシリコン基板２０３を貼り付ける。その後、熱処理を行うことにより、水素イオン注入深さ部分にマイクロクラックが形成されるため、図３１に示すように、シリコン基板２０１の一部を上記水素注入層２０４に沿って分離する。こうして、シリコン基板２０１を薄膜化してシリコン層２０１を形成する。なお、分離後、必要に応じて研磨、エッチング等の種々の手法によって所望の膜厚に薄膜化し、また、熱処理等により水素注入によって生成される結晶欠陥修復やシリコン表面の平滑化等を行う。

以上のようにして、シリコン基板（第２の基板）２０３の表面にＳｉＯ_２層（絶縁層）２０２が形成されると共に、ＳｉＯ_２層２０２の表面にシリコン層２０１が薄く形成されたＳＯＩ基板が作製される。
Michel Bruel ,"Smart-Cut:A New Silicon On Insulator Material Technology Based on Hydorogen Implantation and Wafer Bonding",Jpn.J.Appl.Phys.,Vol.36(1997),pp.1636-1641

本発明者らは、ＭＯＳトランジスタ等の半導体素子を有する半導体基板に対し、水素注入層を形成して半導体基板の一部を分離することにより、半導体素子を他の基板上に薄膜化して製造できることを見出した。このことにより、上記他の基板を透明基板とすることによって、半導体層が薄膜化された半導体装置を、液晶表示装置に適用することが可能となる。

ところで、上記他の基板に半導体素子であるトランジスタを薄膜化して形成した場合、そのゲート電極に対向して形成されるチャネル領域は、シリコン層が５０〜１００ｎｍ以下程度に薄いことが望ましい。なぜなら、チャネル領域のシリコン層を薄く形成することにより完全空乏型のＳＯＩ動作が可能となって、Ｂｕｌｋシリコントランジスタに比べて優れたサブスレッシュホールド特性が得られるためである。その結果、トランジスタの低電圧化、高速化、及び低消費電力化を図ることができる。特に、スケーリング則によりゲート長が短くなるに連れてチャネル領域の不純物元素濃度を高くする必要があるため、シリコン層は薄くすることが好ましい。この点で、本発明者らが見出した上記半導体層が薄膜化された半導体装置は好適である。

しかしながら、トランジスタのソース領域及びドレイン領域では、シリコン層を薄くすると、それに逆比例してシート抵抗が大きくなるため、寄生抵抗が増大し、ソース領域及びドレイン領域におけるコンタクト抵抗も増大してしまう。すなわち、シリコン層を薄くし過ぎると、トランジスタの性能を低下させる要因となる。このように、半導体層を薄膜化することは、ゲート電極に対向する領域においては好ましいが、その他の領域においては問題になってしまう。

本発明は、斯かる諸点に鑑みてなされたものであり、その目的とするところは、半導体基板に対し、その一部を剥離層に沿って確実に剥離すると共に、ゲート電極に対向する領域では比較的薄くする一方、その他の領域では比較的厚く形成することにより、半導体装置の特性を向上させることにある。

すなわち、半導体装置の特性を向上させるためには、チャネル領域では半導体層の厚みを小さくする一方、ソース領域及びドレイン領域では半導体層の厚みを比較的大きくすることが有効であると考えられる。したがって、本発明者らは、半導体層における剥離層の深さを、チャネル領域において比較的浅くする一方、ソース領域及びドレイン領域において比較的深くすることを考えた。

ところが、本発明者らの実験により、剥離用物質の半導体層への注入深さの分布（つまり剥離層の深さ）が、その最大傾斜角度が７０°程度以上に急峻に変化した場合には、半導体層を剥離層に沿って分離させようとすると、その急峻な変化位置の近傍で予期せぬ分離が起こってしまい、剥離層に沿って上手く分離できないことを確認している。

そこで、上記の目的を達成するために、この発明では、半導体基板の表面とゲート電極の表面とに対応して形成される表面段差形状をなだらかな表面段差形状に補償するための絶縁膜を設けるようにした。

具体的に、本発明に係る半導体装置の製造方法は、半導体基板にゲート電極を形成するゲート電極形成工程と、上記半導体基板の表面とゲート電極の表面とに対応して形成される表面段差形状をなだらかな表面段差形状に補償するための絶縁膜を、上記ゲート電極及び上記半導体基板を覆うように形成する絶縁膜形成工程と、上記半導体基板に対し、上記絶縁膜を介して剥離用物質をイオン注入することにより、剥離層を上記絶縁膜の表面に沿って形成する剥離層形成工程と、上記半導体基板の一部を上記剥離層に沿って分離する分離工程とを備え、上記絶縁膜形成工程では、上記表面段差形状の側部に形成されている凹角状部分を、上記絶縁膜の凹曲面からなる表面によって覆うことにより、該凹曲面を有する上記なだらかな表面段差形状の上記絶縁膜を形成する。

上記絶縁膜形成工程の後に行われ、上記絶縁膜における上記ゲート電極を覆っている部分を薄膜化する薄膜化工程を含むようにしてもよい。

上記剥離層形成工程の後に行われ、上記半導体基板及び上記絶縁膜を覆う平坦化膜を形成する平坦化膜形成工程と、上記平坦化膜に基板を接合する接合工程とを備え、上記接合工程は、上記分離工程よりも前に行われることが好ましい。

上記基板は透明基板であってもよい。

上記半導体基板はシリコン基板であることが好ましい。

上記剥離用物質は、水素及び不活性ガス元素の少なくとも一方であることが好ましい。

上記ゲート電極は、ＭＯＳトランジスタを構成するようにしてもよい。

上記絶縁膜は、ＢＰＳＧ（Borophosphosilicate glass）膜であることが好ましい。

上記ＢＰＳＧ膜は、上記絶縁膜形成工程において９００℃以上の温度で熱処理されるようにしてもよい。

上記接合工程よりも前に行われ、上記基板に能動素子及び受動素子の少なくとも一方を予め形成する素子形成工程と、上記ゲート電極が形成された半導体基板に活性領域を形成する活性領域形成工程と、上記接合工程よりも後に行われ、上記活性領域と、上記基板に形成されている能動素子及び受動素子の少なくとも一方とを電気的に接続する接続工程とを備えていることが好ましい。

また、本発明に係る半導体装置は、半導体層と、上記半導体層に形成されたゲート電極と、上記ゲート電極及び上記半導体層を覆うように形成され、上記ゲート電極の表面と半導体層における上記ゲート電極が設けられている側の表面である一方の表面とに対応して形成される表面段差形状をなだらかな表面段差形状に補償するための絶縁膜とを備え、上記絶縁膜は、上記表面段差形状の側部に形成されている凹角状部分を覆う凹曲面からなる表面を有し、上記半導体層の他方の表面は、上記凹曲面を有する上記なだらかな表面段差形状に沿って形成されている。

上記半導体層の他方の表面は、剥離用物質がイオン注入されることにより形成された剥離層に沿って上記半導体層の一部が分離された後に、当該一部が分離された半導体層の表面をエッチングすることによって形成されていることが好ましい。

上記半導体層及び上記絶縁膜を覆う平坦化膜と、上記平坦化膜の表面に接合された基板とを備えていることが好ましい。

上記基板は透明基板であってもよい。

上記半導体層はシリコン層であることが好ましい。

上記剥離用物質は、水素及び不活性ガス元素の少なくとも一方であることが好ましい。

上記ゲート電極は、ＭＯＳトランジスタを構成しているようにしてもよい。

上記絶縁膜は、ＢＰＳＧ（Borophosphosilicate glass）膜であることが好ましい。

上記ＢＰＳＧ膜は、９００℃以上の温度で熱処理されていてもよい。

上記絶縁膜は、ＳＯＧ（Spin On Glass）膜であってもよい。

上記絶縁膜形成工程の前に行われ、上記ゲート電極に重ならないようにダミーパターンを形成するダミーパターン形成工程を備え、上記絶縁膜形成工程では、上記ダミーパターン、上記ゲート電極及び上記半導体基板を覆うように、上記絶縁膜を形成するようにしてもよい。

上記半導体層には、活性領域が形成され、上記基板には、能動素子及び受動素子の少なくとも一方が、上記活性領域に電気的に接続して形成されていることが好ましい。

また、本発明に係る液晶表示装置は、複数の薄膜トランジスタが形成されたアクティブマトリクス基板を有する液晶表示装置であって、上記薄膜トランジスタは、半導体層と、上記半導体層に形成されたゲート電極と、上記ゲート電極及び上記半導体層を覆うように形成され、上記ゲート電極の表面と半導体層における上記ゲート電極が設けられている側の表面である一方の表面とに対応して形成される表面段差形状をなだらかな表面段差形状に補償するための絶縁膜とを備え、上記絶縁膜は、上記表面段差形状の側部に形成されている凹角状部分を覆う凹曲面からなる表面を有し、上記半導体層の他方の表面は、上記凹曲面を有する上記なだらかな表面段差形状に沿って形成されている。

−作用−
次に、本発明の作用について説明する。

本発明により半導体装置を製造する場合には、まずゲート電極形成工程において、半導体基板にゲート電極を形成する。その結果、半導体基板には、該半導体基板の表面とゲート電極の表面とに対応して表面段差形状が形成される。

続いて、絶縁膜形成工程において、上記ゲート電極及び半導体基板を覆うように絶縁膜を形成する。このとき、上記表面段差形状の側部に形成されている凹角状部分を、絶縁膜の凹曲面からなる表面によって覆うことにより、凹曲面を有するなだらかな表面段差形状の絶縁膜を形成する。このことにより、上記半導体基板の表面とゲート電極の表面とに対応して形成される表面段差形状は、急峻な表面段差形状であっても、上記絶縁膜に覆われることにより、上記表面段差形状はなだらかな表面段差形状に補償される。上記絶縁膜には、例えばＢＰＳＧ膜が好適である。

尚、上記絶縁膜形成工程の前に、ダミーパターン形成工程を行い、ゲート電極に重ならないようにダミーパターンを形成しておくことで、絶縁膜の表面段差形状のなだらかさを調節することが可能となる。

次に、剥離層形成工程において、上記半導体基板に対し、上記絶縁膜を介して剥離用物質をイオン注入する。その結果、半導体基板には剥離用物質が注入された剥離層が絶縁膜の表面に沿って形成される。このとき、剥離用物質は、上記絶縁膜の表面に沿った深さ位置に注入されるため、剥離層の深さ位置を、上記なだらかな表面段差形状である絶縁膜表面に沿ってなだらかに変化させることができる。言い換えれば、剥離用物質をイオン注入する基板表面が上記絶縁膜によってなだらかな表面段差形状に補償されるため、剥離層の深さ位置を急峻に変化させないようにすることが可能となる。

その後、分離工程において、上記半導体基板の一部は、深さ位置がなだらかに変化する上記剥離層に沿って分離される。その結果、残った半導体基板の厚みは、自己整合的に、ゲート電極が設けられている領域において比較的薄く形成される一方、ゲート電極が設けられていない領域において比較的厚く形成されることとなる。

特に、絶縁膜形成工程の後に、薄膜化工程を行い、絶縁膜におけるゲート電極を覆っている部分を薄膜化することにより、半導体基板におけるゲート電極の下方の領域において、剥離層を深い位置に形成することが可能となる。

また、剥離層形成工程の後に行われる平坦化膜形成工程において半導体基板及び絶縁膜を平坦化膜で覆うと共に、接合工程において平坦化膜の表面に基板を接合し、その後に、上記分離工程を行うことによって、一部が剥離層に沿って分離されることで薄型化されると共にゲート電極等が形成された半導体基板の残りの部分を上記基板へ移すことが可能となる。

また、素子形成工程において、上記基板に能動素子及び受動素子の少なくとも一方を予め形成する一方、活性領域形成工程において半導体基板に活性領域を形成する。その後、接合工程の後に、接続工程を行い、上記活性領域と、上記能動素子及び受動素子の少なくとも一方とを電気的に接続することが可能である。

本発明によれば、半導体基板におけるゲート電極が設けられている側の表面である一方の表面とゲート電極の表面とに対応して形成される表面段差形状が急峻であっても、これら半導体基板及びゲート電極を絶縁膜によって覆うことにより、なだらかな表面段差形状に補償することができる。そのことにより、剥離用物質は、半導体基板である半導体層に対し、なだらかな絶縁膜の表面形状に沿った深さ位置に注入されるため、剥離層の深さ位置をなだらかに変化させることができ、剥離層の深さ位置を急峻に変化させないようにすることができる。そのため、半導体基板の一部を、剥離層に沿って確実に剥離することができる。

また、このとき、剥離層の深さ位置を、ゲート電極に対向する領域では浅く形成すると共に、その他の領域では深く形成することができるため、半導体基板を、ゲート電極に対向する領域では比較的薄くする一方、その他の領域では比較的厚く形成することできる。その結果、半導体装置の特性を向上させることができる。

以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。

《発明の実施形態１》
図１〜図１６及び図２７は、本発明の実施形態１を示している。図１は、本発明に係る半導体装置の実施形態である薄膜トランジスタ（以降、ＴＦＴと略称する）５０を示す断面図である。また、図２〜図１６は、ＴＦＴ５０の製造方法を説明する断面図であり、図２７は、本発明の実施形態である液晶表示装置Ｓの要部を概略的に示す断面図である。

液晶表示装置Ｓは、図２７に示すように、アクティブマトリクス基板４２と、このアクティブマトリクス基板４２に対向して設けられた対向基板４３と、これらの基板４２，４３の間に形成された液晶層４４とを備えている。

上記アクティブマトリクス基板４２には、複数の画素（図示省略）が設けられ、図１に示すような複数のＴＦＴ５０が各画素毎に形成されている。また、アクティブマトリクス基板４２は、液晶層４４側の表面に配向膜４５が設けられると共に、液晶層４４とは反対側の表面に偏光板４６が積層されている。また、アクティブマトリクス基板４２には、各ＴＦＴ５０を駆動制御するためのＩＣドライバ（図示省略）が設けられている。

上記対向基板４３には、図示を省略するが、カラーフィルタやＩＴＯからなる共通電極等が形成されている。また、対向基板４３は、液晶層４４側の表面に配向膜４７が設けられると共に、液晶層４４とは反対側の表面に偏光板４８が積層されている。また、上記液晶層４４は、アクティブマトリクス基板４２と対向基板４３との間に介在されたスペーサ４９によって封止されている。こうして、液晶表示装置Ｓは、ＴＦＴ５０により液晶層４４における液晶分子の配向状態を制御して、所望の表示を行うようになっている。

尚、本実施形態では、各画素における表示を制御するＴＦＴ５０を例に挙げて、本発明に係る半導体装置を説明するが、本発明は、例えば上記ＩＣドライバに用いられるトランジスタとしても適用することができる。また、１つのＮＭＯＳトランジスタであるＴＦＴ５０について説明し、ＰＭＯＳトランジスタについては説明しないが、イオン注入時の不純物の導電型を適宜変更することにより、ＮＭＯＳトランジスタと同様に形成することができる。また、半導体装置は複数のＮＭＯＳトランジスタやＰＭＯＳトランジスタが同一の半導体基板上に作り込まれた構造となっている。また、各トランジスタは、ＬＯＣＯＳ法やトレンチアイソレーション等により適宜素子分離されている。

上記ＴＦＴ５０は、図１に示ように、透明基板であるガラス基板２２に形成され、活性領域４０を含む半導体層１と、ゲート電極８とを備えている。

ガラス基板２２には、第１の平坦化膜である絶縁膜２１と、第２の平坦化膜である層間絶縁膜１８と、絶縁膜であるＢＰＳＧ（Borophosphosilicate glass：ボロンリンガラス）膜１５と、絶縁膜１４とがこの順に積層されている。言い換えれば、絶縁膜２１及び層間絶縁膜１８は、半導体層１及びＢＰＳＧ膜１５を覆うように設けられている。そして、ガラス基板２２は、絶縁膜２１の表面に接合されている。また、ＢＰＳＧ膜は、９００℃以上の温度で熱処理されている。

層間絶縁膜１８とＢＰＳＧ膜１５との界面は、なだらかな表面段差形状に形成されている。すなわち、層間絶縁膜１８とＢＰＳＧ膜１５との界面は、ガラス基板２２側に窪んだ領域と、その両側に形成されて半導体層１側へ突出した領域とを有し、上記各領域がなだらかに連続してつながっている。上記ＢＰＳＧ膜１５は、上記層間絶縁膜１８とＢＰＳＧ膜１５との界面において、半導体層１の表面に対する最大傾斜角度θが、０°＜θ≦５０°の範囲に規定されている。

一方、ＢＰＳＧ膜１５と絶縁膜１４との界面には、比較的急峻な表面段差形状が形成されている。すなわち、ＢＰＳＧ膜１５と絶縁膜１４との界面は、上記層間絶縁膜１８とＢＰＳＧ膜１５との界面における凹凸形状に応じて、ガラス基板２２側に窪んだ領域と、半導体層１側に突出した領域とを有しているが、これらの領域は不連続に急峻な角度でつながっている。

絶縁膜１４の半導体層１側の表面は、ガラス基板２２側へ窪んでおり、ゲート酸化膜７とＬＯＣＯＳ酸化膜６とが形成されている。ゲート酸化膜７と上記絶縁膜１４との間には、ゲート電極８とサイドウォール１１とが形成されている。サイドウォール１１はゲート電極８の左右両側面にそれぞれ形成されている。

上記絶縁膜２１には、層間絶縁膜１８との界面においてソース電極２０ｓ及びドレイン電極２０ｄが形成されている。また、上記層間絶縁膜１８、ＢＰＳＧ膜１５、絶縁膜１４及びゲート酸化膜７には、これらの各膜１８，１５，１４，７を貫通するコンタクトホール１９ｓ，１９ｄが形成され、導電性材料が充填されている。コンタクトホール１９ｓ内の導電性材料はソース電極２０ｓと一体に形成される一方、コンタクトホール１９ｄ内の導電性材料はドレイン電極２０ｄと一体に形成されている。

上記ゲート酸化膜７の表面には、半導体層１が形成されている。半導体層１は、シリコン層であって、例えばホウ素等のＰ型不純物が注入されたＰウェル領域４と、活性領域４０とにより構成されている。半導体層１は、ＬＯＣＯＳ酸化膜６によって隣り合う他の半導体層（図示省略）との間が分離された状態で、絶縁膜である保護膜２３により被覆されている。

半導体層１におけるガラス基板２２側の表面は平面に形成される一方、保護膜２３側の表面は、ＢＰＳＧ膜１５の表面段差形状に沿って形成された表面を有している。つまり、半導体層１における保護膜２３側の表面は、上記層間絶縁膜１８とＢＰＳＧ膜１５との界面の形状と略同じなだらかな表面段差形状に形成されている。半導体層１は、このなだらかな段差形状の表面側において、剥離用物質がイオン注入されることにより形成されていた剥離層に沿って、その半導体層１の一部が分離されている。剥離用物質には、水素及び不活性ガス元素の少なくとも一方を適用することができる。

活性領域４０は、チャネル領域４１と、その左右両側に形成された低濃度不純物領域１０ｓ，１０ｄと、さらにその左右両側に形成された高濃度不純物領域１３ｓ，１３ｄとにより構成されている。上記低濃度不純物領域１０ｓ，１０ｄ及び高濃度不純物領域１３ｓ，１３ｄには、例えばリン等のＮ型不純物が注入されている。低濃度不純物領域１０ｓ，１０ｄは、いわゆるＬＤＤ領域を構成している。また、高濃度不純物領域１３ｓはソース領域を構成する一方、高濃度不純物領域１３ｄはドレイン領域を構成している。

チャネル領域４１は、ゲート酸化膜７を介して上記ゲート電極８に対向して形成されている。また、低濃度不純物領域１０ｓ，１０ｄは、ゲート酸化膜７を介して上記サイドウォール１１に対向して形成されている。そして、高濃度不純物領域１３ｓにはコンタクトホール１９ｓを介してソース電極２０ｓが接続される一方、高濃度不純物領域１３ｄにはコンタクトホール１９ｄを介してソース電極２０ｓが接続されている。

こうして、ガラス基板２２にはＭＯＳトランジスタであるＴＦＴ５０が形成され、半導体層１は、ゲート電極８に対向している領域（つまりチャネル領域４１）が比較的薄く形成される一方、その他の領域（例えば高濃度不純物領域１３ｓ，１３ｄ）が比較的厚く形成されている。さらに、ＢＰＳＧ膜１５は、ゲート電極８及び半導体層１を覆うように形成され、ゲート電極８の表面と半導体層１の表面とに対応して形成されて急峻な傾斜面を含む表面段差形状を、なだらかな表面段差形状に補償するように構成されている。

−製造方法−
次に、本発明に係る半導体装置の製造方法について説明する。

本実施形態の製造方法には、酸化膜形成工程と、ゲート電極形成工程と、活性領域形成工程と、絶縁膜形成工程と、剥離層形成工程と、平坦化膜形成工程と、接合工程と、分離工程と、保護膜形成工程とが含まれる。

すなわち、酸化膜形成工程では、半導体基板１（上述の半導体層１に相当する）にＰウェル領域４を形成すると共に、ＬＯＣＯＳ酸化膜６及びゲート酸化膜７を形成する。図２に示すように、まず、シリコン基板である半導体基板１に熱酸化膜２を形成し、Ｐ型不純物元素３（例えばホウ素）を半導体基板１の内部にイオン注入する。続いて、図３に示すように、上記半導体基板１に熱処理を行い、イオン注入されたＰ型不純物元素３を拡散すると共に活性化させることによって、Ｐウェル領域４を形成する。

次に、図４に示すように、熱酸化膜２の表面に窒化珪素膜５を形成した後に、後工程で活性領域４０を形成する領域に窒化珪素膜５をパターニングして残す。続いて、熱酸化膜２及び半導体基板１に対してＬＯＣＯＳ酸化を行い、図５に示すように、窒化珪素膜５の左右両側にＬＯＣＯＳ酸化膜６を形成する。次に、図６に示すように、窒化珪素膜５及び熱酸化膜２を一旦除去した後に、熱酸化膜２が形成されていた領域にゲート酸化膜７を形成する。

次に行うゲート電極形成工程では、図７に示すように、ゲート酸化膜７の表面に積層した導電性材料をフォトリソグラフィ法等によりパターニングして、後にＮＭＯＳトランジスタ（つまりＴＦＴ５０）を構成するゲート電極８を半導体基板１に形成する。

次に、活性領域形成工程では、上記半導体基板１のＰウェル領域４に活性領域４０を形成する。すなわち、図８に示すように、まず、ゲート電極８をマスクとして、リン等のＮ型不純物元素９をイオン注入し、Ｎ型低濃度不純物領域１０ｓ，１０ｄを形成する。続いて、ゲート酸化膜７の表面にＣＶＤ等によりＳｉＯ_２膜を形成した後、異方性ドライエッチングを行うことにより、図９に示すように、ゲート電極８の両側壁にサイドウォール１１を形成する。

続いて、図１０に示すように、ゲート電極８及びサイドウォール１１をマスクとして、リン等のＮ型不純物元素１２をイオン注入することにより、Ｎ型高濃度不純物領域１３ｓ，１３ｄを形成する。その結果、低濃度不純物領域１０ｓ，１０ｄは、ゲート酸化膜７を介してサイドウォール１１に対向する領域に形成されることとなる。その後、図１１に示すように、ＳｉＯ_２等の絶縁膜１４を形成した後に、上記低濃度不純物領域１０ｓ，１０ｄ及び高濃度不純物領域１３ｓ，１３ｄに対して熱処理を行い、イオン注入した不純物元素の活性化を行う。このことにより、ＬＤＤ領域を有する活性領域４０を形成する。

次に行う絶縁膜形成工程では、図１１に示すように、絶縁膜１４の表面に絶縁膜であるＢＰＳＧ膜１５を積層した後に、このＢＰＳＧ膜１５に対して９００℃以上の温度で熱処理を行う。このことにより、ＢＰＳＧ膜１５の表面段差形状をなだらかにしてＢＰＳＧリフロー膜１５を形成する。尚、上記Ｎ型不純物の活性化は、ＢＰＳＧ膜１５の熱処理と兼ねて行うようにしてもよい。

このことにより、半導体基板１の表面とゲート電極８の表面とに対応して形成される比較的急峻な表面段差形状を、ＢＰＳＧ膜１５のなだらかな表面段差形状に補償する。このとき、半導体基板１の表面に対するＢＰＳＧ膜１５の最大傾斜角度θを０°＜θ≦５０°の範囲に規定する。

すなわち、ＢＰＳＧ膜１５における表面段差形状は、仮に、その最大傾斜角度θが５０°よりも大きいと、剥離層１７の段差形状が急峻に変化することとなるため、後の分離工程において、半導体基板１の一部が予期せぬ位置で分離してしまい、半導体基板１の一部を剥離層１７に沿って分離させることができない。一方、最大傾斜角度θが０°では、絶縁膜の表面をなだらかな表面段差形状に形成することができない。したがって、最大傾斜角度θは０°＜θ≦５０°に規定することによって、なだらかな表面段差形状の剥離層１７に沿って、半導体基板１の一部を剥離させることが可能となる。

次に、剥離層形成工程では、図１２に示すように、上記半導体層１のＰウェル領域に対し、上記ＢＰＳＧ膜１５を介して水素や、Ｈｅ及びＮｅ等の不活性ガス元素からなる剥離用物質１６をイオン注入することにより、剥離層１７を形成する。このとき、剥離用物質１６は、なだらかなＢＰＳＧ膜１５の表面形状に沿った深さ位置に注入されるため、剥離層１７は、その深さ位置がなだらかに変化するように形成される。

次に、平坦化膜形成工程では、図１３に示すように、半導体基板１及びＢＰＳＧ膜１５を覆うようにＳｉＯ_２膜を形成し、ＣＭＰ（Chemical Mechanical Polishing）等により平坦化することにより、層間絶縁膜１８を形成する。

続いて、図１４に示すように、ソース電極２０ｓ及びドレイン電極２０ｄを形成する。すなわち、上記層間絶縁膜１８、ＢＰＳＧ膜１５、絶縁膜１４、及びゲート酸化膜７を貫通するコンタクトホール１９ｓ，１９ｄを形成する。コンタクトホール１９ｓは、上記高濃度不純物領域（ソース領域）１３ｓの上方位置に形成する一方、コンタクトホール１９ｄは、上記高濃度不純物領域（ドレイン領域）１３ｄの上方位置に形成する。そして、電極材料である導電性材料を、上記コンタクトホール１９ｓ，１９ｄの内部と層間絶縁膜１８の表面とに設けた後にパターニングすることによって、コンタクトホール１９ｓの上方位置にソース電極２０ｓを形成する一方、コンタクトホール１９ｄの上方位置にドレイン電極２０ｄを形成する。その後、絶縁膜２１を形成した後に、ＣＭＰ等により表面を平坦化する。

次に、接合工程において、図１５に示すように、絶縁膜２１の表面を洗浄した後に、その平坦化された表面にガラス基板２２を接合する。

次に行う分離工程では、図１６に示すように、４００〜６００℃程度の温度で熱処理を行う。このことにより、Ｐウェル領域４を含む半導体基板１の一部を剥離層１７に沿って分離して、ＴＦＴ５０をガラス基板２２の上に移す。尚、本実施形態では、分離工程において一部が分離された半導体基板１を、半導体層１と称する。

次に、保護膜形成工程では、図１に示すように、剥離層１７をエッチング等により取り除いた後、チャネル領域４１の薄膜化すると共に、ＬＯＣＯＳ酸化膜６を露出させて素子分離を行うために、半導体層１をエッチングする。その後、露出した半導体層１の表面を保護し、電気絶縁性を確保するため、保護膜である絶縁膜２３を形成する。以上の工程によりガラス基板２２上にＴＦＴ５０を製造する。

−実施形態１の効果−
したがって、この実施形態１によると、半導体基板１の表面とゲート電極８の表面とに対応して形成される表面段差形状が急峻であっても、これら半導体基板１及びゲート電極８を絶縁膜であるＢＰＳＧ膜１５によって覆うことにより、その急峻な表面段差形状をなだらかな表面段差形状に補償することができる。そのことにより、剥離用物質１６は、半導体基板１に対し、なだらかなＢＰＳＧ膜１５の表面形状に沿った深さ位置に注入されるため、剥離層１７の深さ位置をなだらかに変化させることができる。その結果、剥離層１７の深さ位置（言い換えれば段差形状）を急峻に変化させないようにすることができるため、半導体基板１の一部を、剥離層１７に沿って確実に剥離することができる。

さらに、剥離層１７の深さ位置を、ゲート電極８に対向する領域（つまりチャネル領域４１）では浅く形成すると共に、その他の領域（例えばソース領域１３ｓ及びドレイン領域１３ｄ）では深く形成することができるため、チャネル領域４１を比較的薄くする一方、ソース領域１３ｓ及びドレイン領域１３ｄを比較的厚く形成することできる。その結果、完全空乏型のＳＯＩ動作を可能としつつソース領域１３ｓ及びドレイン領域１３ｄにおけるシート抵抗を低減できるため、ＴＦＴ５０の特性を向上させることができる。

ところで、例えばフォトリソグラフィ法等の非自己整合法（ノンセルフアライン）により、チャネル領域４１を部分的に薄膜化して形成しようとすると、その薄膜化しようとする半導体層１の領域と、ゲート電極８を形成する領域との間で、位置ずれが必然的に生じてしまう。そのため、位置ずれを考慮したマージンを設ける必要があるため、素子寸法の増大を招く結果となる。この問題は、ゲート長が短くなるほど顕著となり、素子の集積度が低下すると共に、トランジスタ特性のばらつきの要因ともなるので、上記非自己整合法を適用することは望ましくない。

これに対し、本実施形態では、チャネル領域４１の薄膜化を自己整合的（セルフアライン）により形成できるため、上述の問題は生じない。すなわち、位置ずれを考慮したマージンを設ける必要がないため、素子寸法を縮小して素子の集積度を向上させると共にトランジスタ特性のばらつきを抑制することができる。

《発明の実施形態２》
図１７は、本発明の実施形態２を示している。尚、以降の各実施形態では、図１〜図１６と同じ部分については同じ符号を付して、その詳細な説明を省略する。

本実施形態のＴＦＴ５０は、ソース電極２０ｓがガラス基板２２に予め形成されていた電気素子２７である能動素子及び受動素子の少なくとも一方に対して電気的に接続されている。

すなわち、図１７に示すように、ガラス基板２２へ移されたＴＦＴ５０は、ガラス基板２２の表面に形成された絶縁膜２６と共に保護膜２３により被覆されている。また、ソース電極２０ｓは、側方へ延長されている。上記ソース電極２０ｓの延長部分の上方位置には、層間絶縁膜１８、ＢＰＳＧ膜１５、絶縁膜１４、ＬＯＣＯＳ酸化膜６及び保護膜２３を貫通するコンタクトホール２４ａが形成されている。

一方、ガラス基板２２に形成された電気素子２７の上方位置には、保護膜２３を貫通するコンタクトホール２４ｂが形成されている。そして、金属材料等が、上記各コンタクトホール２４ａ，２４ｂ内に充填されると共に保護膜２３の表面にパターンニングされてメタル配線２５が形成されている。こうして、上記ソース電極２０ｓと電気素子２７とは、メタル配線２５を介して電気的に接続されている。

本実施形態のＴＦＴ５０を製造する方法は、素子形成工程と、接続工程とを備えている。すなわち、素子形成工程は、上記実施形態１で説明した接合工程よりも前に行われ、ガラス基板２２に絶縁膜２６を積層し、その絶縁膜２６の表面に電気素子２７を予め形成しておく。そして、接続工程は、上記接合工程よりも後に行われ、上記電気素子２７を、活性領域４０のソース領域１３ｓに対し、メタル配線２５及びソース電極２０ｓを介して電気的に接続する。

尚、電気素子２７に接続する対象は、ソース電極２０ｓに限らずドレイン電極２０ｄや、図示を省略しているが、メタル配線層を介したゲート電極２８であってもよいのは勿論である。

《発明の実施形態３》
図１８〜図２０は、本発明の実施形態３を示している。

本実施形態のＴＦＴ５０は、図２０に示すように、ＢＰＳＧ膜１５が少なくともゲート電極８を覆っている部分において薄膜化して形成されている。すなわち、ＢＰＳＧ膜１５の表面段差形状は、薄膜化されることにより修正され、チャネル領域４１に対向するＢＰＳＧ膜１５の表面が、半導体層１側に近付けられている。このことにより、本実施形態では、ソース領域１３ｓ及びドレイン領域１３ｄにおけるＢＰＳＧ膜１５の厚みと、チャネル領域４１におけるＢＰＳＧ膜１５の厚みとの差が、上記実施形態１に比べて小さくなっている。

本実施形態のＴＦＴ５０を製造する方法には、薄膜化工程が含まれる。

薄膜化工程は、上記実施形態１における絶縁膜形成工程の後に行う。そして、図１８に示すように、ＣＭＰ法によりＢＰＳＧ膜１５における少なくともゲート電極８を覆っている部分を薄膜化する。このことにより、チャネル領域４１におけるＢＰＳＧ膜１５の表面の高さと、ソース領域１３ｓ及びドレイン領域１３ｄにおけるＢＰＳＧ膜１５の表面の高さとの差を小さく調整することが可能となる。

続いて、剥離層形成工程において、図１９に示すように、厚みが部分的に小さくなったＢＰＳＧ膜１５を介して水素や、Ｈｅ及びＮｅ等の不活性ガス元素からなる剥離用物質１６をイオン注入することにより、剥離層１７を形成する。その後、上記実施形態１と同様に、平坦化膜形成工程、接合工程、分離工程、及び保護膜形成工程を経て、図２０に示すように、ＴＦＴ５０を製造する。

したがって、本実施形態によると、上記実施形態１と同様の効果が得れることに加え、チャネル領域４１と、ソース領域１３ｓ及びドレイン領域１３ｄとにそれぞれ形成される剥離層１７の高さの差を調整して小さくすることができるので、ゲート電極８の厚みに拘わらず、ガラス基板２２に形成されるＴＦＴ５０のチャネル領域４１とソース領域１３ｓ及びドレイン領域１３ｄとにおける半導体層１の厚みの差を最適値に調整することが可能となる。その結果、トランジスタ特性の最適化を図ることができる。

《発明の実施形態４》
図２１〜図２３は、本発明の実施形態４を示している。

上記実施形態１では、半導体基板１上の表面段差形状を補償するための絶縁膜として、ＢＰＳＧ膜１５を適用したのに対し、本実施形態では、ＳＯＧ（Spin On Glass）膜３０を適用している。したがって、半導体基板１上の急峻な表面段差形状は、ＳＯＧ膜３０によってなだらかな表面段差形状に補償されている。

本実施形態のＴＦＴ５０を製造する場合には、図２１に示すように、上記実施形態１における絶縁膜形成工程において、絶縁膜１４の表面にＳＯＧ膜３０を塗布して形成する。このことにより、硬化前のＳＯＧ膜３０が流動性を有しているため、ゲート電極８上の段差形状を容易な方法でなだらかに形成できると共に、その段差自体を小さくすることができる。

続いて、剥離層形成工程において、図２２に示すように、厚みが部分的に小さくなったＳＯＧ膜３０を介して水素や、Ｈｅ及びＮｅ等の不活性ガス元素からなる剥離用物質１６をイオン注入することにより、剥離層１７を形成する。その後、上記実施形態１と同様に、平坦化膜形成工程、接合工程、分離工程、及び保護膜形成工程を経て、図２３に示すように、ＴＦＴ５０を製造する。

したがって、本実施形態によると、上記実施形態１と同様の効果を得ることができる。さらに、なだらかな表面段差形状を容易に形成することができる。

《発明の実施形態５》
図２４〜図２６は、本発明の実施形態５を示している。

本実施形態のＴＦＴ５０は、図２６に示すように、ＢＰＳＧ膜１５の表面が、ソース領域１３ｓ及びドレイン領域１３ｄに対向する部分において高く形成されている。すなわち、ソース領域１３ｓ及びドレイン領域１３ｄに対向する部分では、絶縁膜１４の表面にＢＰＳＧ膜１５を嵩増しするためのダミーパターン３４が形成されている。

このことにより、ソース領域１３ｓ及びドレイン領域１３ｄに対向するＢＰＳＧ膜１５の表面が半導体基板１とは反対側へ移動するため、半導体基板１の表面とゲート電極８の表面とに対応して形成される表面段差形状は、ＢＰＳＧ膜１５によってなだらかな表面段差形状に補償されている。

本実施形態のＴＦＴ５０を製造する場合には、上記実施形態１における絶縁膜形成工程の前に、ダミーパターン形成工程を行う。このダミーパターン形成工程では、図２４に示すように、半導体基板１の上である絶縁膜１４の表面に対し、例えばＳｉＯ_２の膜を形成した後に、フォトリソグラフィ法等によりパターニングしてダミーパターン３４を形成する。

続いて、絶縁膜形成工程では、上記ダミーパターン３４、ゲート電極８及び半導体基板１を覆うように、ＢＰＳＧ膜１５を形成すると共に、９００℃以上の温度で熱処理を行うことにより、図２５に示すように、ＢＰＳＧ膜１５の表面をなだらかな表面段差形状にする。

次に、剥離層形成工程において、図２６に示すように、ソース領域１３ｓ及びドレイン領域１３ｄに対向する領域において表面が部分的に高くなったＢＰＳＧ膜１５を介して水素や、Ｈｅ及びＮｅ等の不活性ガス元素からなる剥離用物質１６をイオン注入することにより、剥離層１７を形成する。その後、上記実施形態１と同様に、平坦化膜形成工程、接合工程、分離工程、及び保護膜形成工程を経てＴＦＴ５０を製造する。

したがって、この実施形態によると、上記実施形態３と同様に、チャネル領域４１と、ソース領域１３ｓ及びドレイン領域１３ｄとにそれぞれ形成される剥離層１７の高さの差を調整して小さくすることができるので、ゲート電極８の厚みに拘わらず、ガラス基板２２に形成されるＴＦＴ５０のチャネル領域４１とソース領域１３ｓ及びドレイン領域１３ｄとにおける半導体層１の厚みの差を最適値に調整することが可能となる。その結果、トランジスタ特性の最適化を図ることができる。

以上説明したように、本発明は、半導体装置の製造方法及び半導体装置並びに液晶表示装置について有用であり、特に、半導体基板に対し、その一部を剥離層に沿って確実に剥離すると共に、ゲート電極に対向する領域では比較的薄くする一方、その他の領域では比較的厚く形成することにより、半導体装置の特性を向上させる場合に適している。

実施形態１のＴＦＴを拡大して示す断面図である。 酸化膜形成工程において半導体基板に形成された熱酸化膜を示す断面図である。 酸化膜形成工程において半導体基板に形成されたＰウェル領域を示す断面図である。 酸化膜形成工程において形成された窒化珪素膜を示す断面図である。 酸化膜形成工程において形成されたＬＯＣＯＳ酸化膜を示す断面図である。 酸化膜形成工程において形成されたゲート酸化膜を示す断面図である。 ゲート電極形成工程において形成されたゲート電極を示す断面図である。 活性領域形成工程において形成された低濃度不純物領域を示す断面図である。 活性領域形成工程において形成されたサイドウォールを示す断面図である。 活性領域形成工程において形成された高濃度不純物領域を示す断面図である。 絶縁膜形成工程において形成されたＢＰＳＧ膜を示す断面図である。 剥離層形成工程において形成された剥離層を示す断面図である。 平坦化膜形成工程において形成された層間絶縁膜を示す断面図である。 平坦化膜形成工程において形成された平坦化膜及び電極を示す断面図である。 接合工程において接合されたガラス基板を示す断面図である。 分離工程において一部が分離された半導体層を示す断面図である。 実施形態２のＴＦＴを拡大して示す断面図である。 実施形態３の薄膜化工程において薄膜化されたＢＰＳＧ膜を示す断面図である。 実施形態３の剥離層形成工程において形成された剥離層を示す断面図である。 実施形態３のＴＦＴを拡大して示す断面図である。 実施形態４の絶縁膜形成工程において形成されたＳＯＧ膜を示す断面図である。 実施形態４の剥離層形成工程において形成された剥離層を示す断面図である。 実施形態４のＴＦＴを拡大して示す断面図である。 実施形態５のダミーパターン形成工程において形成されたダミーパターンを示す断面図である。 実施形態５の絶縁膜形成工程において形成されたＢＰＳＧ膜を示す断面図である。 実施形態５の剥離層形成工程において形成された剥離層を示す断面図である。 実施形態１の液晶表示装置の要部を模式的に示す断面図である。 従来のＳＯＩ基板の作製工程において、酸化シリコン層を形成した状態を示す図である。 従来のＳＯＩ基板の作製工程において、水素注入層を形成した状態を示す図である。 従来のＳＯＩ基板の作製工程において、ガラス基板に貼り付けた状態を示す図である。 従来のＳＯＩ基板の作製工程において、シリコン層の一部を分離した状態を示す図である。

Ｓ 液晶表示装置
θ 絶縁膜の最大傾斜角度
１ 半導体基板（半導体層）
７ ゲート酸化膜
１５ ＢＰＳＧ膜（絶縁膜）
１６ 剥離用物質
１７ 剥離層
１８ 層間絶縁膜（第２の平坦化膜）
２１ 絶縁膜（第１の平坦化膜）
２２ ガラス基板（基板）
２７ 電気素子（能動素子、受動素子）
３０ ＳＯＧ膜
３４ ダミーパターン
４０ 活性領域
５０ ＴＦＴ（半導体装置、薄膜トランジスタ）
５２ アクティブマトリクス基板

Claims (23)

1. 半導体基板にゲート電極を形成するゲート電極形成工程と、
   上記半導体基板の表面とゲート電極の表面とに対応して形成される表面段差形状をなだらかな表面段差形状に補償するための絶縁膜を、上記ゲート電極及び上記半導体基板を覆うように形成する絶縁膜形成工程と、
   上記半導体基板に対し、上記絶縁膜を介して剥離用物質をイオン注入することにより、剥離層を上記絶縁膜の表面に沿って形成する剥離層形成工程と、
   上記半導体基板の一部を上記剥離層に沿って分離する分離工程とを備え、
   上記絶縁膜形成工程では、上記表面段差形状の側部に形成されている凹角状部分を、上記絶縁膜の凹曲面からなる表面によって覆うことにより、該凹曲面を有する上記なだらかな表面段差形状の上記絶縁膜を形成する
   ことを特徴とする半導体装置の製造方法。
2. 請求項１において、
   上記絶縁膜形成工程の後に行われ、上記絶縁膜における上記ゲート電極を覆っている部分を薄膜化する薄膜化工程を含む
   ことを特徴とする半導体装置の製造方法。
3. 請求項１において、
   上記剥離層形成工程の後に行われ、上記半導体基板及び上記絶縁膜を覆う平坦化膜を形成する平坦化膜形成工程と、
   上記平坦化膜に基板を接合する接合工程とを備え、
   上記接合工程は、上記分離工程よりも前に行われる
   ことを特徴とする半導体装置の製造方法。
4. 請求項３において、
   上記基板は透明基板である
   ことを特徴とする半導体装置の製造方法。
5. 請求項１において、
   上記半導体基板はシリコン基板である
   ことを特徴とする半導体装置の製造方法。
6. 請求項１において、
   上記剥離用物質は、水素及び不活性ガス元素の少なくとも一方である
   ことを特徴とする半導体装置の製造方法。
7. 請求項１において、
   上記ゲート電極は、ＭＯＳトランジスタを構成する
   ことを特徴とする半導体装置の製造方法。
8. 請求項１において、
   上記絶縁膜は、ＢＰＳＧ（Borophosphosilicate glass）膜である
   ことを特徴とする半導体装置の製造方法。
9. 請求項８において、
   上記ＢＰＳＧ膜は、上記絶縁膜形成工程において９００℃以上の温度で熱処理される
   ことを特徴とする半導体装置の製造方法。
10. 請求項１において、
    上記絶縁膜は、ＳＯＧ（Spin On Glass）膜である
    ことを特徴とする半導体装置の製造方法。
11. 請求項１において、
    上記絶縁膜形成工程の前に行われ、上記ゲート電極に重ならないようにダミーパターンを形成するダミーパターン形成工程を備え、
    上記絶縁膜形成工程では、上記ダミーパターン、上記ゲート電極及び上記半導体基板を覆うように、上記絶縁膜を形成する
    ことを特徴とする半導体装置の製造方法。
12. 請求項３において、
    上記接合工程よりも前に行われ、上記基板に能動素子及び受動素子の少なくとも一方を予め形成する素子形成工程と、
    上記ゲート電極が形成された半導体基板に活性領域を形成する活性領域形成工程と、
    上記接合工程よりも後に行われ、上記活性領域と、上記基板に形成されている能動素子及び受動素子の少なくとも一方とを電気的に接続する接続工程とを備えている
    ことを特徴とする半導体装置の製造方法。
13. 半導体層と、
    上記半導体層に形成されたゲート電極と、
    上記ゲート電極及び上記半導体層を覆うように形成され、上記ゲート電極の表面と半導体層における上記ゲート電極が設けられている側の表面である一方の表面とに対応して形成される表面段差形状をなだらかな表面段差形状に補償するための絶縁膜とを備え、
    上記絶縁膜は、上記表面段差形状の側部に形成されている凹角状部分を覆う凹曲面からなる表面を有し、
    上記半導体層の他方の表面は、上記凹曲面を有する上記なだらかな表面段差形状に沿って形成されている
    ことを特徴とする半導体装置。
14. 請求項１３において、
    上記半導体層の他方の表面は、剥離用物質がイオン注入されることにより形成された剥離層に沿って上記半導体層の一部が分離された後に、当該一部が分離された半導体層の表面をエッチングすることによって形成されている
    ことを特徴とする半導体装置。
15. 請求項１３において、
    上記半導体層及び上記絶縁膜を覆う平坦化膜と、
    上記平坦化膜の表面に接合された基板とを備えている
    ことを特徴とする半導体装置。
16. 請求項１５において、
    上記基板は透明基板である
    ことを特徴とする半導体装置。
17. 請求項１３において、
    上記半導体層はシリコン層である
    ことを特徴とする半導体装置。
18. 請求項１４において、
    上記剥離用物質は、水素及び不活性ガス元素の少なくとも一方である
    ことを特徴とする半導体装置。
19. 請求項１３において、
    上記ゲート電極は、ＭＯＳトランジスタを構成している
    ことを特徴とする半導体装置。
20. 請求項１３において、
    上記絶縁膜は、ＢＰＳＧ（Borophosphosilicate glass）膜である
    ことを特徴とする半導体装置。
21. 請求項１３において、
    上記ＢＰＳＧ膜は、９００℃以上の温度で熱処理されている
    ことを特徴とする半導体装置。
22. 請求項１５において、
    上記半導体層には、活性領域が形成され、
    上記基板には、能動素子及び受動素子の少なくとも一方が、上記活性領域に電気的に接続して形成されている
    ことを特徴とする半導体装置。
23. 複数の薄膜トランジスタが形成されたアクティブマトリクス基板を有する液晶表示装置であって、
    上記薄膜トランジスタは、半導体層と、上記半導体層に形成されたゲート電極と、上記ゲート電極及び上記半導体層を覆うように形成され、上記ゲート電極の表面と半導体層における上記ゲート電極が設けられている側の表面である一方の表面とに対応して形成される表面段差形状をなだらかな表面段差形状に補償するための絶縁膜とを備え、
    上記絶縁膜は、上記表面段差形状の側部に形成されている凹角状部分を覆う凹曲面からなる表面を有し、
    上記半導体層の他方の表面は、上記凹曲面を有する上記なだらかな表面段差形状に沿って形成されている
    ことを特徴とする液晶表示装置。

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