JP2002270851A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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-
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Abstract
(57)【要約】
【課題】 本願発明では機械化学的研磨法などによる平
坦化プロセスの回数を削減するすることを目的とする。 【解決手段】 従来の手法を単純に適用した方法では目
的とした最終形状パターンの溝を形成し、そこに目的と
した材料を埋め込むことしか行われていないので、埋め
込んだ後の材料をさらに加工し最終目的の形状のパター
ンを作製すると言う概念がないためであると言える。本
願発明においては、一旦目的の形状パターンを内に含む
大きな面積の溝を形成し、そこに目的の材料を埋め込
み、さらに目的の材料からなる目的の形状パターンを残
し、他は溝内から除去する方法を用い機械化学的研磨法
などによる平坦化プロセスの回数を削減する。
坦化プロセスの回数を削減するすることを目的とする。 【解決手段】 従来の手法を単純に適用した方法では目
的とした最終形状パターンの溝を形成し、そこに目的と
した材料を埋め込むことしか行われていないので、埋め
込んだ後の材料をさらに加工し最終目的の形状のパター
ンを作製すると言う概念がないためであると言える。本
願発明においては、一旦目的の形状パターンを内に含む
大きな面積の溝を形成し、そこに目的の材料を埋め込
み、さらに目的の材料からなる目的の形状パターンを残
し、他は溝内から除去する方法を用い機械化学的研磨法
などによる平坦化プロセスの回数を削減する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、特に二
重ゲート電界効果トランジスタの製造方法に関する。
重ゲート電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】絶縁ゲート電界効果トランジスタにおい
て、微小なチャネル長を有するものを実現するために
は、いわゆる短チャネル効果（チャネル長を短くした場
合のしきい値電圧の急激な低下）の防止が必須である。
そのための一つの素子構造として、第１０図及び第１１
図に示す構造の二重ゲート電界効果トランジスタがあ
る。
て、微小なチャネル長を有するものを実現するために
は、いわゆる短チャネル効果（チャネル長を短くした場
合のしきい値電圧の急激な低下）の防止が必須である。
そのための一つの素子構造として、第１０図及び第１１
図に示す構造の二重ゲート電界効果トランジスタがあ
る。
【０００３】第１０図は、平面図であり、Ｘ−Ｘ’断面
を第１１図に示す。図において、１は基板、２は絶縁層
であり、9,10及び11は溝６（第１３図参照）内に分離し
て設けられた島状半導体結晶層を形成する、チャネル領
域、ソース領域およびドレイン領域である。少なくとも
チャネル領域は所定の厚さTをもって設けられる。また7
1、72はチャネル領域9の両側面部に設けられた二つのゲ
ート絶縁膜であり、81および82は溝６内に島状半導体結
晶層により分離して設けられた二つのゲート電極であ
る。また、100は絶縁膜２により基板１上に分離されて
設けられた半導体結晶層3の残部である。なお、溝６は
一旦形成された後に一部が絶縁物等21で埋められること
がしばしばあるが、その場合でも一旦形成された部分を
もって溝と称する。
を第１１図に示す。図において、１は基板、２は絶縁層
であり、9,10及び11は溝６（第１３図参照）内に分離し
て設けられた島状半導体結晶層を形成する、チャネル領
域、ソース領域およびドレイン領域である。少なくとも
チャネル領域は所定の厚さTをもって設けられる。また7
1、72はチャネル領域9の両側面部に設けられた二つのゲ
ート絶縁膜であり、81および82は溝６内に島状半導体結
晶層により分離して設けられた二つのゲート電極であ
る。また、100は絶縁膜２により基板１上に分離されて
設けられた半導体結晶層3の残部である。なお、溝６は
一旦形成された後に一部が絶縁物等21で埋められること
がしばしばあるが、その場合でも一旦形成された部分を
もって溝と称する。
【０００４】この構造は短チャネル効果の抑制方法とし
ては最も有効であるとされている。すなわち、左右のゲ
ート電極81および82によりチャネル領域9をシールド
し、ドレイン電界がソース、チャネル領域界面の電位分
布に与える影響を抑えることによって、短チャネル化し
てもソース、チャネル領域界面の電位分布をゲート電極
のみで安定して制御できるようにし、しきい値電圧の急
激な低下を防止する。
ては最も有効であるとされている。すなわち、左右のゲ
ート電極81および82によりチャネル領域9をシールド
し、ドレイン電界がソース、チャネル領域界面の電位分
布に与える影響を抑えることによって、短チャネル化し
てもソース、チャネル領域界面の電位分布をゲート電極
のみで安定して制御できるようにし、しきい値電圧の急
激な低下を防止する。
【０００５】しかし、集積回路素子としてこの構造の特
徴を有効に機能させるためにはチャネル領域と二つのゲ
ート電極が自己整合されて位置決めされていることが必
須である。そうでなければ、二つのゲート電極の位置不
整合、位置合わせマージンの増加等による寄生容量およ
び寄生抵抗の増大、およびその変動のため回路動作の著
しい性能低下を招く。
徴を有効に機能させるためにはチャネル領域と二つのゲ
ート電極が自己整合されて位置決めされていることが必
須である。そうでなければ、二つのゲート電極の位置不
整合、位置合わせマージンの増加等による寄生容量およ
び寄生抵抗の増大、およびその変動のため回路動作の著
しい性能低下を招く。
【０００６】そこで、チャネル領域と二つのゲート電極
を自己整合させてこの構造を実現する製造方法として
は、従来の機械化学研磨法等による平坦化技術（ダマシ
ンプロセス等）を用いた方法として第１２図〜第２３図
の方法が考えられる。
を自己整合させてこの構造を実現する製造方法として
は、従来の機械化学研磨法等による平坦化技術（ダマシ
ンプロセス等）を用いた方法として第１２図〜第２３図
の方法が考えられる。
【０００７】まず第１２図のようにシリコン基板１上に
酸化膜２を介して形成されたシリコン結晶層3を用意
し、さらにシリコン酸化膜４、シリコン窒化膜５を順次
堆積する。次に第１３図及び第１４図のようにシリコン
窒化膜５、シリコン酸化膜４およびシリコン結晶層3の
一部を除去し形成された溝６により周囲から分離された
島状層200を形成する。100は結晶層3の残存部分であ
り、31、41、51はそれぞれ結晶層3、シリコン酸化膜4お
よびシリコン窒化膜5の島状層200に残された部分であ
る。
酸化膜２を介して形成されたシリコン結晶層3を用意
し、さらにシリコン酸化膜４、シリコン窒化膜５を順次
堆積する。次に第１３図及び第１４図のようにシリコン
窒化膜５、シリコン酸化膜４およびシリコン結晶層3の
一部を除去し形成された溝６により周囲から分離された
島状層200を形成する。100は結晶層3の残存部分であ
り、31、41、51はそれぞれ結晶層3、シリコン酸化膜4お
よびシリコン窒化膜5の島状層200に残された部分であ
る。
【０００８】次に第１５図のように溝６にシリコン酸化
膜22を埋め込み機械化学的研磨法(CMP)等で平坦化す
る。第１６図はそのＸ−Ｘ’断面である。次に第１７図
のようにゲート電極パターンにしたがった溝12および13
をシリコン酸化膜22を少なくとも深さが酸化膜２の表面
に達するように除去して形成する。この場合溝12及び13
は島状層200を横断する一つのパターンにより形成され
る。その際の酸化膜22のエッチング除去の時、島状層表
面も同時にエッチング媒体に晒されるがシリコン窒化膜
がエッチングマスクとして働き島状層（後にチャネル領
域9となる部分）が除去されることを防止する。
膜22を埋め込み機械化学的研磨法(CMP)等で平坦化す
る。第１６図はそのＸ−Ｘ’断面である。次に第１７図
のようにゲート電極パターンにしたがった溝12および13
をシリコン酸化膜22を少なくとも深さが酸化膜２の表面
に達するように除去して形成する。この場合溝12及び13
は島状層200を横断する一つのパターンにより形成され
る。その際の酸化膜22のエッチング除去の時、島状層表
面も同時にエッチング媒体に晒されるがシリコン窒化膜
がエッチングマスクとして働き島状層（後にチャネル領
域9となる部分）が除去されることを防止する。
【０００９】第１８図はそのＸ−Ｘ’断面を示す。さら
に第１９図のように島状層200の結晶シリコン層31の溝1
2および13に露出された側面部を酸化しシリコン酸化膜7
1および72を形成する。次に第２０図のように全表面に
多結晶シリコン層を堆積し、機械化学的研磨法などによ
り平坦化し、溝12および13の内部にそれぞれ多結晶シリ
コン層81、82を埋め込む。このとき、シリコン窒化膜
5、及び島状層200上に残されたシリコン窒化膜51が平坦
化のためのエッチングストッパーとして作用する。第２
１図は第２０図のＸ−Ｘ’断面を示す。
に第１９図のように島状層200の結晶シリコン層31の溝1
2および13に露出された側面部を酸化しシリコン酸化膜7
1および72を形成する。次に第２０図のように全表面に
多結晶シリコン層を堆積し、機械化学的研磨法などによ
り平坦化し、溝12および13の内部にそれぞれ多結晶シリ
コン層81、82を埋め込む。このとき、シリコン窒化膜
5、及び島状層200上に残されたシリコン窒化膜51が平坦
化のためのエッチングストッパーとして作用する。第２
１図は第２０図のＸ−Ｘ’断面を示す。
【００１０】次に、第２２図のように溝6内のシリコン
酸化膜22を除去し、多結晶シリコン層81及び82が残され
た溝61を形成し、多結晶シリコン層81、および82をマス
クとし高濃度のn型不純物を側面から拡散し、島状層200
にソース領域10、及びドレイン領域11を形成する。マス
クされたシリコン結晶層31の部分がチャネル領域9とな
る。また同時に多結晶シリコン層81、および82にも高濃
度n型不純物が添加されるので、それぞれゲート電極と
して用いることが出来る。次に溝61にシリコン酸化膜21
を埋め込み機械化学的研磨法などにより平坦化する。
酸化膜22を除去し、多結晶シリコン層81及び82が残され
た溝61を形成し、多結晶シリコン層81、および82をマス
クとし高濃度のn型不純物を側面から拡散し、島状層200
にソース領域10、及びドレイン領域11を形成する。マス
クされたシリコン結晶層31の部分がチャネル領域9とな
る。また同時に多結晶シリコン層81、および82にも高濃
度n型不純物が添加されるので、それぞれゲート電極と
して用いることが出来る。次に溝61にシリコン酸化膜21
を埋め込み機械化学的研磨法などにより平坦化する。
【００１１】かくして、同一主面上にソース領域10，ド
レイン領域11、チャネル領域9、ゲート電極81及び82が
自己整合してなる絶縁物21で分離された第１０図及び第
１１図の構成を実現できる。
レイン領域11、チャネル領域9、ゲート電極81及び82が
自己整合してなる絶縁物21で分離された第１０図及び第
１１図の構成を実現できる。
【００１２】
【発明が解決しようとする課題】しかしながら、従来の
製造方法では機械化学的研磨法などによる平坦化技術が
第１５図及び第１６図の第一回目、第２０図及び第２１
図の第２回目、第２３図の第３回目と合計３回の工程を
必要とする。機械化学的研磨法などによる平坦化プロセ
スは汚染などの入りやすい工程であり、またその後の洗
浄プロセスにも負担がかかるのでなるべく少なくした
い。本発明ではこの機械化学的研磨法などによる平坦化
プロセスの回数を削減するすることを目的とする。
製造方法では機械化学的研磨法などによる平坦化技術が
第１５図及び第１６図の第一回目、第２０図及び第２１
図の第２回目、第２３図の第３回目と合計３回の工程を
必要とする。機械化学的研磨法などによる平坦化プロセ
スは汚染などの入りやすい工程であり、またその後の洗
浄プロセスにも負担がかかるのでなるべく少なくした
い。本発明ではこの機械化学的研磨法などによる平坦化
プロセスの回数を削減するすることを目的とする。
【００１３】
【課題を解決するための手段】平坦化するために３回の
工程を要する理由を考えてみると、従来の手法を単純に
適用した方法では目的とした最終形状パターンの溝を形
成し、そこに目的とした材料を埋め込むことしか行われ
ていないので、埋め込んだ後の材料をさらに加工し最終
目的の形状のパターンを作製すると言う概念がないため
であると言える。本発明においては、一旦、目的の形状
パターンを内に含む大きな面積の溝を形成し、そこに目
的の材料を埋め込み、さらに目的の材料からなる目的の
形状パターンを残し、他は溝内から除去する方法を用い
機械化学的研磨法などによる平坦化プロセスの回数を削
減する。
工程を要する理由を考えてみると、従来の手法を単純に
適用した方法では目的とした最終形状パターンの溝を形
成し、そこに目的とした材料を埋め込むことしか行われ
ていないので、埋め込んだ後の材料をさらに加工し最終
目的の形状のパターンを作製すると言う概念がないため
であると言える。本発明においては、一旦、目的の形状
パターンを内に含む大きな面積の溝を形成し、そこに目
的の材料を埋め込み、さらに目的の材料からなる目的の
形状パターンを残し、他は溝内から除去する方法を用い
機械化学的研磨法などによる平坦化プロセスの回数を削
減する。
【００１４】
【実施例】第１図〜第９図に本発明の実施例を示す。ま
ず第１図のようにシリコン基板１上に酸化膜２を介して
形成されたシリコン結晶層3を用意し、さらにシリコン
酸化膜４、シリコン窒化膜５を順次堆積する。次に第２
図及び第３図のようにシリコン窒化膜５、シリコン酸化
膜４およびシリコン結晶層3の一部を除去し形成された
溝６により周囲から分離された島状層200を形成する。1
00は溝6外の残存部分であり、31、41および51はそれぞ
れ結晶層3、シリコン酸化膜4およびシリコン窒化膜5が
島状層200に残された部分である。ここまでは従来の方
法と同じである。
ず第１図のようにシリコン基板１上に酸化膜２を介して
形成されたシリコン結晶層3を用意し、さらにシリコン
酸化膜４、シリコン窒化膜５を順次堆積する。次に第２
図及び第３図のようにシリコン窒化膜５、シリコン酸化
膜４およびシリコン結晶層3の一部を除去し形成された
溝６により周囲から分離された島状層200を形成する。1
00は溝6外の残存部分であり、31、41および51はそれぞ
れ結晶層3、シリコン酸化膜4およびシリコン窒化膜5が
島状層200に残された部分である。ここまでは従来の方
法と同じである。
【００１５】この後、溝に露出されたシリコン層の側面
部に熱酸化等で酸化膜7を形成する。シリコン窒化膜は
この際のシリコン層表面の酸化進行防止膜として働く。
次に第４図のように溝６に、従来ではシリコン酸化膜層
であったが、本発明では多結晶シリコン層8を埋め込み
第１回目の機械化学的研磨法(CMP)等で平坦化する。こ
の場合、島状層200および外部100の各表面のシリコン窒
化膜はエッチングストッパー層として働く。
部に熱酸化等で酸化膜7を形成する。シリコン窒化膜は
この際のシリコン層表面の酸化進行防止膜として働く。
次に第４図のように溝６に、従来ではシリコン酸化膜層
であったが、本発明では多結晶シリコン層8を埋め込み
第１回目の機械化学的研磨法(CMP)等で平坦化する。こ
の場合、島状層200および外部100の各表面のシリコン窒
化膜はエッチングストッパー層として働く。
【００１６】第５図はそのＸ−Ｘ’断面である。この場
合、多結晶シリコン層8は後の不純物拡散工程などの高
温熱工程に耐え、かつシリコン窒化膜がエッチングマス
クとなり得ると言う材料の特性から用いられている。ま
た、ゲート電極として導電性を持たせ得ることが望まし
い。したがって、これらの特性を有する材料であれば任
意に代替できる。
合、多結晶シリコン層8は後の不純物拡散工程などの高
温熱工程に耐え、かつシリコン窒化膜がエッチングマス
クとなり得ると言う材料の特性から用いられている。ま
た、ゲート電極として導電性を持たせ得ることが望まし
い。したがって、これらの特性を有する材料であれば任
意に代替できる。
【００１７】次に第６図のようにゲート電極パターンに
したがった多結晶シリコン層81および82を残し、溝６に
埋め込まれた多結晶シリコン層8の残部を除去する。こ
の場合多結晶シリコン層81および82は島状層200を横断
する一つのパターンにより形成されるので互いに自己整
合されている。その際、多結晶シリコン層8のエッチン
グ除去の時、島状層表面のレジスト300に保護されない
部分も同時にエッチング媒体に晒されるがシリコン窒化
膜がエッチングマスクとして働き島状層のその部分（後
にソース領域、ドレイン領域となる部分）が除去される
ことを防止する。また、溝６の外部でレジストに保護さ
れない部分も同様である。また、溝６内に面したシリコ
ン層の側面部は先にその側面に形成しておいたシリコン
酸化膜7がマスクとなりエッチングの進行を防止し、形
状を保つ働きをする。
したがった多結晶シリコン層81および82を残し、溝６に
埋め込まれた多結晶シリコン層8の残部を除去する。こ
の場合多結晶シリコン層81および82は島状層200を横断
する一つのパターンにより形成されるので互いに自己整
合されている。その際、多結晶シリコン層8のエッチン
グ除去の時、島状層表面のレジスト300に保護されない
部分も同時にエッチング媒体に晒されるがシリコン窒化
膜がエッチングマスクとして働き島状層のその部分（後
にソース領域、ドレイン領域となる部分）が除去される
ことを防止する。また、溝６の外部でレジストに保護さ
れない部分も同様である。また、溝６内に面したシリコ
ン層の側面部は先にその側面に形成しておいたシリコン
酸化膜7がマスクとなりエッチングの進行を防止し、形
状を保つ働きをする。
【００１８】第７図はそのＸ−Ｘ’断面を示す。300は
多結晶シリコン層81および82を形成するためのレジスト
マスクである。また、多結晶シリコン層81および82に接
した酸化膜７の部分がそれぞれゲート酸化膜71および72
となり、多結晶シリコン層81および82により挟まれたシ
リコン結晶層31の部分がチャネル領域9となる。次に、
レジストマスク300を除去し、多結晶シリコン層81及び8
2をマスクとし、シリコン層31の側面のシリコン酸化膜7
を除去し、さらに高濃度のn型不純物を側面から拡散
し、島状層200のシリコン層31にソース領域10、及びド
レイン領域11を形成する。マスクされたシリコン結晶層
31の部分9がチャネル領域となる。また同時に多結晶シ
リコン層81および82にも高濃度n型不純物が添加される
ので、それぞれゲート電極として用いることが出来る。
多結晶シリコン層81および82を形成するためのレジスト
マスクである。また、多結晶シリコン層81および82に接
した酸化膜７の部分がそれぞれゲート酸化膜71および72
となり、多結晶シリコン層81および82により挟まれたシ
リコン結晶層31の部分がチャネル領域9となる。次に、
レジストマスク300を除去し、多結晶シリコン層81及び8
2をマスクとし、シリコン層31の側面のシリコン酸化膜7
を除去し、さらに高濃度のn型不純物を側面から拡散
し、島状層200のシリコン層31にソース領域10、及びド
レイン領域11を形成する。マスクされたシリコン結晶層
31の部分9がチャネル領域となる。また同時に多結晶シ
リコン層81および82にも高濃度n型不純物が添加される
ので、それぞれゲート電極として用いることが出来る。
【００１９】次に第８図のように溝6にシリコン酸化膜2
1を埋め込み第２回目の機械化学的研磨法などにより平
坦化する。第９図はそのＸ−Ｘ’断面である。かくし
て、同一主面上にソース領域10，ドレイン領域11、チャ
ネル領域9、ゲート電極81及び82が自己整合してなる絶
縁物21で残部100より分離された第１０図及び第１１図
の構成を実現できる。この実施例で明らかのように機械
化学的研磨法などによる平坦化工程は２回で済み、従来
工程の３回より少なくできる。
1を埋め込み第２回目の機械化学的研磨法などにより平
坦化する。第９図はそのＸ−Ｘ’断面である。かくし
て、同一主面上にソース領域10，ドレイン領域11、チャ
ネル領域9、ゲート電極81及び82が自己整合してなる絶
縁物21で残部100より分離された第１０図及び第１１図
の構成を実現できる。この実施例で明らかのように機械
化学的研磨法などによる平坦化工程は２回で済み、従来
工程の３回より少なくできる。
【００２０】
【発明の効果】本発明によれば機械化学的研磨法などに
よる平坦化プロセスの回数を削減することが出来、汚染
の防止、製造工程数の削減、製造コストの削減を行うこ
とができる。また、ソース領域、ドレイン領域、チャネ
ル領域と二つのゲート電極がそれぞれ同一主面上に自己
整合して配置された二重ゲート電界効果トランジスタを
形成することができる。
よる平坦化プロセスの回数を削減することが出来、汚染
の防止、製造工程数の削減、製造コストの削減を行うこ
とができる。また、ソース領域、ドレイン領域、チャネ
ル領域と二つのゲート電極がそれぞれ同一主面上に自己
整合して配置された二重ゲート電界効果トランジスタを
形成することができる。
【図１】本願発明の実施例である製造工程の説明図
（Ａ）。
（Ａ）。
【図２】本願発明の実施例である製造工程の説明図
（Ｂ）。
（Ｂ）。
【図３】図２のＸ−Ｘ’断面図である製造工程の説明図
（Ｃ）。
（Ｃ）。
【図４】本願発明の実施例である製造工程の説明図
（Ｄ）。
（Ｄ）。
【図５】図４のＸ−Ｘ’断面図である製造工程の説明図
（Ｅ）。
（Ｅ）。
【図６】本願発明の実施例である製造工程の説明図
（Ｆ）。
（Ｆ）。
【図７】図６のＸ−Ｘ’断面図である製造工程の説明図
（Ｇ）。
（Ｇ）。
【図８】本願発明の実施例である製造工程の説明図
（Ｈ）。
（Ｈ）。
【図９】図８のＸ−Ｘ’断面図である製造工程の説明図
（Ｉ）。
（Ｉ）。
【図１０】本願発明により形成される２重ゲート電界効
果トランジスタの一例の平面図。
果トランジスタの一例の平面図。
【図１１】図１０におけるＸ−Ｘ’断面図。
【図１２】従来工程の説明図（ａ）。
【図１３】従来工程の説明図（ｂ）。
【図１４】図１３のＸ−Ｘ’断面図である従来工程の説
明図（ｃ）。
明図（ｃ）。
【図１５】従来工程の説明図（ｄ）。
【図１６】図１５のＸ−Ｘ’断面図である従来工程の説
明図（ｅ）。
明図（ｅ）。
【図１７】従来工程の説明図（ｆ）。
【図１８】図１７のＸ−Ｘ’断面図である従来工程の説
明図（ｇ）。
明図（ｇ）。
【図１９】従来工程の説明図（ｈ）。
【図２０】従来工程の説明図（ｉ）。
【図２１】図２０のＸ−Ｘ’断面図である従来工程の説
明図（ｊ）。
明図（ｊ）。
【図２２】従来工程の説明図（ｋ）。
【図２３】従来工程の説明図（ｌ）。
１ 基板 ２ 酸化物 ３ 結晶シリコン層 ４ シリコン酸化膜 ５ シリコン窒化膜 ６ 溝 ７ シリコン酸化膜 ８ 多結晶シリコン層 ９ チャネル領域 １０ ソース領域 １１ ドレイン領域 １２ 溝 １３ 溝 ２１ シリコン酸化膜層 ２２ シリコン酸化膜層 ３１ シリコン層 ４１ シリコン酸化膜 ５１ シリコン窒化膜 ７１ ゲート酸化膜 ７２ ゲート酸化膜 ８１ ゲート電極 ８２ ゲート電極 １００ 溝６の外側部分 ２００ 溝6内の島状層 ３００ レジストマスクパターン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 英一 茨城県つくば市梅園１丁目１番４ 経済産 業省産業技術総合研究所電子技術総合研究 所内 Ｆターム(参考） 4M104 AA01 BB01 CC05 DD04 DD71 DD72 DD88 EE09 EE16 EE17 FF00 FF04 GG09 HH12 5F110 AA16 AA18 CC10 DD05 DD13 EE09 EE22 EE24 EE30 EE48 EE50 FF02 FF23 GG02 GG22 GG23 HJ15 QQ19
Claims (4)
- 【請求項１】 基板より第一の絶縁層で分離され、かつ
第一の材料のエッチングマスクとなる第２の材料を表面
に積層した半導体層中に、深さが該第一の絶縁層の表面
に達する溝を、該半導体層の所定の幅を有する部分の両
側面部が該溝に露出するように形成する工程と、該溝を
該第一の材料により埋め込み平坦化する工程と、該所定
の幅を有する部分を横断する平面形状を有するパターン
により該第一の材料からなる島状部を残し、該溝内にあ
る第一の材料の他の部分を除去する工程とを含む半導体
装置の製造方法。 - 【請求項２】請求項１において、該溝に露出された該半
導体層の該両側面部の表面に該第一の材料のエッチング
マスクとなる第二の絶縁層を形成する工程を含むことを
特徴とする半導体装置の製造方法。 - 【請求項３】請求項１において、該第一の材料からなる
島状部をマスクとし該半導体部分の側面部から不純物を
導入する工程を含むことを特徴とする半導体装置の製造
方法。 - 【請求項４】請求項１において、該第一の材料からなる
島状部を除く該溝内を第三の絶縁物で埋め込み平坦化さ
せる工程を含むことを特徴とする半導体装置の製造方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001069779A JP3488916B2 (ja) | 2001-03-13 | 2001-03-13 | 半導体装置の製造方法 |
| US10/095,936 US6630388B2 (en) | 2001-03-13 | 2002-03-13 | Double-gate field-effect transistor, integrated circuit using the transistor and method of manufacturing the same |
| FR0203114A FR2822293B1 (fr) | 2001-03-13 | 2002-03-13 | Transistor a effet de champ et double grille, circuit integre comportant ce transistor, et procede de fabrication de ce dernier |
| FR0207940A FR2825834B1 (fr) | 2001-03-13 | 2002-06-26 | Procede de fabrication d'un disositif a semi-conducteur |
| US10/325,969 US7061055B2 (en) | 2001-03-13 | 2002-12-23 | Double-gate field-effect transistor, integrated circuit using the transistor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001069779A JP3488916B2 (ja) | 2001-03-13 | 2001-03-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002270851A true JP2002270851A (ja) | 2002-09-20 |
| JP3488916B2 JP3488916B2 (ja) | 2004-01-19 |
Family
ID=18927768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001069779A Expired - Lifetime JP3488916B2 (ja) | 2001-03-13 | 2001-03-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3488916B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004221584A (ja) * | 2003-01-09 | 2004-08-05 | Samsung Electronics Co Ltd | サイドゲートを備えるｓｏｎｏｓメモリ素子及びその製造方法 |
| JP2005051241A (ja) * | 2003-07-25 | 2005-02-24 | Interuniv Micro Electronica Centrum Vzw | 多層ゲート半導体デバイス及びその製造方法 |
| JP2006080529A (ja) * | 2004-09-10 | 2006-03-23 | Samsung Electronics Co Ltd | Ｓｅｇ膜により拡張した接合領域を有する半導体素子及びその製造方法 |
| JP2007511077A (ja) * | 2003-11-05 | 2007-04-26 | インターナショナル・ビジネス・マシーンズ・コーポレーション | フィン型ｆｅｔを製造する方法 |
| JP2007511071A (ja) * | 2003-11-04 | 2007-04-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | セルフアラインされたダマシンゲート |
| JP2008205185A (ja) * | 2007-02-20 | 2008-09-04 | Oki Electric Ind Co Ltd | 半導体記憶装置の製造方法、及び半導体記憶装置 |
| US8541267B2 (en) | 2008-03-20 | 2013-09-24 | Nxp B.V. | FinFET transistor with high-voltage capability and CMOS-compatible method for fabricating the same |
-
2001
- 2001-03-13 JP JP2001069779A patent/JP3488916B2/ja not_active Expired - Lifetime
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|---|---|---|---|---|
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| JP2005051241A (ja) * | 2003-07-25 | 2005-02-24 | Interuniv Micro Electronica Centrum Vzw | 多層ゲート半導体デバイス及びその製造方法 |
| JP2007511071A (ja) * | 2003-11-04 | 2007-04-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | セルフアラインされたダマシンゲート |
| JP2007511077A (ja) * | 2003-11-05 | 2007-04-26 | インターナショナル・ビジネス・マシーンズ・コーポレーション | フィン型ｆｅｔを製造する方法 |
| JP2006080529A (ja) * | 2004-09-10 | 2006-03-23 | Samsung Electronics Co Ltd | Ｓｅｇ膜により拡張した接合領域を有する半導体素子及びその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP3488916B2 (ja) | 2004-01-19 |
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